JP2000269788A - パワーオンリセット回路及び、これを備えた集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】電源電圧Vddの立ち上がり時定が、ＲＣ時定数
より大きくなる時の問題点を解決するパワーオンリセッ
ト回路及びこれを備えた集積回路装置を提供する。 【解決手段】電源電圧が設定電圧になる時、出力の極性
を変化するリセット電圧設定部と、このリセット電圧設
定部の出力の変化時点から所定の時間後にリセット信号
を生成するリセット時間設定部と、このリセット時間設
定部により生成されたリセット信号をラッチするラッチ
回路を備えることを特徴とする。さらに、一構成として
前記リセット時間設定部により生成されたリセット信号
をラッチするラッチ回路を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パワーオンリセッ
ト回路及び、これを備えた集積回路装置に関する。特
に、デジタル／アナログ混在集積回路装置において、電
源投入時にデジタル回路を初期状態に設定するリセット
信号を発生するパワーオンリセット回路に関する。

【０００２】

【従来の技術】フリップフロップ等のデジタル回路は電
源が投入されて動作を開始する前にリセットしておき、
その後、そのリセットされている状態から動作を開始さ
せるのが一般的である。

【０００３】したがって、デジタル回路を集積回路装置
（ＩＣ）内に構成すると、リセット信号を外部より与え
る方式ではそのための端子ピンが１つ必要となり、ＩＣ
の小型化に不利となる。

【０００４】このために電源投入時にＩＣ内部でリセッ
ト信号を発生させるパワーオンリセット回路が用いられ
る。

【０００５】図１４は、従来のパワーオンリセット回路
の一例を示す図である。図１４において、抵抗１１の一
端は電源電圧Vddに接続され、他端は容量１２を通して
接地されている。この抵抗１１と容量１２との接続点Ａ
はインバータ回路１３を通して出力端子Ｂに接続されて
いる。

【０００６】このように構成されたパワーオンリセット
回路では、電源電圧Ｖｄｄが投入され立ち上がると共に
容量１２が充電される。接続点Ａの電位となる充電電圧
Ｖ２は抵抗１１と容量１２の値で決まる時定数で上昇す
る。

【０００７】一方、インバータ回路１３には充電電圧Ｖ
２が入力されているため、電源電圧Ｖｄｄが投入した直
後では、インバータ回路１３の閾値Ｖｔｈ以下であるの
で、出力端子は“Ｈ”レベルとなる。

【０００８】やがて、容量１２に電荷が充電され、充電
電圧Ｖ２がインバータ回路１３の閾値電圧を越えると出
力端子Ｂ］は“Ｌ”レベルとなる。

【０００９】このような電源電圧投入時のインバータ回
路の出力端子Ｂの出力電圧がパワーオンリセット信号と
してデジタル回路１４のクリア端子ＣＬに供給され、デ
ジタル回路１４の誤動作を回避していた。

【００１０】図１６は、更に別の従来のパワーオンリセ
ット回路の構成例である。図１６は、インバータ回路１
３の代わりにコンパレータ回路１５を用いたパワーオン
リセット回路である。

【００１１】コンパレータ回路１５のプラス入力には抵
抗、ダイオード等の直列接続もしくは図示しない基準電
圧発生回路（ＢＧＲ）等による基準電圧Ｃが入力され、
マイナス入力には抵抗３１及び容量３２の接続点Ａの充
電電圧が接続されている。

【００１２】この従来回路例も図１４に示した従来例と
同様に、電源電圧Ｖｄｄが投入され、立ち上がると共に
容量３１は充電され、マイナス入力には抵抗３１及び容
量３２の値で決まる時定数で上昇する。そして、マイナ
ス入力電圧がプラス入力電圧より大きくなると、コンパ
レータ回路１５の出力は“Ｈ”レベルから“Ｌ”レベル
に変化する。このコンパレータ出力をパワーオンリセッ
ト信号として、デジタル回路１４のクリア端子ＣＬに供
給し、誤動作を回避していた。

【００１３】

【発明が解決しようとする課題】上記の図１４に示すパ
ワーオンリセット回路の電源電圧投入時の動作波形を図
１５に示す。

【００１４】上述した従来のパワーオンリセット回路で
は、抵抗１１及び容量１２によるＲＣ時定数と、電源電
圧ＶｄｄのＶｄｄ立ち上がり時定数によってリセット時
間が決定する。

【００１５】図１５Ａは、電源電圧Ｖｄｄの立ち上がり
の時定数が、抵抗１１及び容量１２によるＲＣ時定数よ
りも小さい時であり、インバータ回路１３の閾値レベル
に充電電圧が達する時、電源電圧Ｖｄｄは十分に立ち上
がっているので、大きなインバータ回路１３の出力が得
られる。

【００１６】しかし、図１５Ｂに示すように、電源電圧
Ｖｄｄの立ち上がりの時定数が、抵抗１１及び容量１２
によるＲＣ時定数よりも大きな値になった時は、電源電
圧Ｖｄｄがまだ十分に上昇していないため、後段のデジ
タル回路が正常動作を行うことができない電源電圧レベ
ルの期間でリセットを解除する可能性がる。

【００１７】このためデジタル回路１４の誤動作を引き
起こす可能性がある。もしくは、パワーオンリセット信
号の振幅が不十分であるため、後段のデジタル回路１４
がリセットを行わない等の異常動作が生じる可能性があ
る。

【００１８】抵抗１１及び容量１２によるＲＣ時定数を
電源電圧Ｖｄｄの立ち上がり時定数よりも十分大きくし
て対応する方法もあるが、ＩＣ内で生成可能な容量値に
は限界がある。このためＩＣ外付けで対応しなければな
らないため、外付け部品の増加によるコストアップ等の
問題が生じてしまう。

【００１９】一方、図１６に示すパワーオンリセット回
路においても、上記図１４に示したパワーオンリセット
回路と同様に、電源電圧Vddの立ち上がり時定数が大き
い場合に必要なパワーオンリセット信号を生成すること
ができず、後段デジタル回路１４の誤動作を引き起こす
恐れがある。

【００２０】また、コンパレータ回路を使用するため、
回路規模が大きくなってしまうという問題点が存在す
る。

【００２１】したがって、本発明の目的は、上記従来の
パワーオンリセット回路における電源電圧Vddの立ち上
がり時定が、ＲＣ時定数より大きくなる時の問題点を解
決するパワーオンリセット回路及びこれを備えた集積回
路装置を提供する。

【００２２】

【課題を解決するための手段】上記の本発明の課題を達
成するパワーオンリセット回路の基本構成は、電源電圧
が設定電圧になる時、出力の極性を変化するリセット電
圧設定部と、このリセット電圧設定部の出力の変化時点
から所定の時間後にリセット信号を生成するリセット時
間設定部と、このリセット時間設定部により生成された
リセット信号をラッチするラッチ回路を備えることを特
徴とする。

【００２３】さらに、一構成として前記リセット時間設
定部により生成されたリセット信号をラッチするラッチ
回路を有する。

【００２４】本発明の更なる特徴は以下の図面を参照し
て説明される発明の実施の形態から明らかになる。

【００２５】

【発明の実施の形態】以下本発明の実施の形態を図面を
参照して説明する。なお、図において、同一又は類似の
ものには同一の参照番号又は参照記号を付して説明す
る。

【００２６】図１は、本発明のパワーオンリセット回路
の基本構成ブロックを示す図である。本発明のパワーオ
ンリセット回路は、リセット電圧設定部１、リセット時
間設定部２及びＳＲラッチ回路３を備えて構成される。
なお、図１において、パワーオンリセット信号が供給さ
れるデジタル回路は図示省略されている。

【００２７】上述のリセット電圧設定部１は電源電圧Ｖ
ｄｄのレベルを監視し、電源電圧Ｖｄｄが設定レベル
（リセット電圧）になると、出力の極性を変化させる。
リセット時間設定部２はリセット電圧設定部１の出力が
“Ｈ”レベルになり、電源電圧Ｖｄｄがリセット電圧以
上になると、所定時間（リセット時間）をもって出力が
切り替わる。

【００２８】ＳＲラッチ回路３はリセット時間設定部２
の出力信号を保持するもので、パワーオンリセット信号
がノイズ等により中間電位になるのを防ぎ、信号の安定
性を保証している。

【００２９】パワーオンリセット回路をこのように構成
することにより、後段の図示しないデジタル回路を十分
に正常動作させることができる電源電圧レベルに達して
から、更に所定時間をおいて、パワーオンリセット信号
が発生する。このため電源電圧Ｖｄｄの立ち上がり時間
に依存せず、常に安定した状態の十分なレベルを有する
パワーオンリセット信号を作成し、供給することが可能
である。

【００３０】図２は、図１の基本構成を実現する本発明
の実施例である。図３及び図４は、図２の実施例の各ノ
ードの電位を示すタイムチャートであり、夫々、電源電
圧Ｖｄｄの立ち上がりが遅い場合と、速い場合を示して
いる。

【００３１】図２の実施例構成は、図１に示した基本構
成に対応し、リセット電圧設定部１、リセット時間設定
部２及びＳＲラッチ回路３により構成される。リセット
電圧設定部１は抵抗５１及びＮＭＯＳＦＥＴ５２、ＰＭ
ＯＳＦＥＴ５３からなる整流器、負荷抵抗５４と閾値回
路であるインバータ５５によって構成されている。

【００３２】電源電圧Ｖｄｄが投入され、ＮＭＯＳＦＥ
Ｔ５２の閾値電圧以上になると、点（ａ）の電位が下が
り始める。更に、点（ａ）が下がりＰＭＯＳ５３の閾値
電圧に達すると、ＰＭＯＳＦＥＴ５３がＯＮし、点
（ｂ）の電位が上昇する。次いで、点（ｂ）の電位がイ
ンバータ５５の閾値に達すると、インバータ５５之出力
は“Ｈ”レベル→“Ｌ”レベルに極性が変化する。

【００３３】このリセット電圧設定部１の抵抗５１、５
４の定数及びＮＭＯＳＦＥＴ５２、ＰＭＯＳＦＥＴ５３
のトランジスタ・サイズ等を任意に設定することによ
り、電源電圧Ｖｄｄが所望のリセット電圧になった時に
出力点（ｂ'）の極性を変化させる回路を実現すること
が可能となる。

【００３４】次にリセット時間設定部２は抵抗５６及び
カレントミラー回路であるＰＭＯＳＦＥＴ５７とＰＭＯ
ＳＦＥＴ５８、パワーダウン用であるＮＭＯＳＦＥＴ５
９、ＰＭＯＳＦＥＴ５１０、ＰＭＯＳＦＥＴ５１１、容
量５１２、インバータ５１３及びＮＯＲゲート５１４に
よって構成されている。

【００３５】前述のリセット電圧設定部１の出力
（ｂ'）が“Ｈ”レベルの状態（電源電圧がリセット電
圧に達していない状態では、ＮＭＯＳＦＥＴ５９がＯ
Ｎ、ＰＭＯＳＦＥＴ５１０がＯＦＦ、ＰＭＯＳＦＥＴ５
１１がＯＮになっている。

【００３６】したがって、カレントミラー回路はパワー
ダウン状態で充電電流Ｉ１は流れず、点（ｃ）は“Ｌ”
レベルである。その後、電源電圧Ｖｄｄが上昇し、リセ
ット電圧に達するとリセット電圧設定部１の出力は
“Ｌ”レベルになり、カレントミラー回路のパワーダウ
ン状態が解除され、容量５１２に充電電流Ｉ１を流し始
める。

【００３７】その後、容量５１２と充電電流Ｉ１で決ま
る時定数で点（ｃ）の電圧が上昇し、インバータ５１３
の閾値電圧を越えると、インバータ５１３の出力電圧
（ｃ'）は“Ｈ”レベル→“Ｌ”レベルになる。それに
伴い、ＮＯＲゲート５１４の出力は“Ｌ”レベル→
“Ｈ”レベルになる。

【００３８】すなわち、電源電圧Ｖｄｄがリセット電圧
に達し、リセット電圧設定部１の出力極性が変化した後
に、容量への充電によるリセット時間をカウントするた
め、リセット電圧を図示しない後段デジタル回路が正常
動作を行うことができる電圧レベルに設定しておくこと
により、確実なパワーオンリセット信号を生成し供給す
ることが可能となる。

【００３９】本実施例ではリセット時間設定部２の後に
ＳＲラッチ回路３を付加しているが、ノイズ等により、
パワーオンリセット信号が中間電位になり、後段デジタ
ル回路が誤動作することを防止している。

【００４０】後段のデジタル回路が回路動作上、特に重
要である場合、パワーオンリセット信号の安定性を保証
することができ、有効である。尚、ＳＲラッチ回路３を
付加しない場合においても、上述した、確実なパワーオ
ンリセット信号を生成・供給できることは言うまでもな
い。

【００４１】また、図２の実施例において、リセット電
圧設定部１及びリセット時間設定部２の回路はＮＭＯＳ
ＦＥＴとＰＭＯＳＦＥＴを夫々反転させた回路によって
も実現可能である。さらにＭＯＳＦＥＴをバイポーラト
ランジスタに置き換えても実現できることは言うまでも
ない。

【００４２】図５は、リセット電圧設定部１の実施例
（その１）を示す図である。

【００４３】ＮＭＯＳＦＥＴ７１、カレントミラー回路
を構成するＰＭＯＳＦＥＴ７２とＰＭＳＯＦＥＴ７３、
抵抗７４及び、インバータ７５によって構成されてい
る。電源電圧Ｖｄｄが投入され、ＮＭＯＳＦＥＴ７１及
びＰＭＯＳＦＥＴ７２の閾値電圧以上になるとカレント
ミラー回路が動作を始め、電流Ｉ２が増加する。それに
伴い点（ｄ）が上昇し、インバータ７５の閾値電圧に達
すると、“Ｈ”レベル→“Ｌ”レベルに極性が変化す
る。

【００４４】このリセット電圧設定部１のＮＭＯＳＦＥ
Ｔ７１、ＰＭＯＳＦＥＴ７２及び、ＰＭＯＳＦＥＴ７３
のトランジスタ・サイズ及び抵抗７４の定数を任意に設
定することにより、電源電圧Ｖｄｄが所望のリセット電
圧になった時に点（ｄ）の極性を変化させる回路を実現
することが可能になる。

【００４５】この図５に示す実施例を用いた場合にも、
回路動作及び効果は図２の実施例と同様であり、確実に
リセット信号を出力するパワーオンリセット回路を実現
することができる。

【００４６】図６にリセット電圧設定部１の他の実施例
（その２）を示す。この実施例は図２に示した実施例の
ＮＭＯＳＦＥＴ５２をダイオード８０で構成したもので
ある。回路動作及び効果は図２の実施例と同様であり、
ダイオード８０を複数段用い、ダイオード順方向電圧降
下により生じる電圧を調整することにより任意のリセッ
ト電圧に設定することが可能である。

【００４７】図７は、別のリセット電圧設定部１の実施
例（その３）を示す図である。この実施例は、図５に示
した実施例のＮＭＯＳ７１を、図６と同様の考えに基づ
きダイオード８０で構成したものである。

【００４８】回路動作及び効果は図５の実施例と同様で
あり、ダイオード８０を複数段用い、ダイオード順方向
電圧降下により生じる電圧を調整することにより任意の
リセット電圧に設定することが可能である。

【００４９】図８は、更に別のリセット電圧設定部１の
実施例（その４）を示す図である。ゲートを電源電圧Ｖ
ｄｄに接続したＮＭＯＳＦＥＴ１０１、抵抗１０２及
び、インバータ１０３で構成したものである。

【００５０】電源電圧Ｖｄｄが投入され、ＮＭＯＳＦＥ
Ｔ１０２の閾値電圧以上になると、点（ｅ）の電位が上
がり始める。電源電圧Ｖｄｄの上昇と共に点（ｅ）の電
位が上昇し、インバータ１０３の閾値に達すると、
“Ｈ”レベル→“Ｌ”レベルに極性が変化する。

【００５１】このリセット電圧設定部１のＮＭＯＳＦＥ
Ｔ１０１のトランジスタ・サイズ及び抵抗１０２の定数
等を任意に設定することにより、電源電圧が所望のリセ
ット電圧になった時に点（ｅ）の極性を変化させる回路
を実現することが可能になる。

【００５２】図８に示す実施例によっても回路動作及び
効果は図２の実施例と同様であり、確実にリセット信号
を出力するパワーオンリセット回路を実現することがで
きる。

【００５３】尚、図９に示す図８の変形例（その５）で
は、ゲートをグランドに接続したＰＭＯＳＦＥＴ１０１
をＮＭＯＳＦＥＴ１０１の代わりに用いることにより図
８と同様の回路動作及び効果を得ることができる。

【００５４】これまで述べたリセット電圧設定部１の図
５乃至図９に示す実施例回路は、図２の実施例に関して
述べたと同様に、ＰＭＯＳとＮＭＯＳを反転させた回路
によっても実現可能である。さらにＭＯＳＦＥＴをバイ
ポーラトランジスタに置き換えても実現できることは言
うまでもない。

【００５５】図１０にリセット時間設定部２の実施例
（その１）を示す。この実施例では、複数個のインバー
タ回路ＩＮＶ１〜ＩＮＶｎを直列接続することによっ
て、遅延時間を発生させている。リセット電圧設定部１
の出力極性変化後（リセット電圧）に、リセット時間を
発生させるものである。

【００５６】尚、１個のインバータ回路ＩＮＶは、ＮＭ
ＯＳＦＥＴとＰＭＯＳＦＥＴを複数個カスコード接続し
た回路構成により得られる。この回路においても図２に
示したリセット時間設定部２と同様に電源電圧Ｖｄｄが
リセット電圧に達し、リセット電圧設定１の出力極性が
変化した後に、遅延時間を発生させることができる。

【００５７】このため、リセット電圧を後段デジタル回
路が正常動作を行うことができる電圧レベルに設定して
おくことにより、確実なパワーオンリセット信号を生成
・供給することが可能となる。

【００５８】図１１は、リセット時間設定部２の他の実
施例（その２）を示す図である。この実施例は、フリッ
プ・フロップ回路ＦＦ１〜ＦＦｎを複数個直列接続する
ことによって、タイマ回路を形成し、リセット時間を発
生させるものである。

【００５９】この実施例回路においても図２に示したリ
セット時間設定部２と同様に電源電圧Ｖｄｄがリセット
電圧に達し、リセット電圧設定１の出力極性が変化した
後に、遅延時間を発生させる。これによりリセット電圧
を後段デジタル回路が正常動作を行うことができる電圧
レベルに設定可能であり、確実なパワーオンリセット信
号を生成し、供給することが可能となる。

【００６０】図１２、１３は本発明の実施例回路の計算
機によるシュミレーション結果を示す図である。図１２
は電源立ち上げ速度が１μｓの時、図１３は電源立ち上
げ速度が１００μｓの時の結果である。図１２との比較
において、電源立ち上げが遅い図１３の場合であっても
リセット時間設定部２によりリセット時間を確保してい
るので、十分な大きさのパワーオンリセット信号を得る
ことができる。

【００６１】

【発明の効果】以上実施の形態を図面に従い説明したよ
うに、本発明によれば電源電圧の立ち上がり時間に依存
せず安定したパワーオンリセット信号を供給することが
できる。また、低電圧動作が可能な回路構成であり、電
源電圧の変動にも耐力がある。すなわち、電源電圧の条
件に係わらず、確実に安定したリセット信号を生成・供
給することができるパワーオンリセット回路を提供する
ことができる。尚、本発明のパワーオンリセット回路は
ＩＣ内部の小さな面積で構成可能であるため、外付け部
品の増大・チップ面積の増大等がなく、低コストに実現
することが可能である。

【図面の簡単な説明】

【図１】本発明のパワーオンリセット回路の基本構成ブ
ロックを示す図である。

【図２】図１の基本構成を実現する本発明の実施例であ
る。

【図３】図２の実施例の各ノードの電位を示すタイムチ
ャートであり、電源電圧Ｖｄｄの立ち上がりが遅い場合
を示している。

【図４】図２の実施例の各ノードの電位を示すタイムチ
ャートであり、電源電圧Ｖｄｄの立ち上がりが速い場合
を示している。

【図５】リセット電圧設定部１の実施例（その１）を示
す図である。

【図６】リセット電圧設定部１の実施例（その２）を示
す図である。

【図７】リセット電圧設定部１の実施例（その３）を示
す図である。

【図８】リセット電圧設定部１の実施例（その４）を示
す図である。

【図９】リセット電圧設定部１の実施例（その５）を示
す図である。

【図１０】リセット時間設定部２の実施例（その１）を
示す図である。

【図１１】リセット時間設定部２の実施例（その２）を
示す図である。

【図１２】本発明の実施例回路の計算機によるシュミレ
ーション結果を示す図であり、電源立ち上げ時間が１μ
ｓの場合である。

【図１３】本発明の実施例回路の計算機によるシュミレ
ーション結果を示す図であり、電源立ち上げ時間が１０
０μｓの場合である。

【図１４】従来のパワーオンリセット回路の一例を示す
図である。

【図１５】図１４に示すパワーオンリセット回路の電源
電圧投入時の動作波形を示す図である。

【図１６】更に別の従来のパワーオンリセット回路の構
成例である。

【符号の説明】

１ リセット電圧設定部 ２ リセット時間設定部 ３ ＳＲラッチ回路 １４ デジタル回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松山 哲 北海道札幌市北区北七条西四丁目３番地１ 富士通北海道ディジタル・テクノロジ株 式会社内 (72)発明者 村上 典生 北海道札幌市北区北七条西四丁目３番地１ 富士通北海道ディジタル・テクノロジ株 式会社内 (72)発明者 井上 忠夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 上野 典夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (12)

【特許請求の範囲】
1. 【請求項１】電源電圧が設定電圧になる時、出力の極性
   を変化するリセット電圧設定部と、 該リセット電圧設定部の出力の変化時点から所定の時間
   後にリセット信号を生成するリセット時間設定部と該リ
   セット時間設定部により生成されたリセット信号をラッ
   チするラッチ回路を備えることを特徴とするパワーオン
   リセット回路。
2. 【請求項２】請求項１において、 前記リセット電圧設定部は、電源電圧により電流を発生
   させる整流器と、負荷抵抗及び、該整流器により発生さ
   れる電流により該負荷抵抗に生じる電圧の変化を閾値を
   基準に識別する閾値回路により構成されることを特徴と
   するパワーオンリセット回路。
3. 【請求項３】請求項２において、 前記整流器は、抵抗と第１のＭＯＳＦＥＴの直列接続
   と、該直列接続の接続点電位を電流に変換する第２のＭ
   ＯＳＦＥＴで構成され、前記負荷抵抗に該第２のＭＯＳ
   ＦＥＴの出力電流が流され、更に前記閾値回路は該負荷
   抵抗に生じる電圧を反転するインバータで構成されるこ
   とを特徴とするパワーオンリセット回路。
4. 【請求項４】請求項１において、 前記リセット電圧設定部は、カレントミラー回路を構成
   する第１及び第２のＭＯＳＦＥＴと、該第１のＭＯＳＦ
   ＥＴに直列に接続される第３のＭＯＳＦＥＴと、該第２
   のＭＯＳＦＥＴに直列に接続される抵抗７４と、該第２
   のＭＯＳＦＥＴと該抵抗のに直列接続点電圧を反転する
   インバータ回路を有して構成されることを特徴とするパ
   ワーオンリセット回路。
5. 【請求項５】請求項３において、 前記第１のＭＯＳＦＥＴに直列接続される抵抗に代え、
   該第１のＭＯＳＦＥＴにダイオードを接続したことを特
   徴とするパワーオンリセット回路。
6. 【請求項６】請求項４において、 前記第１のＭＯＳＦＥＴに直列に接続される第３のＭＯ
   ＳＦＥＴに代え、該第１のＭＯＳＦＥＴにダイオードを
   接続したことを特徴とするパワーオンリセット回路。
7. 【請求項７】請求項１において、 前記リセット電圧設定部は、直列接続されたＭＯＳＦＥ
   Ｔと抵抗および、該直列接続の接続点電圧を反転するイ
   ンバータを有して構成されることを特徴とするパワーオ
   ンリセット回路。
8. 【請求項８】請求項１において、 前記リセット時間設定部は、カレントミラー回路を構成
   する第１、第２のＭＯＳＦＥＴと、該第１のＭＯＳＦＥ
   Ｔに直列接続される抵抗と、該第２のＭＯＳＦＥＴに直
   列接続される容量と、該該第２のＭＯＳＦＥＴと容量の
   直列接続点電圧を反転するインバータを有して構成され
   ることを特徴とするパワーオンリセット回路。
9. 【請求項９】請求項１において、 前記リセット時間設定部は複数個のインバータ回路を直
   列接続して構成されることを特徴とするパワーオンリセ
   ット回路。
10. 【請求項１０】請求項１において、 前記リセット時間設定部は複数個のフリップ・フロップ
    回路を直列接続して構成されることを特徴とするパワー
    オンリセット回路。
11. 【請求項１１】請求項３乃至８のいずれかにおいて、 前記各ＭＯＳＦＥＴに代え、バイポーラトランジスタで
    構成したことを特徴とするパワーオンリセット回路。
12. 【請求項１２】請求項１乃至１１にいずれかに記載のパ
    ワーオンリセット回路と、該パワーオンリセット回路か
    らのリセット信号により回路がリセットされるデジタル
    回路を一体に集積化して構成される集積回路装置。