KR100248171B1 - 리셋신호를 발생시키기 위한 집적회로 - Google Patents

리셋신호를 발생시키기 위한 집적회로 Download PDF

Info

Publication number
KR100248171B1
KR100248171B1 KR1019930020405A KR930020405A KR100248171B1 KR 100248171 B1 KR100248171 B1 KR 100248171B1 KR 1019930020405 A KR1019930020405 A KR 1019930020405A KR 930020405 A KR930020405 A KR 930020405A KR 100248171 B1 KR100248171 B1 KR 100248171B1
Authority
KR
South Korea
Prior art keywords
circuit
channel type
terminal
gate
transistor
Prior art date
Application number
KR1019930020405A
Other languages
English (en)
Other versions
KR940008249A (ko
Inventor
루돌프 월터
Original Assignee
칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 칼 하인쯔 호르닝어, 지멘스 악티엔게젤샤프트 filed Critical 칼 하인쯔 호르닝어
Publication of KR940008249A publication Critical patent/KR940008249A/ko
Application granted granted Critical
Publication of KR100248171B1 publication Critical patent/KR100248171B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Electronic Switches (AREA)
  • Power Conversion In General (AREA)

Abstract

리셋신호를 발생시키기 위한 집적회로는 제1 및 제2공급전위에 대한 단자사이에 직렬로 연결되며 제1 및 제2상보채널형 중 하나를 가지는 2개의 제1트랜지스터를 가지는 회로부를 포함한다. 전압분배기 회로로 동작하는 직렬 회로망은 제1 및 제2공급전위에 대한 단자 사이에 접속된다. 직렬 회로망은 상보채널형 중 하나, 및 동작동안 전압강하되는 적어도 하나의 소자를 가지는 적어도 2개의 제2트랜지스터를 포함한다. 제1채널형 트랜지스터의 소스는 제1공급 전위에 대한 단자에 연결된다. 제2채널형 트랜지스터의 소스는 제2공금전위에 대한 단자에 연결된다. 2개의 제1트랜지스터의 드레인은 동작동안 리셋신호가 발생되는 제1회로노드를 형성한다. 제2채널형의 제2트랜지스터의 게이트는 둘다 직렬회로망의 제1채널형 제2트랜지스터의 드레인에 연결되며 제2회로노드를 형성한다. 제2채널형의 제1트랜지스터의 게이트는 제2회로노드에 연결된다.

Description

리셋 신호를 발생시키기 위한 집적 회로
제1도 내지 제10도는 본 발명의 유리한 특징 및 응용을 나타내는 개략적 회로도.
* 도면의 주요부분에 대한 부호의 설명
Q1~Q4 : 트랜지스터 VDD : 제1공급전위
VSS : 제2공급전위 R1 : 저항
N1, N2 : 회로노드 C, COUT: 캐패시터
본 발명은 리셋 신호 발생 집적 회로에 관한 것이다.
복잡한 회로 특히 복잡한 집적 회로의 공급전압이 턴온될때, 일부 회로소자가 불확실한 상태로 되는 위험이 존재한다. 그러나 일반적으로 불확실한 상태는 회로 및 회로에 연결된 전기소자에 손상을 줄수 있는 오동작을 야기시킨다.
그러한 오동작을 방지하기위하여, power-on 리셋 회로로 공지된 것이 종종 이용되는데, 이것은 일반적으로 공급전압이 인가될때 단독신호펄스(리셋신호라고함)를 발생시키는데, 이것은 상술한 단점을 제거하기 위하여 공급전압이 턴-온될때 의도적으로 중요회로 및 회로소자를 명확한 아웃셋 상태로 하는 것을 의미한다.
따라서 본 발명의 목적은 상기 공지된 장치의 상기 단점을 극복하고 다음의 조건을 만족하는, 공급전압이 인가될때 리셋신호를 발생시키기 위한 집적회로를 제공하는 것이다 :
- 회로는 공급전압이 급격하게 또는 완만하게 상승되는 경우에 신뢰성있는 기능을 제공하고; - 공급전압의 전체값이 복합회로의 제조자에 의해 특정된 공급전압 한계값에 도달하지 못하거나, 초과하는 경우에도 응답하여야 하고; - 동작중에 공급전압에서 전압변동의 경우에 또는 다시말해 공급전압이 인가된 후에 그리고 다음의 이미 수행된 리셋 프로세스 후에, 리셋회로의 재동작은 안전하게 보호되어야 하고, - 회로는 가능한한 적은 회로 소자를 가지고 가능한한 적은 공간을 차지하여야 한다.
그리고, 제공될 집적회로는 복합 집적 회로의 소자로 동작할 수 있어야 한다.
본 발명에 따른 상기 및 다른 목적을 제공하기 위하여, 리셋신호를 발생시키기위한 집적회로는 제1공급전위를 위한 단자 및 제2공급전위를 위한 단자와; 각각 소스, 드레인 및 게이트를 가지고 있고 또한 각각 제1 및 제2상보채널형중 하나를 가지며, 그리고 제1 및 제2 공급전위를 위한 상기 단자 사이에 직렬로 연결된 두개의 제1트랜지스터와 각각 소스, 드레인, 및 게이트를 가지고 있고 각각 상보채널형중 하나를 가진 적어도 두개의 제2트랜지스터와 동작동안 전압강하되는 적어도 하나의 소자를 포함하고, 제1 및 제2공급전위를 위한 상기 단자 사이에 연결되고, 그리고 전압분배기로서 동작하는 직렬회로망과; 제1공급전위를 위한 상기 단자에 연결된 상기 제1 채널형 트랜지스터의 소스와; 제2공급전위를 위한 상기 단자에 연결된 상기 제2채널형 트랜지스터의 소스와; 리셋 신호가 동작중에 생성되는 제1 회로노드를 형성하는 상기 두개의 제1트랜지스터의 드레인과; 제1회로노드에 연결된 상기 제2채널형 제2트랜지스터의 게이트와; 상기 직렬회로망과 상기 제1채널형 제2트랜지스터의 드레인에 연결되어 있고 제2회로노드를 형성하는 상기 제1 채널형 제1 및 제2트랜지스터이 게이트와; 제2회로노드에 연결된 상기 제2 채널형 제1트랜지스터의 케이트를 포함한다.
본 발명의 다른 특징에 따르면, 두개의 제1트랜지스터의 적어도 하나의 게이트는 제2공급전위에 용량성으로 연결된다.
본 발명의 또다른 특징에 따르면, 제1 회로노드는 제1공급전위에 용량성으로 연결된다.
본 발명의 또 다른 특징에 따르면, 동작중에 전압강하하는 적어도 하나의 소자중 적어도 하나가 저항이다.
본 발명의 또 다른 특징에 따르면, 동작중에 전압강하하는 적어도 하나의 소자중 적어도 하나가 다이오드이다.
본 발명의 또다른 특징에 따르면, 적어도 하나의 다이오드는 상호연결된 게이트 및 드레인을 가진 트랜지스터이다.
본 발명이 목적에 따라, 리셋신호를 발생하기 위한 집적회로에 따른 구조인 제1 회로부와, 제1공급전위의 단자와 제1 채널형의 제2트랜지스터를 경유하는 제2회로노드간의 접속 대신에 제2 회로부의 제2회로노드가 제1회로부의 제1회로노드와 접속되는 것을 제외하고 리셋신호를 발생하기 하기위한 집적회로에 따른 구조인 제2회로부를 포함하며 리셋신호가 회로부를 제1회로노드에서 발생하는 리셋신호를 발생하게 하기위한 집적회로를 제공한다.
본 발명의 또다른 특징에 따르면 제2회로부의 제2회로노드와 제1회로부의 제1회로노드간에 접속된 인버터를 제공한다.
본 발명의 추가 특징에 따르면 상기 인버터는 제2회로부에 대한 직렬회로망의 성분이다.
본 발명의 부가된 특징에 따르면, 제2회로부와 동일한 구조인 추가회로부와 제2회로부의 제1회로노드에 접속된 추가회로부의 제2회로노드를 제공한다.
본 발명의 추가특징에 따르면, 제2회로부와 동일한 구조인 연속한 추가 회로부와 연속한 이런 회로부의 제1회로노드와 접속된 추가회로부의 각각의 제2회로노드를 제공한다.
본 발명의 또다른 특징에 따르면, 제1 회로부의 제1 공급전위에 대한 단자대신에 디지탈화될 수 있는 아날로그 전위단자와; 제1회로부의 제1회로노드와 접속된 제2회로노드를 각각 포함하는 다수의 제2회로부와, 서로 다른 값의 전압분배기를 가지는 제2회로부의 직렬 회로망을 제공한다.
본 발명의 특징에 따르면, 제1 회로부의 제1공급전위에 대한 단자 대신에 디지탈화될 수 있는 아날로그 전위단자와; 제1회로부의 제1회로노드와 접속된 제2회로노드를 각각 포함하는 다수의 제2회로부를 포함하는; 제1공급전위에 대한 단자대신에 기준전위에 대한 단자가 제2회로부 각각에 대해 다른 기준전위를 전송한다.
본 발명에 대한 고려할만한 현저한 다른 특징은 이 첨부된 특허청구범위에 기술되어 있다.
리셋신호를 발생하기 위한 집적회로에 대한 실시예가 기재 설명되어있다할지라도, 다양한 변형 및 구조 변경은 본 발명의 기술적 사상과 범위를 벗어남이 없이 청구범위내에서 제한된다.
본 발명의 동작방법 및 구조는 추가목적 및 장점과 함께 첨부된 도면과 함께 설명함으로서 이해하기 훨씬 쉬울 것이다.
본 발명의 바람직한 실시예를 첨부한 도면을 참고로 보다 상세히 설명하면 다음과 같다.
제1도는 본 발명에 따른 집적회로의 기본 구조를 나타내는데, 여기서는 기본 구조의 바람직한 실시예로서 이미 2개의 캐패시터가 보충되어 있다. 본 발명에 따른 회로의 기본구조는 서로 상보의 채널형을 가진 2개의 제1트랜지스터(Q1), (Q2)를 포함한다. 하나의 제1트랜지스터(Q1)는 p채널형이다. 따라서, 다른 제1트랜지스터(Q2)는 n채널형이다. 2개의 제1트랜지스터(Q1),(Q2)는 그 채널구간이 서로 직렬로 연결되며 제1공급전위(VDD)와 제2공급전위(VSS)에 대한 단자 사이에 배열된다. 이 실시예 및 다음 실시예에서는 동작시 제1 공급단위(VDD)가 제2공급전위(VSS)보다 큰 양의 값을 갖는 것으로 가정한다. 또한, 2개의 공급전위(VDD),(VSS)에 대한 단자 사이에는 2개의 제1트랜지스터(Q1), (Q2)와 병렬로 전압분배기로 동작하는 직렬회로망(N)이 배열된다. 상기 직렬 회로망(N)은 마찬가지로 서로 반대의 채널형인 2개의 제2트랜지스터(Q3), (Q4)를 포함한다. 하나의 제2트랜지스터(Q3)는 p채널형인 반면, 다른 제2트랜지스터(Q4)는 n채널형이다. 2개의 제2트랜지스터(Q3), (Q4)사이에는 하나의 저항(R1)이 배열된다. 동작시 2개의 제2트랜지스터(Q3), (Q4)의 채널 구간을 따라서와 마찬가지로 상기 저항(R1)에서도 전압이 강하된다. 그러나, 당업자는 알수 있는 바와 같이, 저항(R1)을 따른 전압강하는 무엇보다도 저항(R1)의 조건(예컨대, 치수설정)에 의존하는 반면, 제2트랜지스터(Q3), (Q4)를 따른 전압 강하는 무엇보다도 그 채널구간이 도통되는지(낮은 트랙 저항) 또는 그것들이 차단되는지(높은 트랙저항)에 의존한다. 저항(R1)의 값과 반대로, 제2트랜지스터(Q3, Q4)의 저항이 접속될 수 있다. 즉, 동작 상태에 의해 수시로 변동될 수 있다.
한 채널형의 2개의 트랜지스터(Q1), (Q3)의 소스는 제1공급전위(VDD)에 대한 단자에 연결된다. 다른 채널형의 2개의 트랜지스터(Q2), (Q4)의 소스는 제2공급전위(VSS)에 대한 단자에 연결된다.
2개의 제1트랜지스터(Q1), (Q2)의 드레인 단자는 제1회로노드(N1)를 형성한다. 동작시 상기 회로노드(N1)에 리셋 신호(OUT)가 생긴다. 또한, 회로노드(N1)가 다른 채널형의 제2트랜지스터(Q4)의 게이트에 연결되므로, 동작시 리셋신호(OUT)가 다른 채널형의 제2트랜지스터(Q4)에 게이트로 피드백되어 상기 트랜지스터(Q4)를 제어한다.
제1채널형의 제1 및 제2트랜지스터(Q1), (Q2)의 게이트는 제2회로노드(N2)를 형성하며, 둘다 한 채널형의 제2트랜지스터(Q3)의 드레인에 연결된다.
따라서, 한 채널형의 제1 및 제2트랜지스터(Q1), (Q3)는 전류미러회로로 작용한다.
다른 채널형의 제1트랜지스터(Q2)의 게이트는 제1도에 따른 실시예에서 제2로노드(N2)에 직접 연결되므로, 이 실시예에서 2개의 제 1트랜지스터(Q1), (Q2)는 시모스(CMOS) 인버터를 형성한다.
본 발명에 따른 회로의 기본 구조에 더해, 제1도에 따른 회로는 2개의 제1트랜지스터(Q1), (Q2)의 게이트와 제2공급전위(VSS) 사이에 배열된 한 캐패시터(C), 및 제1회로노드(N1)와 제1공급전위(VDD)사이에 배열된 또다른 캐패시터(COUT)를 가진다. 캐패시터(C), (COUT)는 회로노드(N1), (N2)에서 실제로 발생하는 간섭신호를 필터링하는데 사용된다. 즉, 원하지않는 간섭 전압 피크를 평활화하는데 사용된다.
본 발명에 다른 제1도의 회로는 하기와 같이 동작한다 :
가정된 2개의 공급전위(VDD), (VSS)는 처음에는 "접지"값을 갖는다. 제2공급전위(VSS)는 동작동안 상기 값을 유지한다. 이에 반해 제1공급전위(VDD)는 턴온된다. 즉, 제1공급전위(VDD)에 대한 단자에서의 전위값은 제2공급전위(VSS)의 전위값에서 시작해서 제1공급전위(VDD)의 원하는 최종값, 예컨대 3V 또는 5V까지 상승한다.
2개의 회로노드(N1), (N2)는 처음에는 제1공급전위(VDD)의 실제값을 갖는다. 즉, 두 회로노드(N1), (N2)에서의 전위값은 제2공급전위의 값에서부터 시작해서 제1공급전위(VDD)의 상승에 따라 상승한다. 따라서, 리셋신호(OUT)도 상승에지를 갖는다. 이것은, 전압분배기로 작용하는 회로망(N)의 구성부분인 다른 채널형의 제2트랜지스터(Q4)가 리셋신호(OUT)가 그것(Q4)의 게이트에 인가됨으로써 도통되는 값을 가질때까지 일어난다. 이 시점은 (t1)으로 표시된다. 시점(t1)에서, 회로망(N)의 개별소자의 전압상태가 변하는데, 그 이유는 다른 채널형의 제2트랜지스터(Q4)의 드레인이 공급전위(VSS)의 방향으로, 즉 접지의 방향으로 턴온되기 때문이다. 따라서, 저항(R1)으로 인해 제2회로노드(N2)에서의 전위도 제2공급전위(VSS)값의 방향으로, 다른 채널형의 제2트랜지스터(Q4)가 차단된 상태에서 비해 매우 적은 정도만 강하한다.
시점(t1)에서부터 2개의 회로노드(N1), (N2)는 한 채널형의 두 트랜지스터(Q1), (Q4)의 전류미러 특성으로 인해(두 트랜지스터는 도통됨)그리고 직렬 회로망(N)의 전압분배기 특성으로 인해, 제1 공급전위(VDD)의 실제 값보다 낮은 전위를 갖는다. 제1공급전위(VDD)의 값이 더 상승하면, 2개의 회로노드(N1), (N2)의 전위도 다른 채널형의 제1트랜지스터(Q2)가 도통되는 값까지만 더욱 상승한다. 이 시점은(t2)로 표시된다. 시점(t2)에서 다른 채널형의 제1트랜지스터(Q2)가 도통되면, 제2 공급전위(VSS)가 제1 회로노드(N1)로 흐르므로 리셋신호(OUT)가 대략 제2 공급전위(VSS)의 값으로 강하한다. 그러나, 이로인해 다른 채널형의 제2트랜지스터(Q4)가 다시 차단된다. 이것은 직렬 회로망(N)의 전압분배기 특성으로 인해 제2회로노드(N2)에 작용함으로써, 그 전위가 다시 제1 공급전위(VDD)값의 방향으로 상승한다. 따라서, 다른 채널형의 제1트랜지스터(Q2)가 보다 강력하게 도통된다.
제2회로노드(N2)에서의 전위가, 제1공급전위(VDD)의 실제값과 최대로 두 트랜지스터(Q1), (Q3)의 동작전압 값만큼 차이나는 값까지 상승하면, 상기 두 트랜지스터(Q1), (Q3)가 차단되므로 한편으로는 본 발명에 따른 회로를 통해 공급전위(VDD), (VSS)에 대한 단자 사이에 전류의 4분축 성분이 흐를 수 없고 다른 한편 으로는 리셋신호(OUT)가 항상 대략 제2 공급전위(VSS)의 값을 갖는다 : 제2회로노드(N2)에서의 전위가 제2공급전위(VSS)의 방향으로 강하하면(따라서, 다른 채널형의 제1트랜지스터(Q2)가 다시 차단될 것이다)한 채널형의 제2트랜지스터(Q3)가 도통되기 시작하므로 제2회로노드에서의 전위가 다시 제1공급전위(VDD)값의 방향으로 상승한다. 그러나, 이로인해 다른 채널형의 제1트랜지스터(Q2)가 계속 도통된 상태로 남아있게 된다. 즉, 리셋신호(OUT)가 계속 그것의(낮은)값으로 남아있게 된다.
본 발명에 따른 회로는 전술한 설명으로부터 쉽게 찾을 수 있는 하기 장점을 갖는다.
다른 채널형의 제 1트랜지스터(Q2)가 차단된 상태에서 도통상태로 바뀌는 (그리고 그로인해 리셋신호(OUT)가 제2공급전위(VSS)의 값에 상응하는 전위값을 취하는) 제1공급전위(VDD)의 값은 전압 분배기상태의 설정에 의해, 즉 직렬 회로망(N) 소자의 적합한 치수설정에 의해, 즉 도통상태에서 제2트랜지스터(Q3), (Q4)트랙저항의 설정에 의해 그리고 저항(R1)값의 설정에 의해 쉽게 결정될 수 있다. 따라서, 본 발명에 따른 회로를 소위 "파워-온 디텍션(Power-on Detection)"회로로 사용하면 간단한 수단에 의해 "파워-온"으로 검출되어야 하는 제1공급전압(VDD)의 값이 결정될 수 있다.
또한, 제1공급전위(VDD)의 접속 초기에 회로의 전체 회로노드가 전위에 따라 결정되기 때문에(제2공급전위(VSS)), 회로가 매우 신뢰성있게 동작할 수 있다.
또한, 본 발명에 따른 회로는 제1 공급전위(VDD)의 상승시간과 무관하다. 즉, 접속시 제1 공급전위(VDD)가 신속하게 상승하는지 또는 서서히 상승하는지와는 무관하다. 이러한 무관성은(직렬 회로망(N)의 전압 분배기 기능에 의해)다른 채널형의 제2트랜지스터(Q4)가 항상 다른 채널형의 제1트랜지스터(Q2)보다 일찍 도통되게 접속됨으로써 보장된다.
제2도는 본 발명에 따른 회로의 바람직한 실시예를 나타내는데, 여기서는 다른 채널형의 제1트랜지스터(Q2)의 게이트가 제2저항(R2)을 통해 제2노드(N2)에 연결된다. 직렬 회로망(N)과 그것의 전압분배기 특성은 제2도에 따른 실시예에서는 한 채널형의 제2트랜지스터(Q3)의 직렬회로, 2개의 저항(R2), (R1), 및 다른 채널형의 제2트랜지스터(Q4)로 형성된다. 이 경우, 다른 채널형의 제1트랜지스터(Q2)의 게이트와 2개의 저항(R1), (R2) 사이의 접속점은 제3회로노드(N3)를 형성한다. 다른 채널형의 제1트랜지스터(Q2)의 게이트는 캐패시터(C')를 경유해 제2공급전위(VSS)와 접속되는 것이 유리하다. 이러한 실시예에서, 서로의 전위차는 두개의 제1트랜지스터(Q1, Q2)의 게이트에 나타나므로 전체회로는 제1도의 회로보다 이용하기 쉽게 더욱 간략하게 된다.
제3도의 실시예에서, 저항기(R1, R2)는 다이오드(D1, D2)에 위치된다. 따라서 동작시에 정확하게 한정된 전압강하(다이오드(D1, D2)에 따라)가 얻어질 수 있다. 전체회로에 의해 특정되는 제1공급전위값에 대해서는 이러한 전압강하가 제1공급전위(VDD)의 현재값 또는 전류에 무관하다.
제4도 및 제5도에서 다이오드(D1, D2)는 결합게이트와 각각 접속된 드레인을 가지는 n 및 p채널형의 각 트랜지스터로서 구성된다. 각 다이오드(D1, D2) 또는 각 저항기(R1, R2) 대신에 한 다이오드(D1, D2) 및 한 저항기(R1 및 R2)를 각각 가지는 직렬 회로를 제공할 수 있다.
본 발명의 회로에 대한 유리한 응용이 제6도 내지 제10도와 관련하여 이하 기재된다.
제6도의 실시예는 달리 리셋된 복수의 신호(OUT1, OUT2)를 발생하는데 이용한다. 이는 제2도의 회로부분(캐패시터(C, C', COUT)들이 생략된것) 대신에 이미 기재한 한 실시예에 따라 구성된 제1회로부분(P1)을 포함한다. 제2회로부분(P2)은 제1 회로부분(P1)의 하부와 접속되는바 이는 이하 설명과 같다. 제2회로부분(P2)은 제1회로부분과 동일하게 구성되며 본 발명의 집적회로의 기분구조와 동일하게 구성되는바 이는 이하 설명과 같다; 직렬회로(N)에서 제1채널형의 하나의 트랜지스터(Q3)가 생략된다. 대신에 제2회로부분(P2)이 제2회로노드(N22)가 제1회로부분(P1)의 제1회로노드(N1)와 접속된다. 접속부는 도시한 바와 같이 인버터(I)를 경유하거나 또는 인버터와 직접 접속된다. 인버터(I)는 제2도의 하나의 제2트랜지스터(Q3)에 따라 직렬회로(N)의 성분으로서 작용한다. 다이오드와 접속된 트랜지스터에 의해 접속이 제공될 수 있다. 동작동안, 제1리셋신호(OUT1)는 제1회로부(P1)의 제1회로노드(N11)에서 발생한다. 상기 신호는 제2회로부(P2)에 대한 입력신호로서 동시에 이용된다. 제2리셋신호(OUT2)는 제2회로부(P2)의 제2회로노드에서 발생한다. 상기 구조에서 두개의 리셋신호(OUT1, OUT2)는 캐스캐드형에서 발생할 수 있는바, 제2리셋신호(OUT2)는 제1리셋신호(OUT1)의 출현에 따른 것이다. 이러한 각 리셋신호(OUT1, OUT2) 출현은 그에 결합된 회로부(P1, P2)각각의 크기에 따른다.
제7도는 본 발명의 회로에 대한 추가 캐스캐드를 도시한다 : 이러한 응용은 제6도의 실시예에서와 같이 위치된 제1회로부(P1) 및 제2회로부(P2)를 포함한다. 제2회로부(P2)는 추가회로부(PX)에 따른다. 추가회로부(Px)는 제2회로부(P2)와 동일한 구조이다. 추가회로부(PX)는 제2회로부(P2)가 제1회로부(P1)일수 있는것과 같은 제2회로부(P2)에 따른다. 이러한 회로부(P1, P2, Px0의 캐스캐드는 두개의 추가회로부(Px)의 전체에 대한 제8도에서 설명한 바와 같이 하나이상의 추가회로부(Px)에서 연속할 수 있다. 제7도는 제2회로부(P2) 또는 추가회로부(Px)의 인버터(I)가 그 드레인에 접속된 게이트를 가지는 트랜지스터(T)에 의해 위치될 수 있다.
제9도는 아날로그/디지탈 변환회로인 본 발명에 따른 회로의 또다른 응용을 도시한다. 이러한 회로는 제1회로부(P1)와 세개의 제2회로부(P2)를 가진다. 제1회로부(P1)는 실시예와 같이 제6도의 제1회로부(P1)와 동일한 구조이다. 그러나 제1공급전위(VDD)에 대한 그 단자는 동작동안(VDD)에 접속되지 않으나 디지탈화된 아날로그 전위(VA)에는 접속된다. 제2회로부(P2)는 제6도의 제2회로부(P2)와 동일한 구조이다. 그러나 제2회로부(P2)의 구성요소와 특히 이용가능한 직렬회로망(N)의 구성요소들은 하나의 제2회로부(P2)에서 다음 제2회로부(P2)로 다른 크기이다. 제2회로부(P2)는 그의 입력단들에 상호 접속된다. 그 제2 회로노드(N22)는 인버터(I)를 경유해 제1회로부(P1)의 제1회로노드(N11)와 각각 접속된다. 동작시에 회로부(P1, P2)의 적당한 크기가 주어진다면, 리셋신호(OUT1, OUT2, OUT3)는 제1회로부(P1)에 인가되며 디지탈화되는 아날로그 전위(VA)의 값에 대한 함수로서 발생한다.
제10도는 제2회로부분(P2)에서 제1공급전위(VDD)에 대한 단자가 제1공급전위(VDD)에 접속되는 것이 아니라 각각 기준전위(V1, V2, V3)에 접속된다는 것을 제외하고는 제9도와 동일한 구조이다. 기준전위(V1, V2, V3)는 서로 다르다. 제2회로부(P2)의 직렬회로망(N)은 제9도의 구조에서와 같이 서로 다른 크기이다. 그러나 그들은 서로에 동일한 구조일 수 있다. 다시한번, 회로부(P1, P2)의 적당한 크기와 기준전위(V1, V2), V3)가 주어진다면 동작시에 리셋신호(OUT1, OUT2, OUT3)는 제1회로부(P1)에 인가되며 디지탈회되는 아날로그 전위(VA)의 값에 대한 함수로서 발생한다.
제6도 내지 제10도에 도시된 인버터는 이용가능한 직렬회로망(N)의 각 성분이다. 그 크기는 따라서 이용가능한 직렬회로망(N)의 전압 분배기 속성에 영향을 준다.

Claims (14)

  1. 제1공급전위를 위한 단자 및 제2공급전위를 위한 단자와; 각각 소스, 드레인 및 게이트를 가지고 있고 또한 각각 제1 및 제2상보채널형 중 하나를 가지며, 그리고 제1 및 제2공급전위를 위한 상기 단자 사이에 직렬로 연결된 두개의 제1트랜지스터와; 각각 소스, 드레인 및 게이트를 가지고 있고 각각 상보채널형 중 하나를 가진 적어도 두개의 제2트랜지스터와 동작하는 동안 전압강하되는 적어도 하나의 소자를 포함하고, 제1 및 제2공급전위를 위한 상기 단자 사이에 연결되고, 그리고 전압분배기로써 동작하는 직렬회로망과; 제1공급전위를 위한 상기 단자에 연결된 상기 제1채널형 트랜지스터의 소스와 제2공급전위를 위한 상기 단자에 연결된 상기 제2채널형 트랜지스터의 소스와; 리셋신호가 동작중에 생성되는 제1회로노드를 형성하는 상기 두개의 제1트랜지스터의 드레인과; 제1회로노드에 연결된 상기 제2채널형 제2트랜지스터의 게이트와; 상기 직렬회로망의 상기 제1채널형 제2트랜지스터의 드레인에 연결되어 있고 제2회로노드를 형성하는 상기 제1 채널형 제1 및 제2트랜지스터의 게이트와; 제2회로노드에 연결된 상기 제2채널형 제1트랜지스터의 게이트를 포함하는 것을 특징으로 하는 리셋신호를 발생시키기 위한 집접회로.
  2. 제1항에 있어서, 동작중에 전압강하하는 적어도 하나의 소자는 제1 및 제2소자이고, 상기 제2채널형 제1트랜지스터의 게이트는 제3회로 노드를 형성하기 위하여 적어도 상기 제2소자에 연결되고 적어도 상기 제2소자를 통하여 상기 제2회로 노드에 연결되는 것을 특징으로 하는 리셋신호를 발생시키기 위한 집적회로.
  3. 제1항에 있어서, 상기 두개의 제1트랜지스터의 적어도 하나의 게이트는 제2공급전위와 용량성으로 결합되는 것을 특징으로 하는 리셋신호를 발생시키기 위한 집적회로.
  4. 제1항에 있어서, 상기 제1회로노드는 제1공급전위와 용량성으로 연결되는 것을 특징으로 하는 리셋신호를 발생시키기 위한 집적회로.
  5. 제1항에 있어서, 동작중에 전압강하를 하는 적어도 하나의 소자 중 적어도 하나가 저항인 것을 특징으로 하는 리셋신호를 발생시키기 위한 집적회로.
  6. 제1항에 있어서, 동작중에 전압강하를 하는 적어도 하나의 소자 중 적어도 하나가 다이오드인 것을 특징으로 하는 리셋신호를 발생시키기 위한 집적회로.
  7. 제6항에 있어서, 상기 적어도 하나의 다이오드는 상호 연결된 게이트 및 드레인을 가진 트랜지스터인 것을 특징으로 하는 리셋신호를 발생시키기 위한 집적회로.
  8. 제1공급전위를 위한 단자 및 제2공급전위를 위한 단자와; 각각 소스, 드레인 및 게이트를 가지고 있고 또한 각각 제1 및 제2상보채널형 중 하나를 가지며, 그리고 제1 및 제2공급전위를 위한 상기 단자 사이에 직렬로 연결된 두개의 제1트랜지스터와; 각각 소스, 드레인 및 게이트를 가지고 있고 각각 상보채널형 중 하나를 가진 적어도 두개의 제2트랜지스터와 동작하는 동안 전압강하되는 적어도 하나의 소자를 포함하고, 제1 및 제2공급전위를 위한 상기 단자 사이에 연결되고, 그리고 전압분배기로써 동작하는 직렬 회로망과; 제1공급전위를 위한 상기 단자에 연결된 상기 제1채널형 트랜지스터의 소스와; 제2공급전위를 위한 상기 단자에 연결된 상기 제2채널형 트랜지스터의 소스와; 리셋신호가 동작중에 생성되는 제1회로노드를 형성하는 상기 두개의 제1트랜지스터의 드레인과; 제1회로노드에 연결된 상기 제2채널형 제2트랜지스터의 게이트와; 상기 직렬회로망의 상기 제1채널형 제2트랜지스터의 드레인에 연결되어 있고 제2회로노드를 형성하는 상기 제1채널형 제1 및 제2트랜지스터의 게이트와; 제2회로노드에 연결된 상기 제2채널형 제1트랜지스터의 게이트; 를 포함하는 제1회로부와; 제1공급전위를 위한 단자 및 제2공급전위를 위한 단자와; 각각 소스, 드레인 및 게이트를 가지고 있고 또한 각각 제1 및 제2상보채널형 중 하나를 가지며, 그리고 제1 및 제2공급전위를 위한 상기 단자사이에 직렬로 연결된 두개의 제1트랜지스터와; 각각 소스, 드레인 및 게이트를 가지고 있고, 제2채널형인 제2트랜지스터와 동작하는 동안 적어도 하나의 소자를 포함하고, 그리고 전압분배기로써 동작하는 직렬회로망과; 제1공급전위를 위한 상기 단자에 연결된 상기 제1채널형 제1트랜지스터의 소스와 제2공급전위를 위한 상기 단자에 연결된 상기 제2채널형 트랜지스터의 소스와; 리셋신호가 동작중에 생성되는 제1회로노드를 형성하는 상기 두개의 제1트랜지스터의 드레인과; 제1회로노드에 연결된 상기 제2채널형 제2트랜지스터의 게이트와; 제2회로노드를 형성하는 상기 제1채널형 트랜지스터의 게이트와; 제2회로노드에 연결된 상기 제2채널형 제1트랜지스터의 게이트와; 를 포함하는 제2회로부와 상기 제1회로부의 제1회로노드에 연결된 상기 제2회로부의 제2회로노드를 포함하는 것을 특징으로 하는 리셋신호를 발생시키기 위한 집적회로.
  9. 제8항에 있어서, 상기 제2회로부의 상기 제2회로노드 및 상기 제1 회로부의 상기 제1회로노드 사이에 연결된 인버터를 포함하는 것을 특징으로 하는 리셋신호를 발생시키기 위한 집적회로.
  10. 제9항에 있어서, 상기 인버터는 상기 제2회로부의 상기 직렬회로망의 소자인 것을 특징으로 하는 리셋신호를 발생시키기 위한 집적회로.
  11. 제8항에 있어서, 상기 제2호로부에 동일하게 만들어진 회로부를 더 포함하고, 상기 더 포함된 회로부의 상기 제2회로노드는 상기 제2회로부의 제1회로노드에 연결되는 것을 특징으로 하는 리셋신호를 발생시키기 위한 집적회로.
  12. 제8항에 있어서, 상기 제2회로부에 동일하게 만들어진 그외의 회로부의 연속부분을 더 포함하고, 상기 각각의 연속회로부의 상기 제2회로노드는 상기 연속 회로부에서 이전회로부의 상기 제1회로노드에 연결되는 것을 특징으로 하는 리셋신호를 발생시키기 위한 집적회로.
  13. 디지탈화될 아날로그전위를 위한 단자 및 제2공급전위를 위한 단자와; 각각 소스, 드레인 및 게이트를 가지고 있고 또한 각각 제1 및 제2상보채널형 중 하나를 가지며, 그리고 아날로그전위를 위한 단자 및 제2공급전위를 위한 상기 단자 사이에 직렬로 연결된 두개의 제1트랜지스터와, 각각 소스, 드레인 및 게이트를 가지고 있고 각각 상보채널형 중 하나를 가진 적어도 두개의 제2트랜지스터와 동작동안 전압강하되는 적어도 하나의 소자를 포함하고, 아날로그전위를 위한 단자 및 제2공급전위를 위한 상기 단자 사이에 연결되고, 그리고 전압분배기로써 동작하는 직렬 회로망과; 아날로그전위를 위한 상기 단자에 연결된 상기 제1 채널형 트랜지스터의 소스와 제2공급전위를 위한 상기 단자에 연결된 상기 제2채널형 트랜지스터의 소스와; 리셋신호가 동작중에 생성되는 제1회로노드를 형성하는 상기 두개의 제1트랜지스터의 드레인과; 제1회로노드에 연결된 상기 제2채널형 제2트랜지스터의 게이트와; 상기 직렬회로망의 상기 제1채널형 제2트랜지스터의 드레인에 연결되어 있고 제2회로노드를 형성하는 상기 제1채널형 제1 및 제2트랜지스터의 게이트와; 제2회로노드에 연결된 상기 제2채널형 제1트랜지스터의 게이트; 를 포함하는 제1회로부와; 제1공급전위를 위한 단자 및 제2공급전위를 위한 단자와; 각각 소스, 드레인 및 게이트를 가지고 있고 또한 각각 제1 및 제2상보채널형 중 하나를 가지며, 그리고 제1 및 제2공급전위를 위한 상기 단자사이에 직렬로 연결된 두개의 제1트랜지스터와; 각각 소스, 드레인 및 게이트를 가지고 있고, 제2채널형인 제2트랜지스터와 동작하는 동안 전압 강하되는 적어도 하나의 소자를 포함하고, 그리고 전압분배기로써 동작하는 직렬 회로망과; 제1공급전위를 위한 상기 단자에 연결된 상기 제1채널형 제1트랜지스터의 소스와 제2공급전위를 위한 상기 단자에 연결된 상기 제2채널형 트랜지스터의 소스와; 리셋신호가 동작중에 생성되는 제1회로노드를 형성하는 상기 두개의 제1트랜지스터의 드레인과; 제1회로노드에 연결된 상기 제2채널형 제2트랜지스터의 게이트와; 제2회로노드를 형성하는 상기 제1채널형 제1트랜지스터의 게이트와; 제2회로노드에 연결된 상기 제2채널형 제1트랜지스터의 게이트; 를 포함하는 다수의 제2회로부와 : 서로 상이한 전압분배기값을 가진 상기 제2회로부의 상기 직렬회로망과; 상기 제1회로부의 상기 제1회로노드에 연결된 각각의 상기 제2회로부의 상기 제2회로노드를 포함하는 것을 특징으로 하는 리셋신호를 발생시키기 위한 집적회로.
  14. 디지탈화될 아날로그전위를 위한 단자 및 제2공급전위를 위한 단자와; 각각 소스, 드레인 및 게이트를 가지고 있고 또한 각각 제1 및 제2상보채널형 중 하나를 가지며, 그리고 아날로그 전위를 위한 단자 및 제2공급전위를 위한 상기 단자 사이에 직렬로 연결된 두개의 제1트랜지스터와, 각각 소스, 드레인 및 게이트를 가지고 있고 각각 상보채널형 중 하나를 가진 적어도 두개의 제2트랜지스터와 동작하는 동안 전압강하되는 적어도 하나의 소자를 포함하고, 아날로그 전위를 위한 단자 및 제2공급전위를 위한 상기 단자 사이에 연결되고, 그리고 전압분배기로써 동작하는 직렬 회로망과; 아날로그전위를 위한 상기 단자에 연결된 상기 제1 채널형 트랜지스터의 소스와 제2공급전위를 위한 상기 단자에 연결된 상기 제2채널형 트랜지스터의 소스와; 리셋신호가 동작중에 생성되는 제1회로노드를 형성하는 상기 두개의 제1트랜지스터의 드레인과; 제1회로노드에 연결된 상기 제2채널형 제2트랜지스터의 게이트와; 상기 직렬회로망의 상기 제1채널형 제2트랜지스터의 드레인에 연결되어 있고 제2회로노드를 형성하는 상기 제1채널형 제1 및 제2트랜지스터의 게이트와; 제2회로노드에 연결된 상기 제2채널형 제1트랜지스터의 게이트; 를 포함하는 제1회로부와; 기준전위를 위한 단자 및 제2공급전위를 위한 단자와; 각각 소스, 드레인 및 게이트를 가지고 있고 또한 각각 제1 및 제2상보채널형중 하나를 가지며, 그리고 기준전위를 위한 단자 및 제2공급전위를 위한 상기 단자 사이에 직렬로 연결된 두개의 제1트랜지스터와; 각각 소스, 드레인 및 게이트를 가지고 있고, 제2채널형인 제2트랜지스터와 동작하는 동안 전압강하되는 적어도 하나의 소자를 포함하고, 그리고 전압분배기로써 동작하는 직렬회로망과; 기준전위를 위한 상기 단자에 연결된 상기 제1채널형 제1트랜지스터의 소스와 제2공급전위를 위한 상기 단자에 연결된 상기 제2채널형 트랜지스터의 소스와; 리셋신호가 동작중에 생성되는 제1회로노드를 형성하는 상기 두개의 제1트랜지스터의 드레인과 제1회로노드에 연결된 상기 제2채널형 제2트랜지스터의 게이트와; 제2회로노드를 형성하는 상기 제1채널형 제1트랜지스터의 게이트와; 제2회로노드에 연결된 상기 제2채널형 제1트랜지스터의 게이트; 를 포함하는 다수의 제2회로부와 : 상이한 기준전위가 흐르는 각각의 상기 제2회로부의 기준전위를 위한 단자와; 상기 제1회로부의 상기 제1회로노드에 연결된 각각의 상기 제2회로부의 상기 제2회로노드를 포함하는 것을 특징으로 하는 리셋신호를 발생시키기 위한 집적회로.
KR1019930020405A 1992-09-30 1993-09-28 리셋신호를 발생시키기 위한 집적회로 KR100248171B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP92116741A EP0591561B1 (de) 1992-09-30 1992-09-30 Integrierte Schaltung zur Erzeugung eines Reset-Signals
EP92116741.7 1992-09-30

Publications (2)

Publication Number Publication Date
KR940008249A KR940008249A (ko) 1994-04-29
KR100248171B1 true KR100248171B1 (ko) 2000-03-15

Family

ID=8210084

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930020405A KR100248171B1 (ko) 1992-09-30 1993-09-28 리셋신호를 발생시키기 위한 집적회로

Country Status (8)

Country Link
US (1) US5442312A (ko)
EP (1) EP0591561B1 (ko)
JP (1) JP3336093B2 (ko)
KR (1) KR100248171B1 (ko)
AT (1) ATE179530T1 (ko)
DE (1) DE59209683D1 (ko)
HK (1) HK1003734A1 (ko)
TW (1) TW299530B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5552736A (en) * 1995-04-19 1996-09-03 Hewlett-Packard Company Power supply detect circuit operable shortly after an on/off cycle of the power supply
US5781051A (en) * 1996-07-26 1998-07-14 Exel Microelectronics, Inc. Power-up detector for low power systems
FR2757712B1 (fr) * 1996-12-19 1999-01-22 Sgs Thomson Microelectronics Dispositif de controle de mise sous tension ou hors tension d'un circuit integre
FR2757713B1 (fr) * 1996-12-19 1999-01-22 Sgs Thomson Microelectronics Dispositif de neutralisation dans un circuit integre
JPH1186525A (ja) * 1997-09-09 1999-03-30 Mitsubishi Electric Corp パワーオンリセット回路
CA2230681C (en) * 1998-02-27 2003-07-15 Hong Seok Kim Power-up/power-down detection circuit
EP1066685B1 (en) * 1998-03-30 2010-09-01 Macronix International Co., Ltd. Improved power on reset circuit
US6614288B1 (en) * 1998-05-20 2003-09-02 Astec International Limited Adaptive drive circuit for zero-voltage and low-voltage switches
US6236250B1 (en) * 1999-11-10 2001-05-22 Intel Corporation Circuit for independent power-up sequencing of a multi-voltage chip
JP4462743B2 (ja) 2000-03-29 2010-05-12 株式会社ルネサステクノロジ パワーオンリセット回路
TW529243B (en) * 2001-10-22 2003-04-21 Winbond Electronics Corp Power initiation apparatus of peripheral device
US6747492B2 (en) * 2002-06-18 2004-06-08 Koninklijke Philips Electronics N.V. Power-on reset circuit with current shut-off and semiconductor device including the same
EP1492234A3 (en) * 2003-06-26 2006-03-15 STMicroelectronics Pvt. Ltd Power on reset circuit
KR100614645B1 (ko) * 2004-06-03 2006-08-22 삼성전자주식회사 파워-온 리셋회로
KR100708148B1 (ko) * 2005-06-25 2007-04-17 삼성전자주식회사 인쇄장치의 헤드칩예열방법
CN101751099B (zh) * 2008-12-18 2012-01-25 鸿富锦精密工业（深圳）有限公司 信号发生电路
CN103365335A (zh) * 2012-03-27 2013-10-23 鸿富锦精密工业(武汉)有限公司 信号处理电路
KR101689159B1 (ko) 2015-07-10 2016-12-23 울산과학기술원 3진수 논리회로
KR20200140972A (ko) * 2019-06-07 2020-12-17 삼성전자주식회사 전압 감시 장치 및 그것을 포함하는 전자 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58168122A (ja) * 1982-03-30 1983-10-04 Toshiba Corp 演算処理装置
DE3373759D1 (en) * 1982-06-09 1987-10-22 Fujitsu Ltd One-chip semiconductor device incorporating a power-supply-potential detecting circuit with reset function
US4633107A (en) * 1984-11-20 1986-12-30 Harris Corporation CMOS power-up reset circuit for gate arrays and standard cells
JP2772522B2 (ja) * 1987-11-06 1998-07-02 日本電気アイシーマイコンシステム 株式会社 パワーオン信号発生回路
US4983857A (en) * 1989-07-31 1991-01-08 Sgs-Thomson Microelectronics, Inc. Power-up reset circuit
ATE136175T1 (de) * 1991-01-23 1996-04-15 Siemens Ag Integrierte schaltung zur erzeugung eines reset- signals

Also Published As

Publication number Publication date
JPH06232716A (ja) 1994-08-19
US5442312A (en) 1995-08-15
EP0591561B1 (de) 1999-04-28
DE59209683D1 (de) 1999-06-02
ATE179530T1 (de) 1999-05-15
KR940008249A (ko) 1994-04-29
HK1003734A1 (en) 1998-11-06
EP0591561A1 (de) 1994-04-13
TW299530B (ko) 1997-03-01
JP3336093B2 (ja) 2002-10-21

Similar Documents

Publication Publication Date Title
KR100248171B1 (ko) 리셋신호를 발생시키기 위한 집적회로
JP3947264B2 (ja) 集積回路直流分離装置およびその方法
US6731143B2 (en) Power-up circuit
US7057427B2 (en) Power on reset circuit
EP0150480A2 (en) Power-on reset pulse generator
KR100302589B1 (ko) 기준전압발생기의스타트업회로
KR960003529B1 (ko) 반도체 메모리 장치의 칩 초기화 신호 발생회로
US5166546A (en) Integrated circuit for generating a reset signal
US6204703B1 (en) Power on reset circuit with power noise immunity
US20050140404A1 (en) Power-up circuit in semiconductor memory device
US5883532A (en) Power-on reset circuit based upon FET threshold level
US20100264970A1 (en) Edge rate control for i2c bus applications
US6211709B1 (en) Pulse generating apparatus
US5349244A (en) Initialization circuit for memory registers
US10147678B2 (en) Trimming device
KR19990009581A (ko) 고출력 전압 생성용 반도체 회로
EP0342735B1 (en) Circuit for generating a pulse-shaped signal
JPH0472912A (ja) パワーオンリセット回路
EP0821484B1 (en) High voltage tolerance output stage
KR100313512B1 (ko) 파워 온 검출회로
JP3943483B2 (ja) 出力回路およびそれを有するデータキャリア
KR0139330B1 (ko) 파워 온 리셋 회로
CN113315496B (zh) 电压检测电路以及上电复位电路
US5057706A (en) One-shot pulse generator
KR20010081400A (ko) 내부전원을 사용하는 디램의 파워-업 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071128

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee