JPS61128621A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS61128621A JPS61128621A JP59250319A JP25031984A JPS61128621A JP S61128621 A JPS61128621 A JP S61128621A JP 59250319 A JP59250319 A JP 59250319A JP 25031984 A JP25031984 A JP 25031984A JP S61128621 A JPS61128621 A JP S61128621A
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- JP
- Japan
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- circuit
- output
- input
- pulse
- inverted output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、フリップフロップ回路に係り、特に、エツ
ジトリガ型ＲＳフリップフロップ回路の動作の適正化に
関する。
ジトリガ型ＲＳフリップフロップ回路の動作の適正化に
関する。
従来の技術
リニアサーボ制御用に用いる半導体集積回路などのＩ”
Ｌ回路には、たとえば、第３図に示すようなエツジトリ
ガ型Ｒ５（リセット、セット入力）フリップフロップ回
路（以下Ｒ３−ＦＦ回路という）が用いられている。
Ｌ回路には、たとえば、第３図に示すようなエツジトリ
ガ型Ｒ５（リセット、セット入力）フリップフロップ回
路（以下Ｒ３−ＦＦ回路という）が用いられている。
このＲ３−ＦＦ回路には、セット入力Ｓと最終の反転出
力百との論理積を取る第１のＡＮＤ回路２とともに、リ
セット入力Ｒと最終の非反転出力Ｑとの論理積を取る第
２のＡＮＤ回路４が設置され、これら第１および第２の
ＡＮＤ回路２．４の出力側には、第１または第２のＡＮ
Ｄ回路２．４の論理積出力の論理和を取るＯＲ回路６が
設置されている。
力百との論理積を取る第１のＡＮＤ回路２とともに、リ
セット入力Ｒと最終の非反転出力Ｑとの論理積を取る第
２のＡＮＤ回路４が設置され、これら第１および第２の
ＡＮＤ回路２．４の出力側には、第１または第２のＡＮ
Ｄ回路２．４の論理積出力の論理和を取るＯＲ回路６が
設置されている。
ＯＲ回路６を通過した第１または第２のＡＮＤ回路２．
４の論理積出力は、トリガ型フリップフロップ回路（以
下Ｔ−ＦＦ回路という）８のトリガ入力Ｔに加えられ、
このトリガ入力Ｔによって得られた非反転出力Ｑまたは
反転出力百は、Ｒ３−ＦＦ回路の最終出力として取り出
されるとともに、第１または第２のＡＮＤ回路２．４に
加えられている。
４の論理積出力は、トリガ型フリップフロップ回路（以
下Ｔ−ＦＦ回路という）８のトリガ入力Ｔに加えられ、
このトリガ入力Ｔによって得られた非反転出力Ｑまたは
反転出力百は、Ｒ３−ＦＦ回路の最終出力として取り出
されるとともに、第１または第２のＡＮＤ回路２．４に
加えられている。
発明が解決しようとする問題点
このようなエツジトリガ形のＲ３−ＦＦ回路がＣ−ＭＯ
３’ＰＴＴＬ回路などの高速論理回路として構成された
場合、このＲ３−ＦＦ回路にはタイミング的に不安定な
要素によって次のような動作が生じる。
３’ＰＴＴＬ回路などの高速論理回路として構成された
場合、このＲ３−ＦＦ回路にはタイミング的に不安定な
要素によって次のような動作が生じる。
すなわち、第４図のＡに示すセット入力Ｓが第１のＡＮ
Ｄ回路２の一方の端子に加えられると、第１のＡＮＤ回
路２の他方の端子が、第４図のＧに示すパルスＧ１が高
（Ｈ）レベルとなっているので、両入力の論理積によっ
て第１のＡＮＤ回路２から第４図のＡのパルスの立ち上
がりに応動して第４図のＣに示すパルスＣ１が発生する
。この場合、このパルスＣ０の立ち上がりは、第１のＡ
ＮＤ回路２の動作遅延によって第４図のＡに示すセ・ノ
ド入力Ｓの立ち上がりから、遅延時間ｔ２の後発生する
。
Ｄ回路２の一方の端子に加えられると、第１のＡＮＤ回
路２の他方の端子が、第４図のＧに示すパルスＧ１が高
（Ｈ）レベルとなっているので、両入力の論理積によっ
て第１のＡＮＤ回路２から第４図のＡのパルスの立ち上
がりに応動して第４図のＣに示すパルスＣ１が発生する
。この場合、このパルスＣ０の立ち上がりは、第１のＡ
ＮＤ回路２の動作遅延によって第４図のＡに示すセ・ノ
ド入力Ｓの立ち上がりから、遅延時間ｔ２の後発生する
。
このＡＮＤ回路２が発生したパルスＣ１がＯＲ回路６に
加えられると、ＯＲ回路６から第４図の已に示すパルス
Ｅ１が発生し、このパルスＥ１とパルスＣ１との間には
、ＯＲ回路６の動作遅延によって遅延時間ｔ６が発生し
ている。
加えられると、ＯＲ回路６から第４図の已に示すパルス
Ｅ１が発生し、このパルスＥ１とパルスＣ１との間には
、ＯＲ回路６の動作遅延によって遅延時間ｔ６が発生し
ている。
このＯＲ回路６が発生したパルスＥｌ は、Ｔ−ＦＦ回
路８のトリガ入力Ｔとなり、このトリガ入力Ｔによって
Ｔ−ＦＦ回路８は、第４図のＦに示す非反転出力Ｆ、を
発生するとともに、この非反転出力Ｆ１の発生と同時に
第４図のＧに示すように反転出力を解除する。この場合
、非反転出力Ｆ。
路８のトリガ入力Ｔとなり、このトリガ入力Ｔによって
Ｔ−ＦＦ回路８は、第４図のＦに示す非反転出力Ｆ、を
発生するとともに、この非反転出力Ｆ１の発生と同時に
第４図のＧに示すように反転出力を解除する。この場合
、非反転出力Ｆ。
およびその反転出力の解除動作は、その動作遅延によっ
てＯＲ回路６の出力パルスＥ１の立ち上がりから遅延時
間ｔ、の後行われる。
てＯＲ回路６の出力パルスＥ１の立ち上がりから遅延時
間ｔ、の後行われる。
また、第４図のＢに示すリセット入力Ｒが第２のＡＮＤ
回路４に加えられると、その立ち上がりから遅延時間ｔ
４の後、ＡＮＤ回路４から第４図のＤに示すパルスＤ、
が発生する。このパルスＤ。
回路４に加えられると、その立ち上がりから遅延時間ｔ
４の後、ＡＮＤ回路４から第４図のＤに示すパルスＤ、
が発生する。このパルスＤ。
がＯＲ回路６に加えられると、その立ち上がりから遅延
時間り、の後、ＯＲ回路６から第４図のＥに示すパルス
Ｅ２が発生し、このパルスＥ２がＴ−ＦＦ回路８のトリ
ガ入力Ｔとなる。このトリガ入力Ｔによって、その立ち
上がりから遅延時間ｔＩｌＯ後、Ｔ−ＦＦ回路８の出力
が反転し、その非反転出力Ｑは、第４図のＦに示すパル
スＦ１のように低（Ｌ）レベルに移行し、同時に反転出
力−ζ−は第４図のＧに示すパルスＧ２となる。
時間り、の後、ＯＲ回路６から第４図のＥに示すパルス
Ｅ２が発生し、このパルスＥ２がＴ−ＦＦ回路８のトリ
ガ入力Ｔとなる。このトリガ入力Ｔによって、その立ち
上がりから遅延時間ｔＩｌＯ後、Ｔ−ＦＦ回路８の出力
が反転し、その非反転出力Ｑは、第４図のＦに示すパル
スＦ１のように低（Ｌ）レベルに移行し、同時に反転出
力−ζ−は第４図のＧに示すパルスＧ２となる。
この場合、パルスＧ２と第４図のＡに示すセット入力Ｓ
との論理積によって第２のＡＮＤ回路２から第４図のＣ
に示すパルスＣ２が得られ、これによってＯＲ回路６か
ら第４図のＥに破線で示すＥｚ’が発生するため、再び
Ｔ−ＦＦ回路８から第４図のＦに示すパルスＦ２が発生
し、同時に第４図のＧに示すパルスＧ２がＬレベルに移
行する。
との論理積によって第２のＡＮＤ回路２から第４図のＣ
に示すパルスＣ２が得られ、これによってＯＲ回路６か
ら第４図のＥに破線で示すＥｚ’が発生するため、再び
Ｔ−ＦＦ回路８から第４図のＦに示すパルスＦ２が発生
し、同時に第４図のＧに示すパルスＧ２がＬレベルに移
行する。
このような発振動作は第４図のＡに示すセット入力Ｓま
たは第４図のＢに示すリセット入力Ｒが持続している限
り繰り返され、この発振動作によってＡＮＤ回路２から
第４図のＣのパルスＣ２、Ｃ３、Ｃ４、Ｃ６、ＡＮＤ回
路４から第４図のＤのパルスＤ２、Ｄ３、Ｄ４、Ｄ６、
ＯＲ回路６から第４図のＥのＥ２中に破線で示す複数の
パルスＥｚ′およびパルスＥ３、これらに応動してＴ−
ＦＦ回路８の非反転出力Ｑとして第４図のＦに示すパル
スＦｚ 、Ｆ３ 、Ｆ、 、Ｆ、およびその反転出力ｉ
として第４図のＧに示すパルスＧｚ、Ｇ３、Ｇａ、Ｇｓ
が発生する。したがって、この場合、各非反転出力Ｑお
よび反転出力ｉは時間幅の狭い連続したパルスとなる。
たは第４図のＢに示すリセット入力Ｒが持続している限
り繰り返され、この発振動作によってＡＮＤ回路２から
第４図のＣのパルスＣ２、Ｃ３、Ｃ４、Ｃ６、ＡＮＤ回
路４から第４図のＤのパルスＤ２、Ｄ３、Ｄ４、Ｄ６、
ＯＲ回路６から第４図のＥのＥ２中に破線で示す複数の
パルスＥｚ′およびパルスＥ３、これらに応動してＴ−
ＦＦ回路８の非反転出力Ｑとして第４図のＦに示すパル
スＦｚ 、Ｆ３ 、Ｆ、 、Ｆ、およびその反転出力ｉ
として第４図のＧに示すパルスＧｚ、Ｇ３、Ｇａ、Ｇｓ
が発生する。したがって、この場合、各非反転出力Ｑお
よび反転出力ｉは時間幅の狭い連続したパルスとなる。
このようなタイミング的に不安定な要素に基づく発振動
作は、Ｉ”Ｌ回路などの低速論理回路では生じないが、
Ｃ−ＭＯＳで高速論理回路を構成した場合に生じる。
作は、Ｉ”Ｌ回路などの低速論理回路では生じないが、
Ｃ−ＭＯＳで高速論理回路を構成した場合に生じる。
そこで、この発明は、このような不適正な論理動作を防
止したフリップフロップ回路を提供しようとするもので
ある。
止したフリップフロップ回路を提供しようとするもので
ある。
問題点を解決するための手段
すなわち、この発明は、セット入力と反転出力との論理
積を取る第１のＡＮＤ回路と、リセット入力と非反転出
力との論理積を取る第２のＡＮＤ回路と、これら第１お
よび第２のＡＮＤ回路の出力の論理和を取るＯＲ回路と
、このＯＲ回路の出力をトリガ入力とし前記反転出力ま
たは非反転出力を発生するトリガ型フリップフロップ回
路とからなるフリップフロップ回路において、前記セッ
ト入力および前記リセット入力の論理積を取りその論理
積出力を前記ＯＲ回路を介して前記トリガ型フリップフ
ロップ回路のトリガ入力とする第３のＡＮＤ回路を設置
したものである。
積を取る第１のＡＮＤ回路と、リセット入力と非反転出
力との論理積を取る第２のＡＮＤ回路と、これら第１お
よび第２のＡＮＤ回路の出力の論理和を取るＯＲ回路と
、このＯＲ回路の出力をトリガ入力とし前記反転出力ま
たは非反転出力を発生するトリガ型フリップフロップ回
路とからなるフリップフロップ回路において、前記セッ
ト入力および前記リセット入力の論理積を取りその論理
積出力を前記ＯＲ回路を介して前記トリガ型フリップフ
ロップ回路のトリガ入力とする第３のＡＮＤ回路を設置
したものである。
作用
したがって、この発明は、セット入力およびリセ７）入
力の論理積を取る第３のＡＮＤ回路の設置により、セッ
ト入力が持続しているとき、リセット入力が加えられ、
または、リセット入力が持続しているとき、セット入力
が加えられ、同時にセット入力およびリセット入力が成
立する場合、後発の入力に応じてＴ−ＦＦ回路の出力を
非反転出力または反転出力に移行させかつその状態を維
持させている。
力の論理積を取る第３のＡＮＤ回路の設置により、セッ
ト入力が持続しているとき、リセット入力が加えられ、
または、リセット入力が持続しているとき、セット入力
が加えられ、同時にセット入力およびリセット入力が成
立する場合、後発の入力に応じてＴ−ＦＦ回路の出力を
非反転出力または反転出力に移行させかつその状態を維
持させている。
実施例
以下、この発明の実施例を図面を参照して詳細に説明す
る。
る。
第１図はこの発明のフリップフロップ回路（以下ＦＦ回
路という）の実施例を示し、第２図に示すフリップフロ
ップ回路と同一部分には同一符号を付しである。
路という）の実施例を示し、第２図に示すフリップフロ
ップ回路と同一部分には同一符号を付しである。
第１図において、このＦＦ回路には、セント入力Ｓと最
終の反転出力子との論理積を取る第１のＡＮＤ回路２、
リセット入力Ｒと最終非反転出力Ｑとの論理積を取る第
２のＡＮＤ回路４ならびにセット入力Ｓおよびリセット
入力Ｒの論理積を取る第３のＡＮＤ回路１０が設置され
ている。
終の反転出力子との論理積を取る第１のＡＮＤ回路２、
リセット入力Ｒと最終非反転出力Ｑとの論理積を取る第
２のＡＮＤ回路４ならびにセット入力Ｓおよびリセット
入力Ｒの論理積を取る第３のＡＮＤ回路１０が設置され
ている。
これら第１、第２および第３のＡＮＤ回路２．４．１０
の出力側には、各論理積出力の論理和を取るＯＲ回路１
２が設置されている。
の出力側には、各論理積出力の論理和を取るＯＲ回路１
２が設置されている。
このＯＲ回路１２を通過した第１、第２または第３のＡ
ＮＤ回路２．４．１０の論理積出力は、Ｔ−ＦＦ回路８
のトリガ入力Ｔに加えられ、このトリガ入力Ｔによって
得られた非反転出力Ｑまたはその反転出力−ｄ−は、Ｒ
３−ＦＦ回路の最終出力として取り出されるとともに、
第１または第２のＡＮＤ回路２．４に加えられている。
ＮＤ回路２．４．１０の論理積出力は、Ｔ−ＦＦ回路８
のトリガ入力Ｔに加えられ、このトリガ入力Ｔによって
得られた非反転出力Ｑまたはその反転出力−ｄ−は、Ｒ
３−ＦＦ回路の最終出力として取り出されるとともに、
第１または第２のＡＮＤ回路２．４に加えられている。
以上の構成に基づき、その動作を第２図を参照して詳細
に説明する。
に説明する。
第２図のＡに示すセット入力Ｓが第１のＡＮＤ回路２の
一方の端子に加えられると、第１のＡＮＤ回路２の他方
の端子が、第２図のＧに示すパルスＧｌが高（Ｈ）レベ
ルとなっているので、再入力の論理積によって第１のＡ
ＮＤ回路２から第２図のＡのパルスの立ち上がりに応動
して第２図のＣに示すパルスＣＩが発生する。この場合
、このパルスＣ１の立ち上がりは、第２図のＡに示すセ
ット入力Ｓの立ち上がりに対しての動作遅延に基づく遅
延時間ｔ２の後、発生する。
一方の端子に加えられると、第１のＡＮＤ回路２の他方
の端子が、第２図のＧに示すパルスＧｌが高（Ｈ）レベ
ルとなっているので、再入力の論理積によって第１のＡ
ＮＤ回路２から第２図のＡのパルスの立ち上がりに応動
して第２図のＣに示すパルスＣＩが発生する。この場合
、このパルスＣ１の立ち上がりは、第２図のＡに示すセ
ット入力Ｓの立ち上がりに対しての動作遅延に基づく遅
延時間ｔ２の後、発生する。
このＡＮＤ回路２が発生したパルスＣＩがＯＲ回路１２
に加えられると、ＯＲ回路１２から第２図のＥに示すパ
ルスＥ、が発生し、このパルスＥ。
に加えられると、ＯＲ回路１２から第２図のＥに示すパ
ルスＥ、が発生し、このパルスＥ。
とパルスＣ１との間には、ＯＲ回路１２の動作遅延によ
って遅延時間１．□が存在する。
って遅延時間１．□が存在する。
このＯＲ回路１２が発生したパルスＥ１は、Ｔ−ＦＦ回
路８のトリガ入力Ｔとなり、このトリガ入力Ｔによって
Ｔ−ＦＦ回路８は、第２図のＦに示す非反転出力Ｆ、を
発生するとともに、この非反転出力Ｆ１の発生と同時に
、第２図のＧに示すように反転出力Ｇ１□が解除される
が、非反転出力Ｆ１および反転出力の解除動作は、その
動作遅延によってＯＲ回路１２の出力パルスＥ、の立ち
上がりから遅延時間ｔｌｌの後行われる。
路８のトリガ入力Ｔとなり、このトリガ入力Ｔによって
Ｔ−ＦＦ回路８は、第２図のＦに示す非反転出力Ｆ、を
発生するとともに、この非反転出力Ｆ１の発生と同時に
、第２図のＧに示すように反転出力Ｇ１□が解除される
が、非反転出力Ｆ１および反転出力の解除動作は、その
動作遅延によってＯＲ回路１２の出力パルスＥ、の立ち
上がりから遅延時間ｔｌｌの後行われる。
また、第２図のＢに示すリセット入力Ｒが第２のＡＮＤ
回路４に加えられると、その立ち上がりから遅延時間ｔ
４の後、ＡＮＤ回路４から第２図のＤに示すパルスが発
生する。このパルスがＯＲ回路１２に加えられると、そ
の立ち上がりから遅延時間ｔ＋ｚの後、ＯＲ回路１２か
ら第２図の已に示スハルスＥ２□が発生し、このパルス
Ｅ２□がＴ−ＦＦ回路８のトリガ入力Ｔとなる。このト
リガ入力Ｔによって、その立ち上がりから遅延時間り。
回路４に加えられると、その立ち上がりから遅延時間ｔ
４の後、ＡＮＤ回路４から第２図のＤに示すパルスが発
生する。このパルスがＯＲ回路１２に加えられると、そ
の立ち上がりから遅延時間ｔ＋ｚの後、ＯＲ回路１２か
ら第２図の已に示スハルスＥ２□が発生し、このパルス
Ｅ２□がＴ−ＦＦ回路８のトリガ入力Ｔとなる。このト
リガ入力Ｔによって、その立ち上がりから遅延時間り。
の後、Ｔ−ＦＦ回路８の出力が反転し、その非反転出力
Ｑは、第２図のＦに示すパルスＦ１のように低（Ｌ）レ
ベルに移行し、同時に反転出力子は第２図のＧに示すパ
ルスＧ２□を発生する。
Ｑは、第２図のＦに示すパルスＦ１のように低（Ｌ）レ
ベルに移行し、同時に反転出力子は第２図のＧに示すパ
ルスＧ２□を発生する。
この場合、リセット入力ＲがＡＮＤ回路４に加えられた
とき、ＡＮＤ回路ｌＯには、第２図のＡおよびＢに示す
セット入力Ｓおよびリセット入力Ｒが同時に成立し、両
者の論理積に基づいて、ＡＮＤ回路１０にはリセット入
力Ｒの到来から動作遅延による遅延時間ｔ、。の後、第
２図のＨに示すパルスが発生する。このパルスは、ＯＲ
回路１２に加えられ、ＯＲ回路１２にはその動作遅延に
よる遅延時間１．□の後、第２図のＥに示すパルスＥ２
□が発生し、このパルスＥ２□がＴ−ＦＦ回路８のトリ
ガ入力Ｔとなる。
とき、ＡＮＤ回路ｌＯには、第２図のＡおよびＢに示す
セット入力Ｓおよびリセット入力Ｒが同時に成立し、両
者の論理積に基づいて、ＡＮＤ回路１０にはリセット入
力Ｒの到来から動作遅延による遅延時間ｔ、。の後、第
２図のＨに示すパルスが発生する。このパルスは、ＯＲ
回路１２に加えられ、ＯＲ回路１２にはその動作遅延に
よる遅延時間１．□の後、第２図のＥに示すパルスＥ２
□が発生し、このパルスＥ２□がＴ−ＦＦ回路８のトリ
ガ入力Ｔとなる。
この結果、Ｔ−ＦＦ回路８の出力が反転され、その動作
遅延に基づく遅延時間ｔ８の後、非反転出力Ｑは解除、
反転出力−ｄ−はパルスＧ２□のようにＨレベル状態に
移行する。この場合、ＡＮＤ回路１０の出力は、セント
入力Ｓおよびリセット入力Ｒが同時に成立している間、
Ｈレベル状態を維持するので、この出力によってＴ−Ｆ
Ｆ回路８のトリガ入力Ｔが規制され、Ｔ−ＦＦ回路８の
出力状態は正規の七ノド入力が到来しない限り、リセッ
ト入力状態を維持し、発振を伴わない安定した論理出力
が得られる。
遅延に基づく遅延時間ｔ８の後、非反転出力Ｑは解除、
反転出力−ｄ−はパルスＧ２□のようにＨレベル状態に
移行する。この場合、ＡＮＤ回路１０の出力は、セント
入力Ｓおよびリセット入力Ｒが同時に成立している間、
Ｈレベル状態を維持するので、この出力によってＴ−Ｆ
Ｆ回路８のトリガ入力Ｔが規制され、Ｔ−ＦＦ回路８の
出力状態は正規の七ノド入力が到来しない限り、リセッ
ト入力状態を維持し、発振を伴わない安定した論理出力
が得られる。
このような動（’ＩＥ−は、リセット入力Ｒからセット
入力Ｓに移行する場合にも同様に行われ、安定した論理
出力が得られる。
入力Ｓに移行する場合にも同様に行われ、安定した論理
出力が得られる。
発明の詳細
な説明したように、この発明によれば、極めて簡単な構
成によって、たとえば、Ｃ−ＭＯＳによる高速論理回路
を構成する場合にも、安定しかつ適正な論理動作を得る
ことができる。
成によって、たとえば、Ｃ−ＭＯＳによる高速論理回路
を構成する場合にも、安定しかつ適正な論理動作を得る
ことができる。
第１図はこの発明のフリップフロップ回路の実施例を示
すブロック図、第２図はその動作タイミングを示すタイ
ミングチャート、第３図は従来のフリップフロップ回路
を示すブロック図、第４図はその動作タイミングを示す
タイミングチャートである。 ２・・・第１のＡＮＤ回路、４パ・・第２のＡＮＤ回路
、８・・・トリガ型フリップフロップ回路、１０・・・
第３のＡＮＤ回路、１２・・・０第１図 第２図 第３図 第４図
すブロック図、第２図はその動作タイミングを示すタイ
ミングチャート、第３図は従来のフリップフロップ回路
を示すブロック図、第４図はその動作タイミングを示す
タイミングチャートである。 ２・・・第１のＡＮＤ回路、４パ・・第２のＡＮＤ回路
、８・・・トリガ型フリップフロップ回路、１０・・・
第３のＡＮＤ回路、１２・・・０第１図 第２図 第３図 第４図
Claims (1)
- セット入力と反転出力との論理積を取る第１のＡＮＤ回
路と、リセット入力と非反転出力との論理積を取る第２
のＡＮＤ回路と、これら第１および第２のＡＮＤ回路の
出力の論理和を取るＯＲ回路と、このＯＲ回路の出力を
トリガ入力とし前記反転出力または非反転出力を発生す
るトリガ型フリップフロップ回路とからなるフリップフ
ロップ回路において、前記セット入力および前記リセッ
ト入力の論理積を取りその論理積出力を前記ＯＲ回路を
介して前記トリガ型フリップフロップ回路のトリガ入力
とする第３のＡＮＤ回路を設置したことを特徴とするフ
リップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250319A JPS61128621A (ja) | 1984-11-27 | 1984-11-27 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250319A JPS61128621A (ja) | 1984-11-27 | 1984-11-27 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61128621A true JPS61128621A (ja) | 1986-06-16 |
| JPH037291B2 JPH037291B2 (ja) | 1991-02-01 |
Family
ID=17206135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59250319A Granted JPS61128621A (ja) | 1984-11-27 | 1984-11-27 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61128621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0283915A2 (en) * | 1987-03-26 | 1988-09-28 | Kabushiki Kaisha Toshiba | Semiconductor circuit device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3963976B2 (ja) | 1995-12-08 | 2007-08-22 | 株式会社カネカ | クラミジア感染症治療剤 |
-
1984
- 1984-11-27 JP JP59250319A patent/JPS61128621A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0283915A2 (en) * | 1987-03-26 | 1988-09-28 | Kabushiki Kaisha Toshiba | Semiconductor circuit device |
| EP0283915A3 (en) * | 1987-03-26 | 1990-07-18 | Kabushiki Kaisha Toshiba | Semiconductor circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH037291B2 (ja) | 1991-02-01 |
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