JPH05102803A - フリツプフロツプ回路 - Google Patents

Abstract

(57)【要約】 【目的】 セット入力およびリセット入力が、同時に高
レベルから低レベルに変化する際の発振を防止するフリ
ップフロップ回路を実現する。 【構成】 セット入力信号１０１と、インバータ１およ
び遅延回路２を経由して出力される信号１０４とを入力
して、信号１０４を出力するＮＯＲ回路３と、リセット
入力信号１０２と、インバータ４および遅延回路５を経
由して出力される信号１０６とを入力して、信号１０６
を出力するＮＯＲ回路６と、信号１０４および１０６を
入力して論理積をとり、信号１０７を出力するＡＮＤ回
路７と、セット信号１０１が遅延回路８を経由して出力
される遅延セット信号と、信号１０７とを入力する３入
力のＮＯＲ回路１０と、リセット信号１０２が遅延回路
９を経由して出力される遅延リセット信号と、信号１０
７とを入力する３入力のＮＯＲ回路１１とを備え、ＮＯ
Ｒ回路１０の残りの入力端に、ＮＯＲ回路１１の出力信
号１０９を入力するとともに、ＮＯＲ回路１１の残りの
入力端に、ＮＯＲ回路１０の出力信号１０８を入力する
ことを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフリップフロップ回路に
関する。

【０００２】

【従来の技術】従来のフリップフロップ回路は、図３に
示されるように、二つのＮＯＲ回路１２および１３を用
いて、それぞれの出力を他方のＮＯＲ回路の一方の入力
端に接続し、他のもう一方の入力端を、それぞれＳ入力
およびＲ入力として構成しているのが一般である。ま
た、図４（ａ）、（ｂ）、（ｃ）および（ｄ）に示され
るのは、この従来のフリップフロップ回路における動作
信号を示すタイミング図である。

【０００３】図３において、Ｓ入力１１０およびＲ入力
１１１を、同時に“１”レベルより“０”レベルに変化
させた場合には、図４（ａ）、（ｂ）、（ｃ）および
（ｄ）に示されるように、ＮＯＲ回路１２および１３の
出力１１２および１１３のレベルは“０”レベルより
“１”レベルに変化し、それぞれ対応するＮＯＲ回路１
３および１２の入力端に入力されて、その結果、出力１
１２および１１３のレベルは瞬時に再度“１”レベルよ
り“０”レベルに変化するという発振状態が生起する。

【０００４】

【発明が解決しようとする課題】上述した従来のフリッ
プフロップ回路においては、Ｓ入力およびＲ入力を、共
に“１”レベルに設定し、これらの両入力を同時に
“０”レベルに変化させた場合に、発振状態が生じると
いう欠点がある。

【０００５】

【課題を解決するための手段】本発明のフリップフロッ
プ回路は、所定のセット入力信号と、当該セット入力信
号が第１のインバータおよび第１の遅延回路を経由して
出力される信号とを入力して、第１の信号を出力する第
１のＮＯＲ回路と、所定のリセット入力信号と、当該リ
セット入力信号が第２のインバータおよび第２の遅延回
路を経由して出力される信号とを入力して、第２の信号
を出力する第２のＮＯＲ回路と、前記第１および第２の
信号を入力して論理積をとり、第３の信号を出力するＡ
ＮＤ回路と、前記セット信号が第３の遅延回路を経由し
て出力される遅延セット信号と、前記第３の信号とを入
力する３入力の第３のＮＯＲ回路と、前記リセット信号
が第４の遅延回路を経由して出力される遅延リセット信
号と、前記第３の信号とを入力する３入力の第４のＮＯ
Ｒ回路とを備え、前記第３のＮＯＲ回路の残りの入力端
に、前記第４のＮＯＲ回路の出力信号を入力するととも
に、前記第４のＮＯＲ回路の残りの入力端に、前記第３
のＮＯＲ回路の出力信号を入力することを特徴としてい
る。

【０００６】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００７】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、インバー
タ１および４と、遅延回路２、５、８および９と、ＮＯ
Ｒ回路３、６、１０および１１と、ＡＮＤ回路７とを備
えて構成される。また、図２（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）および（ｉ）
は、本実施例における動作信号のタイミング図である。

【０００８】図１において、Ｓ入力１０１（図２（ａ）
を参照）が“１”レベルから“０”レベルに変化する
と、ＮＯＲ回路３には、Ｓ入力１０１と、インバータ１
および遅延回路２を経由して出力される信号１０３（図
２（ｃ）を参照）が入力されて、信号１０４（図２
（ｄ）を参照）が出力される。この信号１０４は、Ｓ入
力１０１が“１”レベルから“０”レベルに変化してか
ら、信号１０３が“０”レベルから“１”レベルに変化
するまでの間だけ“１”レベルに保持される。また、Ｓ
入力１０１が“０”レベルから“１”レベルに変化する
場合には、信号１０４は、Ｓ入力１０１および信号１０
３が同時に“０”レベルとなるタイミングが存在しない
ために、“０”レベルの状態に保持される。

【０００９】従って、ＮＯＲ回路３から出力される信号
１０４は、Ｓ入力１０１が“１”レベルから“０”レベ
ルに変化した時においてのみ、インバータ１および遅延
回路２の遅延時間分の幅を有する“１”レベルのパルス
信号として出力される。

【００１０】Ｒ入力１０２（図２（ｂ）を参照）の場合
においても同様であり。Ｒ入力１０２と、インバータ４
および遅延回路５を経由して出力される信号１０５（図
２（ｅ）を参照）の入力に対応して、ＮＯＲ回路６より
出力される信号１０６（図２（ｆ）を参照）は、Ｒ入力
１０２が“１”レベルから“０”レベルに変化した時に
おいてのみ、インバータ４および遅延回路５の遅延時間
分の幅を有する“１”レベルのパルス信号として出力さ
れる。

【００１１】これらの信号１０４および１０６はＡＮＤ
回路７に入力され、両信号の論理積がとられて信号１０
７（図（ｇ）を参照）が出力されるが、云うまでもな
く、信号１０７は、信号１０４および１０６が“１”レ
ベルの時においてのみ“１”レベルとなる。以上のこと
から、ＡＮＤ回路７から出力される信号１０７は、Ｓ入
力１０１およびＲ入力１０２が同時に“１”レベルから
“０”レベルに変化した場合においてのみ、“１”レベ
ルのパルス信号として出力される。

【００１２】他方において、Ｓ入力１０１およびＲ入力
１０２は、それぞれ遅延回路８および９を経由して対応
するＮＯＲ回路１０および１１に入力されるが、ＮＯＲ
回路１０および１１に対しては、更にＡＮＤ回路７より
出力される信号１０７が入力されるとともに、両ＮＯＲ
回路１０および１１の出力信号１０８および１０９が、
それぞれ相対応するＮＯＲ回路の入力端に入力されるよ
うに構成されている。このような構成により、ＮＯＲ回
路１０および１１の出力信号１０８（図２（ｈ）を参
照）および１０９（図２（ｉ）を参照）は、Ｓ入力１０
１およびＲ入力１０２が、同時に“１”レベルから
“０”レベルに変化する時においてのみ“１”レベルの
パルス信号として出力されるＡＮＤ回路７からの信号１
０７を受けて、強制的に“０”レベルに設定されて安定
化され、発振状態は防止される。なお、図１において、
遅延回路８および９は、それぞれＮＯＲ回路１０および
１１に対する入力信号のタイミング調整用として挿入さ
れてる。

【００１３】

【発明の効果】以上説明したように、本発明は、Ｓ入力
およびＲ入力が同時に“１”レベルから“０”レベルに
変化した時においてのみ、自動的に“１”レベルのパル
ス信号を発生する回路を付与することにより、Ｒ入力お
よびＳ入力が、同時に“１”レベルから“０”レベルに
変化する状態においても、発振状態を防止することがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本実施例における動作信号のタイミング図であ
る。

【図３】従来例を示すブロック図である。

【図４】従来例における動作信号のタイミング図であ
る。

【符号の説明】

１、４ インバータ ２、５、８、９ 遅延回路 ３、６、１０、１１、１２、１３ ＮＯＲ回路 ７ ＡＮＤ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 所定のセット入力信号と、当該セット入
   力信号が第１のインバータおよび第１の遅延回路を経由
   して出力される信号とを入力して、第１の信号を出力す
   る第１のＮＯＲ回路と、 所定のリセット入力信号と、当該リセット入力信号が第
   ２のインバータおよび第２の遅延回路を経由して出力さ
   れる信号とを入力して、第２の信号を出力する第２のＮ
   ＯＲ回路と、 前記第１および第２の信号を入力して論理積をとり、第
   ３の信号を出力するＡＮＤ回路と、 前記セット信号が第３の遅延回路を経由して出力される
   遅延セット信号と、前記第３の信号とを入力する３入力
   の第３のＮＯＲ回路と、 前記リセット信号が第４の遅延回路を経由して出力され
   る遅延リセット信号と、前記第３の信号とを入力する３
   入力の第４のＮＯＲ回路と、 を備え、前記第３のＮＯＲ回路の残りの入力端に、前記
   第４のＮＯＲ回路の出力信号を入力するとともに、前記
   第４のＮＯＲ回路の残りの入力端に、前記第３のＮＯＲ
   回路の出力信号を入力することを特徴とするフリップフ
   ロップ回路。