JP4566459B2

JP4566459B2 - 表示装置

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Publication number: JP4566459B2
Application number: JP2001171887A
Authority: JP
Inventors: 亮仁赤井; 泰幸工藤; 一夫大門; 一成黒川; 淳裕比嘉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-06-07
Filing date: 2001-06-07
Publication date: 2010-10-20
Anticipated expiration: 2021-06-07
Also published as: US20060125763A1; KR20020093569A; CN1404025A; US20020186211A1; US7006082B2; CN1217305C; US7750882B2; TWI277025B; KR20050091681A; JP2002366113A; KR100551649B1; KR100596611B1

Description

【０００１】
【発明に属する技術分野】
本発明はドットマトリクス型液晶を表示するための液晶駆動装置に関する。
【０００２】
【従来の技術】
まず、図１に液晶パネルに対して、ドレインドライバ、電源回路、ゲートドライバの３チップで構成された従来のＴＦＴ液晶表示装置を示す。この中で、液晶パネルは画素毎にＴＦＴが配置されており、これに接続するドレイン線とゲート線とがマトリクス状に配線されている。ＴＦＴのソースが画素電極へ接続され、液晶をはさんで対向側にあるコモン電極との印加電圧の差で表示輝度を制御することになる。ドレインドライバは各ドレイン線に階調電圧を出力し、電源回路はドレインドライバとゲートドライバへそれぞれの駆動電圧を供給するとともにコモン電極にコモン電圧を出力する。ゲートドライバはゲート線に選択期間を示すタイミングパルスを出力する。
【０００３】
ここで、図３は従来のゲートドライバの入出力波形のタイミングチャートをまとめたものである。ラインパルスにより、１走査期間が設定され、１走査期間×駆動ライン数で１フレーム期間が設定される。ゲートパルスはフレームパルスがハイレベル時でラインパルスの立ち下がりに同期して先頭ラインにゲート線選択電圧を与える。その後、ラインパルスに同期し、次ラインへ順次印加するものとする。
【０００４】
【発明が解決しようとする課題】
上記したデートドライバの出力を、例えば、図２に示すＣａｄｄ構成のパネルに適用した場合、特にノーマリブラックの液晶において、黒の表示輝度が上昇し、適正なコントラストを得ることができないことがある。
【０００５】
この表示輝度浮き上がりは液晶パネルの構造がＣａｄｄ構造であることに起因する。図２に示すように画素電極は前段のゲート線とＣａｄｄを介して接続されている。前段のゲート線にハイ電圧が印加されると、Ｃａｄｄを介して、画素電極が高電圧側に遷移するためで、その分表示輝度が浮き上がるのである。
【０００６】
図５は従来技術における入力信号群とＣａｄｄ構造におけるコモン電極と画素電極との電位差である液晶印加電圧のタイミングチャートを示す。ｎライン目の画素電極にかかる電圧がｎ−１ラインのゲートパルスにより高電位に遷移してしまい、斜線部の電位だけ実効値が上がっている。
【０００７】
この現象は図４に示すように駆動ライン数、すなわちゲートのパルス幅（デューティ）に依存している。特に、携帯電話向けの２００ライン以下の液晶パネルでは表示輝度の上昇が無視できない。
【０００８】
本発明の目的は、コントラストを向上した液晶駆動装置を提供することである。
【０００９】
又は、本発明の目的は、消費電力を低減した液晶駆動装置を提供することである。
【００１０】
【課題を解決するための手段】
先に述べた課題を解決するにあたり、ゲートパルスによる画素電極の電圧変動量を少なくすることを考えると、ゲートパルスの振幅を小さくする方法、あるいはパルス幅を小さくする方法が考えられる。ただし、前者はＴＦＴのＯＮ、ＯＦＦに必要な電圧であることから、後者のゲートパルス幅に着目した。
【００１１】
図６にゲートのパルス幅を小さくした場合におけるＣａｄｄ構造における液晶印加電圧の波形を示す。この場合も液晶パネルがＣａｄｄ構造であるため、前段のゲートパルス印加時に印加電位が高電位側へ遷移してしまうが、ゲートパルス幅を小さくすることにより、印加電圧が高電位に遷移している時間が短くなり、実効値の浮き上がり量も小さくなっている。
【００１２】
図７は駆動ラインを１６２ラインとした場合の1水平期間に対するゲートパルス幅の割合と輝度特性との関係である。ゲートパルス幅を従来の１水平期間とその５０％幅との場合で比較してみると、表示輝度に差異があり、電圧実効値で200ｍＶの差がある。つまり、実機評価においてもゲートパルス幅を小さくすることにより、目標表示輝度に近づけることができることが判った。そこで、本発明のゲート線駆動回路において、ゲートパルス幅を小さくすると共にパルス幅を調整可能とすることにした。
【００１３】
【発明の実施の形態】
以下、本発明第一のゲート線駆動回路の実施の形態を図８〜図９を用いて説明する。
【００１４】
図８は本発明第一の実施の形態に関わるゲート線駆動回路のブロック図を示したものであり、８０１はゲート線駆動回路、８０２はスキャンデータ発生回路、８０３はレベルシフタ、８０４はゲート線駆動部である。
【００１５】
そして、ゲート線駆動回路８０１への入力は、ラインパルス、フレームパルスと、ゲートのパルス幅信号とする。なお、パルス幅信号は１水平期間を周期とし、ハイ幅はゲートパルス幅とする。
【００１６】
スキャンデータ発生回路８０２は入力されたフレームパルスとラインパルスをもとに、ゲート線選択電圧の印加タイミングを生成する。ここでは、フレームパルスのハイレベル時にラインパルスの立ち下がりに同期して先頭ラインにゲート線選択電圧を与える。その後ラインパルスに同期し、次ラインへ順次印加するものとする。なお、ここで出力するスキャンデータのハイ幅は１水平期間の信号となる。
【００１７】
スキャンデータ発生回路８０２の出力であるスキャンデータＡと外部から入力されたパルス幅信号Ｂとで数１の演算を行い、ゲートパルスＣを生成する。
【００１８】
【数１】

レベルシフタ８０３はロジック回路の動作電源Ｖｃｃ―ＧＮＤから、ゲート線駆動部８０４の動作電源ＶＧＨ―ＶＧＬへレベル変換する。
【００１９】
ゲート線駆動部８０４へはレベルシフタ８０３で変換した信号を入力し、電源回路から供給される選択電圧ＶＧＨ、非選択電圧ＶＧＬをバッファ出力する。
【００２０】
以上、説明した構成と動作により、本発明第一の形態に関わる液晶のゲート線駆動装置８０１は、ゲートパルス幅を小さくすることで、液晶印加電圧の実効値を理想値に近づけることができる。また、外部から与えるパルス幅信号のハイ幅を変更することにより、ゲートパルス幅を調整することができる。したがって、本発明の目的である、適正なコントラストを得ることができる。
【００２１】
以下、本発明第二のゲート線駆動回路の実施の形態を、図１０〜図１３を用いて説明する。
【００２２】
図１０は本発明第二の実施の形態に関わるゲート線駆動回路のブロック図を示したものである。本発明は、ゲートパルス幅を小さくするためにノンオーバラップ期間と呼ぶどのゲート線へも選択電圧が入力されない期間を設けることでゲートパルス幅を小さくする。このノンオーバラップ期間を調整可能とすることでゲートパルス幅も可変とする。
【００２３】
１００１はゲート線駆動回路、１００２はスキャンデータ発生回路、１００３はレベルシフタ、１００４はゲート線駆動部、１００５はノンオーバラップ期間生成部、１００６はノンオーバラップ期間情報を格納するレジスタである。
【００２４】
そして、ゲート線駆動回路１００１への入力は、基準クロック、ラインパルス、フレームパルス、ノンオーバラップ期間情報とする。ノンオーバラップ期間は基準クロック数により規定することにしたため、ノンオーバラップ期間情報は指定した基準クロック数となる。
【００２５】
次にゲート線駆動回路１００１を構成する各ブロックを説明する。
【００２６】
スキャンデータ発生回路１００２は入力されたフレームパルスとラインパルスとをもとに、選択電圧の印加タイミングを生成する。ここでは、フレームパルスのハイレベル時でラインパルスの立ち下がりに同期して先頭ラインにゲート線選択電圧を与える。その後ラインパルスに同期し、次ラインへ順次印加するものとする。なお、ここで出力する信号はスキャンデータのハイ幅は１水平期間の信号となる。
【００２７】
外部から入力されるノンオーバラップ期間情報はまずレジスタ１００６に格納される。格納されたノンオーバラップ期間を示す基準クロック数はノンオーバラップ期間生成部１００５で使用される。
【００２８】
ノンオーバラップ期間生成部１００５は基準クロックとノンオーバラップ期間情報である基準クロック数をもとにしてノンオーバラップ期間波形Ｅを生成する。この波形はノンオーバラップ期間を示すＶｃｃ、それ以外の期間を示すＧＮＤの信号である。これらスキャンデータ発生回路１００２の出力であるスキャンデータＤとノンオーバラップ生成部出力Ｅとで数２の演算を行い、目標とするゲートパルスＦを得る。
【００２９】
【数２】

レベルシフタ１００３はゲートパルスＦについて、ロジック回路の動作電源Ｖｃｃ―ＧＮＤから、ゲート線駆動部１００４の動作電源ＶＧＨ―ＶＧＬへレベル変換する。
【００３０】
ゲート線駆動部１００４へはレベルシフタ１００３で変換した信号を入力し、電源回路から供給される選択電圧ＶＧＨ、非選択電圧ＶＧＬをバッファ出力する。
【００３１】
次に、ノンオーバラップ期間生成部１００５のより詳細な動作について説明する。
【００３２】
ノンオーバラップ期間生成部１００５内のブロック図を図１１に示す。ノンオーバラップ期間生成部１００５はカウンタ１１０１と比較器１１０２から構成されている。ここでのカウンタはラインカウンタの立ち下がりでリセットされる構成となっている。
【００３３】
基準クロックをこのカウンタでカウントａし、設定したノンオーバラップ期間のクロック数ｍと比較する。ｍ≧ａでノンオーバラップ期間を示すＶｃｃを、ｍ＜ａでＧＮＤの信号を出力する。図９に示すノンオーバラップ期間生成部１００５の入出力信号のタイムチャートでわかるように、ノンオーバラップ期間生成部１００５の出力Ｅは周期が１水平期間で、ハイ幅は設定された基準クロック数で規定されたパルス信号となる。
【００３４】
ここで、フレームパルス、ラインパルス、スキャンデータ発生回路出力、ノンオーバラップ生成部出力、ゲートパルス、液晶印加電圧のタイミングチャートを図１３にまとめる。ゲート線駆動回路１００１の出力Ｆはスキャンデータ発生回路１００２の出力Ｄとノンオーバラップ期間生成部１００５の出力Ｅとの数２の演算で得られた信号となる。したがって、液晶印加電圧の変動量を図１３に示す斜線部に抑えることができる。
【００３５】
以上、説明した構成と動作により、本発明第二の形態に関わる液晶のゲート線駆動装置１００１は、ノンオーバラップ期間を基準クロック数の設定により、ゲートパルス幅を任意に変位させ、液晶印加電圧の実効値を理想値に近づけることができるようになった。したがって、本発明の目的である、適正なコントラストを得ることができる。
【００３６】
次に、本発明第三のゲート線駆動回路の実施の形態を、図１４〜図１９を用いて説明する。
【００３７】
従来の液晶駆動装置においてパネルの一部のみを表示するパーシャル表示という機能がある。しかし、パーシャル表示時に全画面をスキャンすると、非表示領域のスキャンによる無駄な電力を消費する。そこで、本発明では、図１５に示すように、非表示領域は表示領域よりも遅い周期で走査することで、低消費電力化が可能であると考えた。
【００３８】
まず、図１４にスキャン頻度（ｎフレームに１回）とパネルの充放電における消費電力との関係を示す。ここでの消費電力は１フレームに１回スキャンした場合を１として表記している。この図より、２０フレームに１回以内であれば、非表示部の走査頻度を下げていくことにより、低消費電力化に効果があることが判る。ただし、走査頻度を下げていくと、非走査期間が増加し、ゲートリークによりＤＣ電圧が印加され、画質が悪化することが判っている。そこで、設定により走査頻度を調整できるようにした。
【００３９】
次に、本発明第二の実施の形態に関わるゲート線駆動回路のブロック図を図１６に示す。
【００４０】
１６０１はゲート線駆動回路、１６０２はスキャンデータ発生回路、１６０３はレベルシフタ、１６０４はゲート線駆動部、１６０５はパーシャル表示時の非走査タイミング生成部、１６０６はパーシャル表示機能情報を格納するレジスタである。
【００４１】
そして、ゲート線駆動回路１６０１への入力はフレームパルス、ラインパルス、パーシャル表示機能情報とする。パーシャル表示機能情報は表示領域の開始ラインＳＳと終了ラインＳＥ、非表示領域の走査頻度ＳＣＮとする（ｎ＝ＳＣＮ）。
以降、走査頻度はｎフレームに1回を前提に説明する。
【００４２】
次に、本発明に係わる、データ線制御装置１６０１を構成する各ブロックを説明する。
【００４３】
スキャンデータ発生回路１６０２へは、フレームパルスとラインパルスとが入力され、選択電圧の印加タイミングを生成する。ここでは、フレームパルスのハイレベル時とラインパルスの立ち下がりに同期して先頭ラインに選択電圧を与え、その後ラインパルスに同期し、次ラインへ順次印加するものとする。なお、ここで生成される信号は毎フレーム全ライン走査する際の波形となる。
【００４４】
外部から入力されるパーシャル表示機能情報はレジスタ１６０６に格納される。格納されたパーシャル表示機能情報である表示領域の開始ラインＳＳと終了ラインＳＥのデータと非表示領域のスキャン頻度ｎは非走査タイミング生成部１６０５で使用される。
【００４５】
非走査タイミング生成部１６０５にはフレームクロック、ラインクロック、表示領域の開始ラインＳＳと終了ラインＳＥ、スキャン頻度ｎが入力される。まず、非走査のタイミング生成部１６０５では、ラインクロックと表示領域データから表示ラインを示すＧＮＤ、非表示ラインを示すＶｃｃの非表示ライン信号Ｇと、フレームクロックとスキャン頻度ｎ（ｎフレームに１回スキャン）から非表示領域をスキャンするフレームを示すＶｃｃ、スキャンしないフレームを示すＧＮＤの非表示スキャン信号Ｈを生成する。この非表示ライン信号Ｇと非表示スキャン信号Ｈとで数３の演算を行い、スキャン期間はＧＮＤ、ノンスキャン期間はＶｃｃとする非走査タイミング信号Ｉを出力する。
【００４６】
【数３】

次に、非走査タイミング生成部１６０５のより詳細な動作について説明する。
【００４７】
非走査タイミング生成部１６０５内のブロック図を図１７に示す。非走査タイミング生成部１６０５はラインカウンタ１７０１、比較器１７０２、ｎ進カウンタ１７０３、比較器１７０４から構成されており、前述のフレーム内の表示ラインと非表示ラインを示す信号Ｇはラインカウンタ１７０１と比較器１７０２で生成する。なお、ここでのカウンタ１７０１でフレームパルスの立ち上がりでリセットされる構成となっている。ラインパルスをこのカウンタ１７０１でカウントし、開始ラインＳＳ、終了ラインＳＥとでそれぞれ比較する。ＬＰ＜ＳＳ、ＬＰ＞ＳＥで非表示ラインを示すＶｃｃを、ＳＳ≦ＬＰ≦ＳＥで表示ラインを示すＧＮＤの非表示領域波形Ｇを出力する。非表示領域のスキャンとノンスキャンフレームを示す信号Ｈはｎ進カウンタ１７０３と比較器１７０４で生成する。フレームパルスをｎ進カウンタ１７０３でカウントし、設定したスキャン頻度ｎと比較する。カウンタ１７０３が０となった場合に非表示領域でスキャンすることを示すＶｃｃを、それ以外の場合は非表示領域でスキャンしないことを示すＧＮＤの非表示領域スキャン信号Ｈを出力する。
【００４８】
さらに、この非表示領域波形Ｇ、非表示領域スキャン信号Ｈとで上記の数３の演算を行い、非走査タイミング生成部１６０５の非走査タイミング波形Ｉを生成する。
【００４９】
例として、図１８に２ライン表示し、３ライン以降を非表示とした場合の非走査タイミング生成部１６０５のタイムチャートを示す。
【００５０】
さらに、非走査タイミング波形ＩとスキャンデータＪとで数４の演算を行い、ゲート線駆動回路１６０１のゲートパルスＫが得られる。
【００５１】
【数４】

ここでフレームパルス、ラインパルス、スキャンデータ発生回路出力、非走査タイミング生成部出力、ゲートパルスのタイミングチャートを図１９にまとめて示す。
【００５２】
以上、説明した構成と動作により、本発明第三の形態に関わる液晶のゲート線駆動装置１６０１は、非表示領域の走査頻度を低減する、例えば、数フレームに１回に走査とすることで、ゲート線の充放電による消費電力低減が可能となる。したがって、本発明の目的である、低消費電力化を図ることができる。
【００５３】
以上述べた、本発明第一〜第三と第四の実施の形態は、組み合わせることが可能である。これにより、適正なコントラストが得られ、低消費電力化が実現できる。
【００５４】
本発明の実施の形態のゲート線駆動回路により、走査信号のハイ幅を調整するためのノンオーバラップ期間を設定し、その期間を基準クロック数で規定し、調節可能とした。これにより、液晶印加実効値の変動量を削減でき、液晶印加電圧の実効値を理想値に近づけることで、適正なコントラストを得られることができる。さらに、パーシャル表示機能で非表示領域の走査頻度を設定により調節可能とした。これにより、走査頻度を低減することにより、非表示領域のゲート線充放電回数が少なくなり、低消費電力化が実現できる。
【００５５】
本発明の実施の形態は、ライン数が少ない小型の液晶パネルを駆動するのに最適である。但し、中型、大型の液晶パネルを駆動する場合にも、同様の効果を得る。
【００５６】
【発明の効果】
本発明によれば、ゲートパルス幅を適正化することにより、表示画像のコントラストを向上できるという効果を奏する。
【００５７】
又は、本発明によれば、非表示領域のゲート線充放電回数が減少し、液晶駆動装置の消費電力を低減するという効果を奏する。
【図面の簡単な説明】
【図１】液晶表示装置の構造を説明する図である。
【図２】液晶のパネル構造を説明する図である。
【図３】従来の入力波形による、ゲート線駆動回路の動作を示すタイミング図である。
【図４】従来の入力波形による、駆動ライン数と液晶印加電圧実行値との関係を示す図である。
【図５】従来の入力波形による、ゲート線駆動回路の動作を示すタイミング図である。
【図６】本発明第一の実施の形態に係わる、ゲート線駆動回路の動作を示すタイミング図である。
【図７】本発明第一の実施の形態に係わる、実機評価でのゲートパルス幅と表示輝度との関係を示す図である。
【図８】本発明第一の実施の形態に係わる、ゲート線駆動回路の構成を示すブロック図である。
【図９】本発明第一の実施の形態に係わる、ゲート線駆動回路の動作を示すタイミング図である。
【図１０】本発明第二の実施の形態に係わる、ゲート線駆動回路の構成を示すブロック図である。
【図１１】本発明第二の実施の形態に係わる、ゲート線駆動回路内のノンオーバラップ期間生成部の構成を示すブロック図である。
【図１２】本発明第二の実施の形態に係わる、ゲート線駆動回路内のノンオーバラップ期間生成部の動作を示すタイミング図である。
【図１３】本発明第二の実施の形態に係わる、ゲート線駆動回路の動作を示すタイミング図である。
【図１４】走査頻度と消費電力との関係を示す図である。
【図１５】ゲート線駆動回路の動作を示すタイミング図である。
【図１６】本発明第三の実施の形態に係わる、ゲート線駆動回路の構成を示すブロック図である。
【図１７】本発明第三の実施の形態に係わる、ゲート線駆動回路内の非走査タイミング生成部の構成を示すブロック図である
【図１８】本発明第三の実施の形態に係わる、ゲート線駆動回路内の非走査タイミング生成部の動作を示すタイミング図である
【図１９】本発明第三の実施の形態に係わる、ゲート線駆動の動作を示すタイミング図である
【符号の説明】
１…液晶パネル、２…ゲートドライバ、３…ドレインドライバ、４…電源回路、８０１・・・ゲート線駆動回路、８０２・・・スキャンデータ発生回路、８０３・・・レベルシフタ、
８０４・・・ゲート線駆動部、１００１・・・ゲート線駆動回路、１００２・・・スキャンデータ発生回路、１００３・・・レベルシフタ、１００４・・・ゲート線駆動部、１００５・・・ノンオーバラップ期間生成部、１００６・・・レジスタ、１１０１・・・カウンタ、１１０２・・・比較器、１６０１・・・ゲート線駆動回路、１６０２・・・スキャンデータ発生回路、１６０３・・・レベルシフタ、１６０４・・・ゲート線駆動部、１６０５・・・非走査タイミング生成部、１６０６・・・レジスタ、１７０１・・・カウンタ、１７０２・・・比較器、１７０３・・・ｎ進カウンタ、１７０４・・・比較器。

Claims

複数のドレイン電極とゲート電極、および液晶層の対向側にあるコモン電極のそれぞれに対し、所定の電圧を印加して表示を実現するアクティブマトリクス型液晶パネルと、
前記アクティブマトリクス型液晶パネルに対し、走査ラインのゲート電極へゲートパルスを一定周期で線順次に印加する液晶駆動回路とを備えた表示装置において、
第１の走査ラインのゲート電極と第２の走査ラインのゲート電極とは隣接し、
前記第２の走査ラインに対応する画素電極の電位は、前記第１の走査ラインのゲート線に印加される電圧が容量を介することで所望の電位から遷移し、
該液晶駆動回路は、前記第１の走査ラインのゲート電極へ出力する第１のゲートパルスと前記第２の走査ラインのゲート電極へ出力する第２のゲートパルスとの間に設けられる間隔を設定するためのレジスタを有し、前記レジスタの設定値に基づき前記ゲートパルスのパルス幅を変位させて、前記第１の走査ラインのゲート線に印加される電圧が容量を介することで所望の電位から遷移する前記画素電極の印加電位の実効値の浮き上がり量を制御する表示装置。
複数のドレイン電極とゲート電極、および液晶層の対向側にあるコモン電極のそれぞれに対し、所定の電圧を印加して表示を実現するアクティブマトリクス型液晶パネルと、
前記アクティブマトリクス型液晶パネルに対し、走査ラインのゲート電極へゲートパルスを一定周期で線順次に印加する液晶駆動回路とを備えた表示装置において、
第１の走査ラインのゲート電極と第２の走査ラインのゲート電極とは隣接し、
前記第２の走査ラインに対応する画素電極の電位は、前記第１の走査ラインのゲート線に印加される電圧が容量を介することで所望の電位から遷移し、
該液晶駆動回路は、１水平走査期間毎に設けられて全てのゲート電極にゲートパルスを出力しないノンオーバラップ期間を設定するためのレジスタを有し、前記レジスタの設定値に基づき前記ゲートパルスのパルス幅を変位させて、前記第１の走査ラインのゲート線に印加される電圧が容量を介することで所望の電位から遷移する前記画素電極の印加電位の実効値の浮き上がり量を制御する表示装置。
請求項２の表示装置において、
前記ノンオーバラップ期間は、外部から入力され、１水平走査期間を規定する基準クロックのクロック数で規定される表示装置。
複数の第１の線と、前記複数の第１の線と交差する複数の第２の線と、マトリックス状に配置された複数の画素であって各画素が前記第１の線及び前記第２の線に接続された複数の画素を有する表示パネルと、
表示データに応じた階調電圧を前記第１の線へ印加するための第１のドライバと、
前記画素のラインを選択する場合に選択電圧を前記第２の線へ印加し、前記画素のラインを非選択する場合に非選択電圧を前記第２の線へ印加するための第２のドライバとを備えた表示装置において、
第１の画素のラインに対応する第２の線と第２の画素のラインに対応する第２の線とは隣接し、
前記第２の画素のラインに対応する画素電極の電位は、前記第１の画素のラインに対応する第２の線に印加される電圧が容量を介することで所望の電位から遷移し、
前記第２のドライバは、前記選択電圧を、一定周期で前記第２の線の１本毎に順次印加し、
前記第２のドライバは、前記選択電圧を、１フレーム期間内に、前記第２の線の１本あたり１回づつ印加し、
前記第２のドライバは、１水平走査期間の第１の期間に前記選択電圧を前記第２の線の１本に印加し、同一の前記１水平走査期間の第２の期間に前記非選択電圧を同一の前記第２の線の１本に印加し、
前記第２のドライバは、（ｎ−１）番目の水平走査期間に（ｎ−１）番目の第２の線への前記選択電圧の印加が終了してからｎ番目の水平走査期間にｎ番目の第２の線への前記選択電圧の印加が開始するまでの間に、前記非選択電圧を、前記（ｎ−１）番目の第２の線と前記ｎ番目の第２の線の両方へ印加し、
前記非選択電圧を、前記（ｎ−１）番目の第２の線と前記ｎ番目の第２の線の両方へ印加する間を設定するためのレジスタを有し、前記レジスタの設定値に基づき前記第１の期間を変位させて、前記第１の画素のラインに対応する第２の線に印加される電圧が容量を介することで所望の電位から遷移する前記画素電極の印加電位の実効値の浮き上がり量を制御する表示装置。
請求項４の表示装置において、
前記第２のドライバは、前記（ｎ−１）番目の水平走査期間に前記（ｎ−１）番目の第２の線への前記選択電圧の印加が終了してから前記ｎ番目の水平走査期間に前記ｎ番目の第２の線への前記選択電圧の印加が開始するまでの間に、前記非選択電圧を全ての第２の線に印加する表示装置。
請求項４の表示装置において、
前記（ｎ−１）番目の水平走査期間に前記（ｎ−１）番目の第２の線への前記選択電圧の印加が終了してから前記ｎ番目の水平走査期間に前記ｎ番目の第２の線への前記選択電圧の印加が開始するまでの間は、基準クロックのＮ個分である表示装置。
請求項４の表示装置において、
前記画素は、画素電極と、前記画素電極と前記第１の線と前記ｎ番目の第２の線とに接続されたスイッチと、前記（ｎ−１）番目のゲート線と前記画素電極の間に接続されたＣaddを有する表示装置。
請求項４の表示装置において、
前記１水平走査期間は、前記第１の期間と前記第２の期間からなる表示装置。
請求項４の表示装置は、
前記１水平走査期間は、前記第１のドライバが前記階調電圧を前記第１の線へ印加する期間である表示装置。
複数の第１の線と、前記複数の第１の線と交差する複数の第２の線と、マトリックス状に配置された複数の画素であって各画素が前記第１の線及び前記第２の線に接続された複数の画素を有する表示パネルと、
表示データに応じた階調電圧を前記第１の線へ印加するための第１のドライバと、
前記画素のラインを選択する場合に選択電圧を前記第２の線へ印加し、前記画素のラインを非選択する場合に非選択電圧を前記第２の線へ印加するための第２のドライバとを備えた表示装置において、
第１の画素のラインに対応する第２の線と第２の画素のラインに対応する第２の線とは隣接し、
前記第２の画素のラインに対応する画素電極の電位は、前記第１の画素のラインに対応する第２の線に印加される電圧が容量を介することで所望の電位から遷移し、
前記第２のドライバは、前記選択電圧を、一定周期で前記第２の線の１本毎に順次印加し、
前記第２のドライバは、前記選択電圧を、１フレーム期間内に、前記第２の線の１本あたり１回づつ印加し、
前記第２のドライバは、１水平走査期間のうち前記選択電圧を前記第２の線の１本に印加する第１の期間以外の第２の期間であって、前記第１の期間の片側に隣接する第２の期間に、前記非選択電圧を同一の前記第２の線の１本に印加し、
前記第２のドライバは、（ｎ−１）番目の水平走査期間に（ｎ−１）番目の第２の線への前記選択電圧の印加が終了してからｎ番目の水平走査期間にｎ番目の第２の線への前記選択電圧の印加が開始するまでの間に、前記非選択電圧を、前記（ｎ−１）番目の第２の線と前記ｎ番目の第２の線の両方へ印加し、
前記非選択電圧を、前記（ｎ−１）番目の第２の線と前記ｎ番目の第２の線の両方へ印加する間を設定するためのレジスタを有し、前記レジスタの設定値に基づき前記第１の期間を変位させて、前記第１の画素のラインに対応する第２の線に印加される電圧が容量を介することで所望の電位から遷移する前記画素電極の印加電位の実効値の浮き上がり量を制御する表示装置。
請求項１０の表示装置において、
前記第２のドライバは、前記（ｎ−１）番目の水平走査期間に前記（ｎ−１）番目の第２の線への前記選択電圧の印加が終了してから前記ｎ番目の水平走査期間に前記ｎ番目の第２の線への前記選択電圧の印加が開始するまでの間に、前記非選択電圧を全ての第２の線に印加する表示装置。
請求項１０の表示装置において、
前記（ｎ−１）番目の水平走査期間に前記（ｎ−１）番目の第２の線への前記選択電圧の印加が終了してから前記ｎ番目の水平走査期間に前記ｎ番目の第２の線への前記選択電圧の印加が開始するまでの間は、基準クロックのＮ個分である表示装置。
請求項１０の表示装置において、
前記画素は、画素電極と、前記画素電極と前記第１の線と前記ｎ番目の第２の線とに接続されたスイッチと、前記（ｎ−１）番目のゲート線と前記画素電極の間に接続されたＣaddを有する表示装置。
請求項１０の表示装置において、
前記１水平走査期間は、前記第１のドライバが前記階調電圧を前記第１の線へ印加する期間である表示装置。