JP2000035560A - アクティブマトリクス型表示装置 - Google Patents
アクティブマトリクス型表示装置Info
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Abstract
(57)【要約】
【課題】 各表示画素毎にスイッチ素子を備えたアクテ
ィブマトリクス型表示装置において、高開口率化を達成
し、かつフリッカの発生を抑えて高品位な表示画像が得
られるようにする。 【解決手段】 スイッチ素子を第１電圧期間についてオ
ンする第１電圧と、前記スイッチ素子をオフする第２電
圧と、信号線に供給される映像信号電圧の低下を補償す
るための第３電圧とを含む走査パルスにおいて、前記第
１電圧期間の内の前記走査パルスが前記第１電圧に立ち
上がる部分の電位を前記第２電圧以下に設定するようし
た。
ィブマトリクス型表示装置において、高開口率化を達成
し、かつフリッカの発生を抑えて高品位な表示画像が得
られるようにする。 【解決手段】 スイッチ素子を第１電圧期間についてオ
ンする第１電圧と、前記スイッチ素子をオフする第２電
圧と、信号線に供給される映像信号電圧の低下を補償す
るための第３電圧とを含む走査パルスにおいて、前記第
１電圧期間の内の前記走査パルスが前記第１電圧に立ち
上がる部分の電位を前記第２電圧以下に設定するようし
た。
Description
【０００１】
【発明の属する技術分野】この発明は平面表示装置に関
し、詳しくは各表示画素毎にスイッチ素子を備えたアク
ティブマトリクス型表示装置に関する。
し、詳しくは各表示画素毎にスイッチ素子を備えたアク
ティブマトリクス型表示装置に関する。
【０００２】
【従来の技術】液晶表示装置に代表される平面表示装置
は、薄型、軽量であることに加え低消費電力であること
から、各種分野で利用されている。このうち、各表示画
素毎にスイッチ素子が設けられたアクティブマトリクス
型液晶表示装置は、隣接する表示画素間でのクロストー
クを最小限に抑えることができるため、特に高精細な表
示画像が要求される分野で利用されている。
は、薄型、軽量であることに加え低消費電力であること
から、各種分野で利用されている。このうち、各表示画
素毎にスイッチ素子が設けられたアクティブマトリクス
型液晶表示装置は、隣接する表示画素間でのクロストー
クを最小限に抑えることができるため、特に高精細な表
示画像が要求される分野で利用されている。
【０００３】現在、一般に普及しているアクティブマト
リクス型液晶表示装置は、アレイ基板と対向基板との間
に、配向膜を介してツイスト・ネマティック（ＴＮ）型
液晶を挟持したものである。前記アレイ基板は、複数本
の走査線と複数本の信号線とが互いに絶縁膜を介してマ
トリクス状に配置されている。そして、各線の交点近傍
に薄膜トランジスタ（ＴＦＴ）等のスイッチ素子が配置
され、さらにこのスイッチ素子を介して画素電極が配置
されている。また、前記対向基板は画素電極に対向する
対向電極が配置されている。
リクス型液晶表示装置は、アレイ基板と対向基板との間
に、配向膜を介してツイスト・ネマティック（ＴＮ）型
液晶を挟持したものである。前記アレイ基板は、複数本
の走査線と複数本の信号線とが互いに絶縁膜を介してマ
トリクス状に配置されている。そして、各線の交点近傍
に薄膜トランジスタ（ＴＦＴ）等のスイッチ素子が配置
され、さらにこのスイッチ素子を介して画素電極が配置
されている。また、前記対向基板は画素電極に対向する
対向電極が配置されている。
【０００４】このような液晶表示装置においては、スイ
ッチ素子を介して液晶容量Ｃｌｃに保持される電荷がリ
ークし、表示品位が劣化することを防止するため、各表
示画素の液晶容量Ｃｌｃと並列に補助容量Ｃｓが付加さ
れている。この補助容量Ｃｓを付加するアレイ基板構成
には２種類ある。一つは、走査線とほぼ平行して画素電
極と絶縁膜を介して補助容量線を設けることにより、前
記画素電極と補助容量線との間で容量を得るように構成
したＣｓ独立線タイプである。もう一つは、走査方向前
段の走査線と絶縁膜を介して一部重畳して配置される画
素電極との間で容量を得るように構成したＣｓオンゲー
トタイプである。このうち、Ｃｓオンゲートタイプは、
補助容量線のような不要な配線が減らせるため、高開口
率化が達成されるという利点がある。
ッチ素子を介して液晶容量Ｃｌｃに保持される電荷がリ
ークし、表示品位が劣化することを防止するため、各表
示画素の液晶容量Ｃｌｃと並列に補助容量Ｃｓが付加さ
れている。この補助容量Ｃｓを付加するアレイ基板構成
には２種類ある。一つは、走査線とほぼ平行して画素電
極と絶縁膜を介して補助容量線を設けることにより、前
記画素電極と補助容量線との間で容量を得るように構成
したＣｓ独立線タイプである。もう一つは、走査方向前
段の走査線と絶縁膜を介して一部重畳して配置される画
素電極との間で容量を得るように構成したＣｓオンゲー
トタイプである。このうち、Ｃｓオンゲートタイプは、
補助容量線のような不要な配線が減らせるため、高開口
率化が達成されるという利点がある。
【０００５】
【発明が解決しようとする課題】ところで、上述したＣ
ｓオンゲートタイプの構成では、画素電極が前段の走査
線と一部重複しているため、とくに高精細の液晶表示装
置ではフリッカが顕著になるという問題点がある。以
下、フリッカの発生原因について説明する。
ｓオンゲートタイプの構成では、画素電極が前段の走査
線と一部重複しているため、とくに高精細の液晶表示装
置ではフリッカが顕著になるという問題点がある。以
下、フリッカの発生原因について説明する。
【０００６】図３は、一般的なＣｓオンゲートタイプに
おける画素の等価回路図である。信号線Ｘｉと走査線Ｙ
ｊ、Ｙｊ＋１の交点近傍には、それぞれスイッチ素子と
してのＴＦＴ（ｉ、ｊ）、ＴＦＴ（ｉ、ｊ＋１）が配置
されている。各ＴＦＴのドレイン電極は信号線Ｘｉに、
ゲート電極は走査線Ｙｊ、Ｙｊ＋１にそれぞれ接続され
ている。また、ソース電極は画素電極Ｅに接続されてい
る。画素電極Ｅと対向電極Ｃとの間には液晶層ＬＣが保
持されており、この液晶層ＬＣにより液晶容量Ｃｌｃが
形成されている。また画素電極Ｅと隣接する走査線との
間には、液晶容量Ｃｌｃと電気的に並列な補助容量Ｃｓ
が接続されている。
おける画素の等価回路図である。信号線Ｘｉと走査線Ｙ
ｊ、Ｙｊ＋１の交点近傍には、それぞれスイッチ素子と
してのＴＦＴ（ｉ、ｊ）、ＴＦＴ（ｉ、ｊ＋１）が配置
されている。各ＴＦＴのドレイン電極は信号線Ｘｉに、
ゲート電極は走査線Ｙｊ、Ｙｊ＋１にそれぞれ接続され
ている。また、ソース電極は画素電極Ｅに接続されてい
る。画素電極Ｅと対向電極Ｃとの間には液晶層ＬＣが保
持されており、この液晶層ＬＣにより液晶容量Ｃｌｃが
形成されている。また画素電極Ｅと隣接する走査線との
間には、液晶容量Ｃｌｃと電気的に並列な補助容量Ｃｓ
が接続されている。
【０００７】次に、信号線Ｘｉと走査線Ｙｊとの交点部
分の表示画素を例として、上から順に水平画素ラインを
走査する場合について説明する。
分の表示画素を例として、上から順に水平画素ラインを
走査する場合について説明する。
【０００８】図４は、図３の信号線及び走査線に印加さ
れるパルスの波形を示す電圧波形図である。図中、ＶＸ
ｉは信号線Ｘｉに印加される信号パルス、ＶＹｊ、ＶＹ
ｊ＋１は走査線Ｙｊ、Ｙｊ＋１に印加される走査パルス
をそれぞれ表している。走査線Ｙｊには、それ自体の配
線抵抗に加えて、図３に示すように、ＴＦＴ（ｉ、ｊ）
のゲート・ドレイン間容量Ｃｇｄ、ＴＦＴ（ｉ、ｊ）の
ゲート・ソース間容量を含めた走査線−画素電極間容量
Ｃｇｓ、信号線−走査線間容量Ｃｇ- ｓ、走査線−対向
電極間容量Ｃｇ- ｃなど、各種の寄生容量が存在する。
このため、走査線ＹｊからＴＦＴのゲートに印加される
走査パルスＶＹｊは、各種の寄生容量の影響により、図
４の破線で示すような理想波形から鈍り、実線で示すよ
うに立ち上がり／立ち下がり部分が遅延した波形とな
る。
れるパルスの波形を示す電圧波形図である。図中、ＶＸ
ｉは信号線Ｘｉに印加される信号パルス、ＶＹｊ、ＶＹ
ｊ＋１は走査線Ｙｊ、Ｙｊ＋１に印加される走査パルス
をそれぞれ表している。走査線Ｙｊには、それ自体の配
線抵抗に加えて、図３に示すように、ＴＦＴ（ｉ、ｊ）
のゲート・ドレイン間容量Ｃｇｄ、ＴＦＴ（ｉ、ｊ）の
ゲート・ソース間容量を含めた走査線−画素電極間容量
Ｃｇｓ、信号線−走査線間容量Ｃｇ- ｓ、走査線−対向
電極間容量Ｃｇ- ｃなど、各種の寄生容量が存在する。
このため、走査線ＹｊからＴＦＴのゲートに印加される
走査パルスＶＹｊは、各種の寄生容量の影響により、図
４の破線で示すような理想波形から鈍り、実線で示すよ
うに立ち上がり／立ち下がり部分が遅延した波形とな
る。
【０００９】走査線Ｙｊに走査パルスＶＹｊが印加さ
れ、この走査パルスＶＹｊがＴＦＴ（ｉ、ｊ）のしきい
値を下回るまで次段の走査線Ｙｊ＋１がオンしない場
合、走査線Ｙｊには次段の液晶容量Ｃｌｃと補助容量Ｃ
ｓとが互いに直列接続される。この時、走査線Ｙｊに接
続される容量は、例えば、
れ、この走査パルスＶＹｊがＴＦＴ（ｉ、ｊ）のしきい
値を下回るまで次段の走査線Ｙｊ＋１がオンしない場
合、走査線Ｙｊには次段の液晶容量Ｃｌｃと補助容量Ｃ
ｓとが互いに直列接続される。この時、走査線Ｙｊに接
続される容量は、例えば、
【数１】 Ｃｇｄ＋Ｃｇｓ＋Ｃｇ- ｓ＋Ｃｇ- ｃ＋｛Ｃｓ・Ｃｌｃ／Ｃｓ＋Ｃｌｃ｝ ・・・（１） となる。しかし、走査パルスに遅延が生じ、図４のよう
に走査パルスＶＹｊがＴＦＴ（ｉ、ｊ）のしきい値（Ｖ
ｔｈ）を下回る前に次段の走査線Ｙｊ＋１のＴＦＴ
（ｉ、ｊ＋１）がオンした場合、走査線Ｙｊに接続され
る容量は、例えば、
に走査パルスＶＹｊがＴＦＴ（ｉ、ｊ）のしきい値（Ｖ
ｔｈ）を下回る前に次段の走査線Ｙｊ＋１のＴＦＴ
（ｉ、ｊ＋１）がオンした場合、走査線Ｙｊに接続され
る容量は、例えば、
【数２】 Ｃｇｄ＋Ｃｇｓ＋Ｃｇ- ｓ＋Ｃｇ- ｃ＋Ｃｓ ・・・（２） となり、式（１）と比べて容量は増加する。
【００１０】このように、Ｃｓオンゲートタイプの液晶
表示装置では、隣接する走査線ＹｊとＹｊ＋１との間で
実効的にＴＦＴのオン期間が重なると、走査線Ｙｊに接
続される容量が増大して、走査パルスＶＹｊの波形はさ
らに遅延する。とくに高精細の液晶表示装置において
は、一水平走査期間が短くなることで走査パルスの間隔
も狭くなり、オン期間が重なりやすくなる。しかも、Ｔ
ＦＴの数等も多くなることから寄生容量は増大し、走査
パルスＶＹｊの遅延が促進されることになる。したがっ
て、従来方式による液晶表示装置では、高精細化に伴い
走査パルスＶＹｊの給電側と終点側とでは上記理由から
走査パルスＶＹｊの遅延量に大幅な差が生じることにな
り、フリッカ等の表示品位の劣化が発生しやすくなる。
表示装置では、隣接する走査線ＹｊとＹｊ＋１との間で
実効的にＴＦＴのオン期間が重なると、走査線Ｙｊに接
続される容量が増大して、走査パルスＶＹｊの波形はさ
らに遅延する。とくに高精細の液晶表示装置において
は、一水平走査期間が短くなることで走査パルスの間隔
も狭くなり、オン期間が重なりやすくなる。しかも、Ｔ
ＦＴの数等も多くなることから寄生容量は増大し、走査
パルスＶＹｊの遅延が促進されることになる。したがっ
て、従来方式による液晶表示装置では、高精細化に伴い
走査パルスＶＹｊの給電側と終点側とでは上記理由から
走査パルスＶＹｊの遅延量に大幅な差が生じることにな
り、フリッカ等の表示品位の劣化が発生しやすくなる。
【００１１】この発明の目的は、Ｃｓオンゲートタイプ
の装置構成による高開口率化を達成しながら、さらにフ
リッカの発生を抑えて高品位な表示画像を実現すること
ができるアクティブマトリクス型表示装置を提供するこ
とにある。
の装置構成による高開口率化を達成しながら、さらにフ
リッカの発生を抑えて高品位な表示画像を実現すること
ができるアクティブマトリクス型表示装置を提供するこ
とにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、互いに交差する複数本の信号線と複数
本の走査線との各交点近傍にスイッチ素子を介して接続
される画素電極を含むアレイ基板と、このアレイ基板と
対向配置される対向基板と、前記アレイ基板と前記対向
基板との間に保持される光変調層とを含む表示パネル
と、前記信号線に映像信号電圧を供給する信号線駆動手
段と、前記スイッチ素子を第１電圧期間についてオンす
る第１電圧と、前記スイッチ素子をオフする第２電圧
と、前記画素電極の電位変動を補償する第３電圧とを含
む走査パルスを垂直クロック信号及び垂直スタート信号
に基づいて前記走査線に順次出力する走査線駆動手段と
を備え、前記表示パネルの一つの前記走査線に前記スイ
ッチ素子を介して接続される前記画素電極は、隣接する
他の一つの前記走査線と誘電体層とを介して電気的に容
量を形成するように構成され、前記走査線駆動手段は、
前記第１電圧期間のうち、前記走査パルスが前記第１電
圧に変動する変動初期部を、前記スイッチ素子をオフす
る所定電圧に設定することを特徴とする。
に、この発明は、互いに交差する複数本の信号線と複数
本の走査線との各交点近傍にスイッチ素子を介して接続
される画素電極を含むアレイ基板と、このアレイ基板と
対向配置される対向基板と、前記アレイ基板と前記対向
基板との間に保持される光変調層とを含む表示パネル
と、前記信号線に映像信号電圧を供給する信号線駆動手
段と、前記スイッチ素子を第１電圧期間についてオンす
る第１電圧と、前記スイッチ素子をオフする第２電圧
と、前記画素電極の電位変動を補償する第３電圧とを含
む走査パルスを垂直クロック信号及び垂直スタート信号
に基づいて前記走査線に順次出力する走査線駆動手段と
を備え、前記表示パネルの一つの前記走査線に前記スイ
ッチ素子を介して接続される前記画素電極は、隣接する
他の一つの前記走査線と誘電体層とを介して電気的に容
量を形成するように構成され、前記走査線駆動手段は、
前記第１電圧期間のうち、前記走査パルスが前記第１電
圧に変動する変動初期部を、前記スイッチ素子をオフす
る所定電圧に設定することを特徴とする。
【００１３】上記構成によれば、走査パルスの第１電圧
の立ち上がり／立ち下がり部分に遅延が生じても、一つ
の走査線に接続するスイッチ素子のオン期間と隣接する
他の一つの走査線に接続するスイッチ素子のオン期間は
実効的に重ならない。すなわち、一つの走査線に出力さ
れる走査パルスがスイッチ素子のしきい値を下回る前
に、隣接する他の一つの走査線のスイッチ素子がオンす
ることがないので、走査線に接続される容量の増大を招
くことがない。これによると、走査パルスの給電側と終
点側とで遅延量に大幅な差を生じることがなくなるた
め、フリッカの発生を抑えることができる。
の立ち上がり／立ち下がり部分に遅延が生じても、一つ
の走査線に接続するスイッチ素子のオン期間と隣接する
他の一つの走査線に接続するスイッチ素子のオン期間は
実効的に重ならない。すなわち、一つの走査線に出力さ
れる走査パルスがスイッチ素子のしきい値を下回る前
に、隣接する他の一つの走査線のスイッチ素子がオンす
ることがないので、走査線に接続される容量の増大を招
くことがない。これによると、走査パルスの給電側と終
点側とで遅延量に大幅な差を生じることがなくなるた
め、フリッカの発生を抑えることができる。
【００１４】
【発明の実施の形態】以下、この発明に係わるアクティ
ブマトリクス型表示装置をアクティブマトリクス型液晶
表示装置に適用した場合の実施形態について説明する。
ブマトリクス型表示装置をアクティブマトリクス型液晶
表示装置に適用した場合の実施形態について説明する。
【００１５】まず、実施形態に係わる液晶表示装置の回
路構成について説明する。図２は、この実施形態に係わ
る液晶表示装置の基本的な回路構成を示すブロック図で
ある。この液晶表示装置は、液晶パネル１と、この液晶
パネル１を駆動するＸドライバ２及びＹドライバ３と、
これらドライバに各種の信号を供給する液晶コントロー
ラ４とから構成されている。なお、液晶パネル１、Ｘド
ライバ２及びＹドライバ３は、例えば多結晶シリコン
（ｐ−Ｓｉ）を用いることで同一基板上に一体的に形成
することができる。
路構成について説明する。図２は、この実施形態に係わ
る液晶表示装置の基本的な回路構成を示すブロック図で
ある。この液晶表示装置は、液晶パネル１と、この液晶
パネル１を駆動するＸドライバ２及びＹドライバ３と、
これらドライバに各種の信号を供給する液晶コントロー
ラ４とから構成されている。なお、液晶パネル１、Ｘド
ライバ２及びＹドライバ３は、例えば多結晶シリコン
（ｐ−Ｓｉ）を用いることで同一基板上に一体的に形成
することができる。
【００１６】液晶パネル１は、例えばバックライトから
の光源光を用いて表示する光透過型の表示パネルとして
構成されている。信号線Ｘ１、Ｘ２・・・Ｘｍと走査線
Ｙ１、Ｙ２・・・Ｙｎとの交点近傍には、例えば図３に
示すようなＴＦＴ、画素電極Ｅ、対向電極Ｃ、及びこれ
ら電極間に保持される液晶層ＬＣなどが配置されてい
る。
の光源光を用いて表示する光透過型の表示パネルとして
構成されている。信号線Ｘ１、Ｘ２・・・Ｘｍと走査線
Ｙ１、Ｙ２・・・Ｙｎとの交点近傍には、例えば図３に
示すようなＴＦＴ、画素電極Ｅ、対向電極Ｃ、及びこれ
ら電極間に保持される液晶層ＬＣなどが配置されてい
る。
【００１７】ＴＦＴは、活性層に非晶質シリコン（ａ−
ｓｉ）が用いられている。また、補助容量Ｃｓを付加す
るアレイ基板構成としては、Ｃｓオンゲートタイプが用
いられている。すなわち、画素電極Ｅと、この画素電極
Ｅに対して走査方向前段に配置される他の走査線とが誘
電体層である絶縁膜を介して重畳して配置されることで
補助容量Ｃｓを形成している。この補助容量Ｃｓは、少
なくとも液晶容量Ｃｌｃの１／２以上の容量を有してい
る。
ｓｉ）が用いられている。また、補助容量Ｃｓを付加す
るアレイ基板構成としては、Ｃｓオンゲートタイプが用
いられている。すなわち、画素電極Ｅと、この画素電極
Ｅに対して走査方向前段に配置される他の走査線とが誘
電体層である絶縁膜を介して重畳して配置されることで
補助容量Ｃｓを形成している。この補助容量Ｃｓは、少
なくとも液晶容量Ｃｌｃの１／２以上の容量を有してい
る。
【００１８】Ｘドライバ２は、シフトレジスタ２ａ、ラ
ッチ回路２ｂ及びＤ／Ａコンバータ２ｃを含む回路で構
成されている。そして、水平クロック信号（ＣＰＨ）、
水平スタート信号（ＳＴＨ）に基づいて入力されるディ
ジタル映像信号（ＤＡＴＡ）から、信号線Ｘ１、Ｘ２・
・・Ｘｍにアナログ映像信号（Ｖｓ）を出力する。
ッチ回路２ｂ及びＤ／Ａコンバータ２ｃを含む回路で構
成されている。そして、水平クロック信号（ＣＰＨ）、
水平スタート信号（ＳＴＨ）に基づいて入力されるディ
ジタル映像信号（ＤＡＴＡ）から、信号線Ｘ１、Ｘ２・
・・Ｘｍにアナログ映像信号（Ｖｓ）を出力する。
【００１９】Ｙドライバ３は、複数のフリップ・フロッ
プがカスケード接続されたシフトレジスタ３ａと、シフ
トレジスタ３ａの各出力を所定の期間、アナログ映像信
号（Ｖｓ）が書き込まれた画素電極Ｅの電位変動を補償
するための第３電圧に設定する第１ロジック部３ｂと、
第１ロジック部３ｂの各出力の立ち上がりの所定期間、
第３電圧に設定する第２ロジック部３ｃと、出力バッフ
ァ３ｄとを含む回路で構成されている。そして、Ｙドラ
イバ３は、垂直スタート信号（ＳＴＶ）、垂直クロック
信号（ＣＰＶ）に基づいて、走査線Ｙ１、Ｙ２・・・Ｙ
ｎに後述するような波形の走査パルスを順次出力する。
プがカスケード接続されたシフトレジスタ３ａと、シフ
トレジスタ３ａの各出力を所定の期間、アナログ映像信
号（Ｖｓ）が書き込まれた画素電極Ｅの電位変動を補償
するための第３電圧に設定する第１ロジック部３ｂと、
第１ロジック部３ｂの各出力の立ち上がりの所定期間、
第３電圧に設定する第２ロジック部３ｃと、出力バッフ
ァ３ｄとを含む回路で構成されている。そして、Ｙドラ
イバ３は、垂直スタート信号（ＳＴＶ）、垂直クロック
信号（ＣＰＶ）に基づいて、走査線Ｙ１、Ｙ２・・・Ｙ
ｎに後述するような波形の走査パルスを順次出力する。
【００２０】図１は、Ｙドライバ３から出力される走査
パルスの波形を示す電圧波形図である。走査パルスＶＹ
ｊ、ＶＹｊ＋１は、例えば図３の走査線Ｙｊ、Ｙｊ＋１
に印加される電位を示している。
パルスの波形を示す電圧波形図である。走査パルスＶＹ
ｊ、ＶＹｊ＋１は、例えば図３の走査線Ｙｊ、Ｙｊ＋１
に印加される電位を示している。
【００２１】Ｙドライバ３からは、スイッチ素子である
ＴＦＴをオンするための＋２０Ｖの第１電圧１１と、前
記ＴＦＴをオフするための−６Ｖの第２電圧１２と、画
素電極Ｅの電位変動を補償するための−１１Ｖの第３電
圧１３（補償パルス）とを含む走査パルスＶＹが、垂直
クロック信号（ＣＰＶ）に同期して走査線Ｙ１、Ｙ２・
・・Ｙｎへ順次出力される。なお、上記各電圧の数値は
具体例の一つを示したものにすぎない。
ＴＦＴをオンするための＋２０Ｖの第１電圧１１と、前
記ＴＦＴをオフするための−６Ｖの第２電圧１２と、画
素電極Ｅの電位変動を補償するための−１１Ｖの第３電
圧１３（補償パルス）とを含む走査パルスＶＹが、垂直
クロック信号（ＣＰＶ）に同期して走査線Ｙ１、Ｙ２・
・・Ｙｎへ順次出力される。なお、上記各電圧の数値は
具体例の一つを示したものにすぎない。
【００２２】第１ロジック部３ｂのフリップ・フロップ
は、シフトレジスタ３ａのフリップ・フロップからの出
力を、次段のフリップ・フロップからの出力に基づいて
第３電圧に設定する。この実施形態のＴＦＴは、活性層
に非単結晶シリコン（ａ−Ｓｉ）が用いられている。こ
のＴＦＴはＮチャネルとして動作する。このため、走査
パルスＶＹの電圧がオンレベルからオフレベルである第
２電圧１２に低下するに際し、画素電極Ｅに書き込まれ
た電荷は各種容量との間で再配分され、画素電極Ｅの電
位は低下する。そこで第３電圧１３は、画素電極Ｅの電
位の低下を補償するように、例えば−１１Ｖに設定され
る。
は、シフトレジスタ３ａのフリップ・フロップからの出
力を、次段のフリップ・フロップからの出力に基づいて
第３電圧に設定する。この実施形態のＴＦＴは、活性層
に非単結晶シリコン（ａ−Ｓｉ）が用いられている。こ
のＴＦＴはＮチャネルとして動作する。このため、走査
パルスＶＹの電圧がオンレベルからオフレベルである第
２電圧１２に低下するに際し、画素電極Ｅに書き込まれ
た電荷は各種容量との間で再配分され、画素電極Ｅの電
位は低下する。そこで第３電圧１３は、画素電極Ｅの電
位の低下を補償するように、例えば−１１Ｖに設定され
る。
【００２３】なお、ＴＦＴがＰチャネルとして動作する
場合、走査パルスＶＹの電圧がオンレベルからオフレベ
ルに上昇するに際し、画素電極Ｅに書き込まれた電荷は
各種容量との間で再配分され、画素電極Ｅの電位は上昇
する。この場合、第３電圧１３は、オフレベル以上の電
圧に設定する。
場合、走査パルスＶＹの電圧がオンレベルからオフレベ
ルに上昇するに際し、画素電極Ｅに書き込まれた電荷は
各種容量との間で再配分され、画素電極Ｅの電位は上昇
する。この場合、第３電圧１３は、オフレベル以上の電
圧に設定する。
【００２４】第２ロジック部３ｃは、第１ロジック部３
ｂの出力がハイレベルの期間の内の垂直クロック信号
（ＣＰＶ）がハイレベルの期間、第１ロジック部３ｂの
出力をＴＦＴがオフする所定電圧に設定する。この実施
形態では、第１電圧期間の立ち上がり部分（変動初期
部）の電位が、垂直クロック信号（ＣＰＶ）のパルス幅
（Ｗ）の期間だけ第３電圧１３と同電位に設定される。
ｂの出力がハイレベルの期間の内の垂直クロック信号
（ＣＰＶ）がハイレベルの期間、第１ロジック部３ｂの
出力をＴＦＴがオフする所定電圧に設定する。この実施
形態では、第１電圧期間の立ち上がり部分（変動初期
部）の電位が、垂直クロック信号（ＣＰＶ）のパルス幅
（Ｗ）の期間だけ第３電圧１３と同電位に設定される。
【００２５】このように、走査パルスＶＹに含まれる第
１電圧１１において、第１電圧期間の立ち上がり部分の
電位を垂直クロック信号（ＣＰＶ）のパルス幅（Ｗ）の
期間だけ第３電圧１３と同電位に設定するのは、ＴＦＴ
がオフした時の補償パルスのスタート電位を上げるため
である。この立ち上がり部分の電位は、ＴＦＴを十分に
オフすることができる電圧、例えば第２電圧１２以下に
設定されればよい。
１電圧１１において、第１電圧期間の立ち上がり部分の
電位を垂直クロック信号（ＣＰＶ）のパルス幅（Ｗ）の
期間だけ第３電圧１３と同電位に設定するのは、ＴＦＴ
がオフした時の補償パルスのスタート電位を上げるため
である。この立ち上がり部分の電位は、ＴＦＴを十分に
オフすることができる電圧、例えば第２電圧１２以下に
設定されればよい。
【００２６】また、第１電圧期間の立ち上がり部分で第
３電圧と同電位に設定される期間、すなわち、走査線Ｙ
ｊに出力される走査パルスＶＹｊの第１電圧期間の内の
第１電圧１１が出力されている期間と、走査線Ｙｊ＋１
に出力される走査パルスＶＹｊ＋１の第１電圧期間の内
の第１電圧１１が出力されている期間との間隔は、走査
線Ｙｊの時定数よりも長く設定される。この実施形態で
は、第１電圧期間が２０μｓｅｃであるのに対し、上記
間隔は走査線Ｙの時定数よりも十分に長い５μｓｅｃに
設定されている。また、上記間隔は、第１電圧１１が出
力される期間が、ＴＦＴを介して画素電極Ｅにアナログ
映像信号（Ｖｓ）を書き込むのに十分な期間、例えば１
０μｓｅｃ以上に確保されていれば、種々変更すること
ができる。
３電圧と同電位に設定される期間、すなわち、走査線Ｙ
ｊに出力される走査パルスＶＹｊの第１電圧期間の内の
第１電圧１１が出力されている期間と、走査線Ｙｊ＋１
に出力される走査パルスＶＹｊ＋１の第１電圧期間の内
の第１電圧１１が出力されている期間との間隔は、走査
線Ｙｊの時定数よりも長く設定される。この実施形態で
は、第１電圧期間が２０μｓｅｃであるのに対し、上記
間隔は走査線Ｙの時定数よりも十分に長い５μｓｅｃに
設定されている。また、上記間隔は、第１電圧１１が出
力される期間が、ＴＦＴを介して画素電極Ｅにアナログ
映像信号（Ｖｓ）を書き込むのに十分な期間、例えば１
０μｓｅｃ以上に確保されていれば、種々変更すること
ができる。
【００２７】この実施形態では、第１電圧期間の立ち上
がり部分において、第３電圧１３と同電位に設定する期
間を垂直クロック信号のパルス幅（Ｗ）の期間とし、５
μｓｅｃの間隔を設定している。これは、第３電圧１３
と同電位とする期間を設定するための構成を簡略化する
ためである。ただし、第３電圧１３と同電位に設定する
期間は、垂直クロック信号（ＣＰＶ）のパルス幅（Ｗ）
に限定されない。そして、第１電圧１１が出力される期
間は一水平走査期間（１Ｈ）よりも短く、第３電圧１３
の期間は、ほぼ一水平走査期間（１Ｈ）であればよい。
がり部分において、第３電圧１３と同電位に設定する期
間を垂直クロック信号のパルス幅（Ｗ）の期間とし、５
μｓｅｃの間隔を設定している。これは、第３電圧１３
と同電位とする期間を設定するための構成を簡略化する
ためである。ただし、第３電圧１３と同電位に設定する
期間は、垂直クロック信号（ＣＰＶ）のパルス幅（Ｗ）
に限定されない。そして、第１電圧１１が出力される期
間は一水平走査期間（１Ｈ）よりも短く、第３電圧１３
の期間は、ほぼ一水平走査期間（１Ｈ）であればよい。
【００２８】上記のような走査パルスが、図３の走査線
Ｙｊ、Ｙｊ＋１に印加された場合について見てみると、
走査パルスＶＹｊ、ＶＹｊ＋１の第１電圧１１の立ち上
がり／立ち下がりの部分に、例えば図４の実線に示すよ
うな遅延が生じたとしても、走査線Ｙｊに接続するＴＦ
Ｔ（ｉ、ｊ）のオン期間と次段の走査線Ｙｊ＋１に接続
するＴＦＴ（ｉ、ｊ＋１）のオン期間は実効的に重なら
なくなる。すなわち、走査パルスＶＹｊがＴＦＴ（ｉ、
ｊ）のしきい値（Ｖｔｈ）を下回る前に次段の走査線Ｙ
ｊ＋１のＴＦＴ（ｉ、ｊ＋１）がオンしてしまうことが
ない。このため、走査線Ｙｊに接続される容量が増加す
ることがなく、走査パルスＶＹｊの遅延を最小限とする
ことができる。したがって、走査パルスＶＹｊの給電側
と終点側とで走査パルスＶＹｊの遅延量に大幅な差が生
じることがなくなり、フリッカの発生を効果的に抑える
ことができる。
Ｙｊ、Ｙｊ＋１に印加された場合について見てみると、
走査パルスＶＹｊ、ＶＹｊ＋１の第１電圧１１の立ち上
がり／立ち下がりの部分に、例えば図４の実線に示すよ
うな遅延が生じたとしても、走査線Ｙｊに接続するＴＦ
Ｔ（ｉ、ｊ）のオン期間と次段の走査線Ｙｊ＋１に接続
するＴＦＴ（ｉ、ｊ＋１）のオン期間は実効的に重なら
なくなる。すなわち、走査パルスＶＹｊがＴＦＴ（ｉ、
ｊ）のしきい値（Ｖｔｈ）を下回る前に次段の走査線Ｙ
ｊ＋１のＴＦＴ（ｉ、ｊ＋１）がオンしてしまうことが
ない。このため、走査線Ｙｊに接続される容量が増加す
ることがなく、走査パルスＶＹｊの遅延を最小限とする
ことができる。したがって、走査パルスＶＹｊの給電側
と終点側とで走査パルスＶＹｊの遅延量に大幅な差が生
じることがなくなり、フリッカの発生を効果的に抑える
ことができる。
【００２９】また、第３電圧１３と同電位に設定する期
間は、液晶コントローラ４から供給される垂直クロック
信号（ＣＰＶ）のパルス幅自体を用いて設定するように
しているため、第３電圧１３と同電位に設定する期間を
決めるための制御パルスを、液晶コントローラ４からＹ
ドライバ３へ入力する必要がない。したがって、回路構
成の増大を抑えることができる。
間は、液晶コントローラ４から供給される垂直クロック
信号（ＣＰＶ）のパルス幅自体を用いて設定するように
しているため、第３電圧１３と同電位に設定する期間を
決めるための制御パルスを、液晶コントローラ４からＹ
ドライバ３へ入力する必要がない。したがって、回路構
成の増大を抑えることができる。
【００３０】上記実施形態では、第３電圧１３と同電位
に設定する期間を、液晶コントローラ４からＹドライバ
３へ供給される垂直クロック信号（ＣＰＶ）のパルス幅
自体を用いて設定するようにしているが、垂直クロック
信号（ＣＰＶ）に同期して、あらかじめ定められた期間
を設定するものであってもよい。
に設定する期間を、液晶コントローラ４からＹドライバ
３へ供給される垂直クロック信号（ＣＰＶ）のパルス幅
自体を用いて設定するようにしているが、垂直クロック
信号（ＣＰＶ）に同期して、あらかじめ定められた期間
を設定するものであってもよい。
【００３１】
【発明の効果】以上説明したように、この発明に係わる
アクティブマトリクス型表示装置においては、走査パル
スの第１電圧期間において第１電圧に変動する変動初期
部の電位をスイッチ素子をオフする所定電圧に設定する
ようにしたので、一つの走査線に接続するスイッチ素子
のオン期間と隣接する他の一つの走査線に接続するスイ
ッチ素子のオン期間とが実効的に重なることがなく、走
査線に接続される容量の増大を招くことがない。このた
め、走査パルスの給電側と終点側とで遅延量に大幅な差
を生じることがなくなり、フリッカの発生を抑えること
ができるので、Ｃｓオンゲートタイプの装置構成による
高開口率化を達成しながら、さらにフリッカの発生を抑
えて高品位な表示画像を実現することができる。
アクティブマトリクス型表示装置においては、走査パル
スの第１電圧期間において第１電圧に変動する変動初期
部の電位をスイッチ素子をオフする所定電圧に設定する
ようにしたので、一つの走査線に接続するスイッチ素子
のオン期間と隣接する他の一つの走査線に接続するスイ
ッチ素子のオン期間とが実効的に重なることがなく、走
査線に接続される容量の増大を招くことがない。このた
め、走査パルスの給電側と終点側とで遅延量に大幅な差
を生じることがなくなり、フリッカの発生を抑えること
ができるので、Ｃｓオンゲートタイプの装置構成による
高開口率化を達成しながら、さらにフリッカの発生を抑
えて高品位な表示画像を実現することができる。
【図１】図２のＹドライバから出力される走査パルスの
波形を示す電圧波形図。
波形を示す電圧波形図。
【図２】実施形態に係わる液晶表示装置の基本的な回路
構成を示すブロック図。
構成を示すブロック図。
【図３】一般的なＣｓオンゲートタイプにおける画素の
等価回路図。
等価回路図。
【図４】図３の信号線及び走査線に印加されるパルスの
波形を示す電圧波形図。
波形を示す電圧波形図。
１ 液晶パネル ２ Ｘドライバ ２ａ シフトレジスタ ２ｂ ラッチ回路 ２ｃ Ｄ／Ａコンバータ ３ Ｙドライバ ３ａ シフトレジスタ ３ｂ 第１ロジック部 ３ｃ 第２ロジック部 ４ 液晶コントローラ １１ 第１電圧 １２ 第２電圧 １３ 第３電圧 Ｘ１、Ｘ２・・・Ｘｍ 信号線 Ｙ１、Ｙ２・・・Ｙｎ 走査線 Ｃｌｃ 液晶容量 Ｃｓ 補助容量
Claims (7)
- 【請求項１】 互いに交差する複数本の信号線と複数本
の走査線との各交点近傍にスイッチ素子を介して接続さ
れる画素電極を含むアレイ基板と、このアレイ基板と対
向配置される対向基板と、前記アレイ基板と前記対向基
板との間に保持される光変調層とを含む表示パネルと、 前記信号線に映像信号電圧を供給する信号線駆動手段
と、 前記スイッチ素子を第１電圧期間についてオンする第１
電圧と、前記スイッチ素子をオフする第２電圧と、前記
画素電極の電位変動を補償する第３電圧とを含む走査パ
ルスを、垂直クロック信号及び垂直スタート信号に基づ
いて前記走査線に順次供給する走査線駆動手段とを備
え、 前記表示パネルの一つの前記走査線に前記スイッチ素子
を介して接続される前記画素電極は、隣接する他の一つ
の前記走査線と誘電体層とを介して電気的に容量を形成
するように構成され、 前記走査線駆動手段は、前記第１電圧期間の内の前記走
査パルスが前記第１電圧に変動する変動初期部を、前記
スイッチ素子をオフする所定電圧に設定することを特徴
とするアクティブマトリクス型表示装置。 - 【請求項２】 前記スイッチ素子は、活性層に非単結晶
シリコンが用いられていることを特徴とする請求項１記
載のアクティブマトリクス型表示装置。 - 【請求項３】 前記第２及び第３電圧は前記第１電圧よ
りも低い電圧であり、かつ前記スイッチ素子をオフする
前記所定電圧は前記第２電圧以下に設定されることを特
徴とする請求項１記載のアクティブマトリクス型表示装
置。 - 【請求項４】 前記第３電圧は前記第２電圧よりも低い
電圧であり、かつ前記スイッチ素子をオフする前記所定
電圧は前記第３電圧に設定されることを特徴とする請求
項３記載のアクティブマトリクス型表示装置。 - 【請求項５】 前記変動初期部は、前記垂直クロック信
号のパルス幅の期間に相当することを特徴とする請求項
１記載のアクティブマトリクス型表示装置。 - 【請求項６】 隣接する前記走査線に出力されるそれぞ
れの前記走査パルスは、前記第１電圧として設定される
期間の間隔が前記走査線の時定数よりも長く設定される
ことを特徴とする請求項１記載のアクティブマトリクス
型表示装置。 - 【請求項７】 前記走査線駆動手段は、前記第１電圧に
引き続いて一水平走査期間の間、前記第３電圧を維持す
ることを特徴とする請求項１記載のアクティブマトリク
ス型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131651A JP2000035560A (ja) | 1998-05-12 | 1999-05-12 | アクティブマトリクス型表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12923498 | 1998-05-12 | ||
| JP10-129234 | 1998-05-12 | ||
| JP11131651A JP2000035560A (ja) | 1998-05-12 | 1999-05-12 | アクティブマトリクス型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000035560A true JP2000035560A (ja) | 2000-02-02 |
Family
ID=26464693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11131651A Abandoned JP2000035560A (ja) | 1998-05-12 | 1999-05-12 | アクティブマトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000035560A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002366113A (ja) * | 2001-06-07 | 2002-12-20 | Hitachi Ltd | 液晶駆動装置 |
| JP2009508155A (ja) * | 2005-09-09 | 2009-02-26 | テールズ | 能動マトリクス型のマトリクス型液晶ディスプレイ |
| CN103198804A (zh) * | 2013-03-27 | 2013-07-10 | 深圳市华星光电技术有限公司 | 一种液晶显示装置及其驱动方法 |
-
1999
- 1999-05-12 JP JP11131651A patent/JP2000035560A/ja not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002366113A (ja) * | 2001-06-07 | 2002-12-20 | Hitachi Ltd | 液晶駆動装置 |
| US7750882B2 (en) | 2001-06-07 | 2010-07-06 | Hitachi, Ltd. | Display apparatus and driving device for displaying |
| JP4566459B2 (ja) * | 2001-06-07 | 2010-10-20 | 株式会社日立製作所 | 表示装置 |
| JP2009508155A (ja) * | 2005-09-09 | 2009-02-26 | テールズ | 能動マトリクス型のマトリクス型液晶ディスプレイ |
| CN103198804A (zh) * | 2013-03-27 | 2013-07-10 | 深圳市华星光电技术有限公司 | 一种液晶显示装置及其驱动方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060428 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20061201 |