JPH1164821A - アクティブマトリクス型表示装置 - Google Patents
アクティブマトリクス型表示装置Info
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- JPH1164821A JPH1164821A JP22320397A JP22320397A JPH1164821A JP H1164821 A JPH1164821 A JP H1164821A JP 22320397 A JP22320397 A JP 22320397A JP 22320397 A JP22320397 A JP 22320397A JP H1164821 A JPH1164821 A JP H1164821A
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- Japan
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- scanning
- display device
- voltage
- active matrix
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- Pending
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- Liquid Crystal Display Device Control (AREA)
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Abstract
(57)【要約】
【課題】 この発明は、高開口率化が達成され、しかも
フリッカが発生し難く、高品位な表示画像が得られるア
クティブマトリクス型表示装置を提供することを目的と
している。 【解決手段】 この発明のアクティブマトリクス型表示
装置１は、複数本の信号線Ｘｉと複数本の走査線Ｙｊと
の各交点近傍にスイッチ素子２１を介して配置される画
素電極２５を含み、一の走査線Ｙｊ＋１にスイッチ素子
２１を介して接続される画素電極２５は他の一走査線Ｙ
ｊと誘電体層を介して積層配置され、一の走査線Ｙｊ＋
１のスイッチ素子２１のオン期間と他の一走査線Ｙｊの
スイッチ素子２１のオン期間とが実質的に重ならない。
フリッカが発生し難く、高品位な表示画像が得られるア
クティブマトリクス型表示装置を提供することを目的と
している。 【解決手段】 この発明のアクティブマトリクス型表示
装置１は、複数本の信号線Ｘｉと複数本の走査線Ｙｊと
の各交点近傍にスイッチ素子２１を介して配置される画
素電極２５を含み、一の走査線Ｙｊ＋１にスイッチ素子
２１を介して接続される画素電極２５は他の一走査線Ｙ
ｊと誘電体層を介して積層配置され、一の走査線Ｙｊ＋
１のスイッチ素子２１のオン期間と他の一走査線Ｙｊの
スイッチ素子２１のオン期間とが実質的に重ならない。
Description
【０００１】
【発明の属する技術分野】本発明は、各表示画素毎にス
イッチ素子を備えたアクティブマトリクス型表示装置に
関する。
イッチ素子を備えたアクティブマトリクス型表示装置に
関する。
【０００２】
【従来の技術】近年、液晶表示装置は、薄型、軽量に加
え低消費電力であることから、各種分野で利用されるよ
うになってきた。中でも、各表示画素毎にスイッチ素子
が設けられたアクティブマトリクス型液晶表示装置は、
隣接画素間でクロストークを最小に抑えることができる
ため、特に高精細な表示画像が要求される分野で使用さ
れている。
え低消費電力であることから、各種分野で利用されるよ
うになってきた。中でも、各表示画素毎にスイッチ素子
が設けられたアクティブマトリクス型液晶表示装置は、
隣接画素間でクロストークを最小に抑えることができる
ため、特に高精細な表示画像が要求される分野で使用さ
れている。
【０００３】例えば、このアクティブマトリクス型液晶
表示装置は、アレイ基板と対向基板の間に、配向膜を介
してツイスト・ネマチック（ＴＮ）型液晶が保持されて
成る。
表示装置は、アレイ基板と対向基板の間に、配向膜を介
してツイスト・ネマチック（ＴＮ）型液晶が保持されて
成る。
【０００４】アレイ基板は、複数本の信号線と複数本の
走査線とが互いに絶縁膜を介してマトリクス状に配線さ
れ、各交点近傍にスイッチ素子として薄膜トランジスタ
（ＴＦＴ）等のスイッチ素子を介して画素電極が配置さ
れて成る。また、対向基板は、画素電極に対向する対向
電極を含む。
走査線とが互いに絶縁膜を介してマトリクス状に配線さ
れ、各交点近傍にスイッチ素子として薄膜トランジスタ
（ＴＦＴ）等のスイッチ素子を介して画素電極が配置さ
れて成る。また、対向基板は、画素電極に対向する対向
電極を含む。
【０００５】ところで、このような液晶表示装置におい
ては、スイッチ素子を介して液晶容量Ｃｌｃに保持され
る電荷がリークし、表示不良が生じることを防止するべ
く、各表示画素の液晶容量Ｃｌｃに並列な補助容量Ｃｓ
が配置される。
ては、スイッチ素子を介して液晶容量Ｃｌｃに保持され
る電荷がリークし、表示不良が生じることを防止するべ
く、各表示画素の液晶容量Ｃｌｃに並列な補助容量Ｃｓ
が配置される。
【０００６】この補助容量Ｃｓは、通常、走査線と略平
行して画素電極と絶縁膜を介して配置される補助容量線
との間、又は前段の走査線と絶縁膜を介して一部重畳し
て配置される走査線との間で構成され、特に画素電極と
前段の走査線との間で補助容量Ｃｓを形成することによ
り、不要な配線が減らせるため、高開口率化が達成され
るという利点がある。
行して画素電極と絶縁膜を介して配置される補助容量線
との間、又は前段の走査線と絶縁膜を介して一部重畳し
て配置される走査線との間で構成され、特に画素電極と
前段の走査線との間で補助容量Ｃｓを形成することによ
り、不要な配線が減らせるため、高開口率化が達成され
るという利点がある。
【０００７】
【発明が解決しようとする課題】ところで、上述した構
成によれば、高開口率化が達成される反面、画素電極は
前段の走査線と一部重畳しているためか、本発明者等の
誠意研究の結果、フリッカが発生しやすいことが解って
きた。
成によれば、高開口率化が達成される反面、画素電極は
前段の走査線と一部重畳しているためか、本発明者等の
誠意研究の結果、フリッカが発生しやすいことが解って
きた。
【０００８】しかも、このようなことは大型の液晶表示
装置において特に顕著であることも解った。この発明
は、上記した技術課題に対処して成されたもので、高開
口率化が達成され、しかもフリッカが発生し難く、高品
位な表示画像が得られるアクティブマトリクス型表示装
置を提供することを目的としている。
装置において特に顕著であることも解った。この発明
は、上記した技術課題に対処して成されたもので、高開
口率化が達成され、しかもフリッカが発生し難く、高品
位な表示画像が得られるアクティブマトリクス型表示装
置を提供することを目的としている。
【０００９】
【課題を解決するための手段】請求項１に記載される発
明は、互いに交差する複数本の信号線と複数本の走査線
との各交点近傍にスイッチ素子を介して配置される画素
電極を含むアレイ基板と、このアレイ基板に対向する対
向基板と、前記アレイ基板と前記対向基板との間に保持
される光変調層とを含む表示パネルと、前記信号線に映
像信号電圧を供給する信号線駆動手段と、前記走査線に
前記スイッチ素子をオンする第１電圧と前記スイッチ素
子をオフする第２電圧を含む走査パルスを供給する走査
線駆動手段とを備えたアクティブマトリクス型表示装置
において、一の前記走査線に前記スイッチ素子を介して
接続される前記画素電極は他の一前記走査線と誘電体層
を介して電気的に容量を形成し、前記一の走査線の前記
スイッチ素子のオン期間と前記他の一走査線の前記スイ
ッチ素子のオン期間とが実質的に重ならないことを特徴
とするアクティブマトリクス型表示装置にある。
明は、互いに交差する複数本の信号線と複数本の走査線
との各交点近傍にスイッチ素子を介して配置される画素
電極を含むアレイ基板と、このアレイ基板に対向する対
向基板と、前記アレイ基板と前記対向基板との間に保持
される光変調層とを含む表示パネルと、前記信号線に映
像信号電圧を供給する信号線駆動手段と、前記走査線に
前記スイッチ素子をオンする第１電圧と前記スイッチ素
子をオフする第２電圧を含む走査パルスを供給する走査
線駆動手段とを備えたアクティブマトリクス型表示装置
において、一の前記走査線に前記スイッチ素子を介して
接続される前記画素電極は他の一前記走査線と誘電体層
を介して電気的に容量を形成し、前記一の走査線の前記
スイッチ素子のオン期間と前記他の一走査線の前記スイ
ッチ素子のオン期間とが実質的に重ならないことを特徴
とするアクティブマトリクス型表示装置にある。
【００１０】ここで、本発明の作用・効果について図を
参照して簡単に説明する。信号線Ｘｉと走査線Ｙｊとの
交点部分の表示画素を例にとり、図５中上方から水平画
素ラインを順次操作する場合を考える。
参照して簡単に説明する。信号線Ｘｉと走査線Ｙｊとの
交点部分の表示画素を例にとり、図５中上方から水平画
素ラインを順次操作する場合を考える。
【００１１】この走査線Ｙｊには、それ自体の配線抵抗
と共に、ＴＦＴ（ｉ，ｊ）のゲート・ドレイン容量Ｃｇ
ｄ(1) 、ＴＦＴ（ｉ，ｊ）のゲート・ソース容量を含め
た走査線−画素電極間容量Ｃｇｓ(2) 、信号線−走査線
間容量Ｃｇ−ｓ(3) 、走査線−対向電極容量Ｃｇ−ｃ
(4) 等、各種寄生容量に接続されることから、走査パル
スＶＹｊは図６（ｂ）中点線で示す理想波形から鈍り、
図中実線で示す如く遅延する。
と共に、ＴＦＴ（ｉ，ｊ）のゲート・ドレイン容量Ｃｇ
ｄ(1) 、ＴＦＴ（ｉ，ｊ）のゲート・ソース容量を含め
た走査線−画素電極間容量Ｃｇｓ(2) 、信号線−走査線
間容量Ｃｇ−ｓ(3) 、走査線−対向電極容量Ｃｇ−ｃ
(4) 等、各種寄生容量に接続されることから、走査パル
スＶＹｊは図６（ｂ）中点線で示す理想波形から鈍り、
図中実線で示す如く遅延する。
【００１２】走査線Ｙｊに走査パルスＶＹｊが印加さ
れ、走査パルスＶＹｊがＴＦＴ（ｉ，ｊ）のしきい値を
下回るまで次段の走査線Ｙｊ＋１のＴＦＴがオンしない
場合、走査線Ｙｊには次段の液晶容量Ｃｌｃと補助容量
Ｃｓとは互いに直列接続されることとなり、その容量
は、例えば｛(1)+(2)+(3)+(4)+［(5) ＊(6) ／（(5)+
(6)）］｝で書き表すことができる。
れ、走査パルスＶＹｊがＴＦＴ（ｉ，ｊ）のしきい値を
下回るまで次段の走査線Ｙｊ＋１のＴＦＴがオンしない
場合、走査線Ｙｊには次段の液晶容量Ｃｌｃと補助容量
Ｃｓとは互いに直列接続されることとなり、その容量
は、例えば｛(1)+(2)+(3)+(4)+［(5) ＊(6) ／（(5)+
(6)）］｝で書き表すことができる。
【００１３】しかしながら、上述した如く、走査パルス
ＶＹｊが遅延することにより、走査パルスＶＹｊがＴＦ
Ｔ（ｉ，ｊ）のしきい値を下回る前に次段の走査線Ｙｊ
＋１のＴＦＴ（ｉ，ｊ＋１）がオンする場合、走査線Ｙ
ｊに接続される容量は、例えば［(1)+(2)+(3)+(4)+(5)
］で書き表すことができ、上述した場合に比べて容量
が増大することが解る。
ＶＹｊが遅延することにより、走査パルスＶＹｊがＴＦ
Ｔ（ｉ，ｊ）のしきい値を下回る前に次段の走査線Ｙｊ
＋１のＴＦＴ（ｉ，ｊ＋１）がオンする場合、走査線Ｙ
ｊに接続される容量は、例えば［(1)+(2)+(3)+(4)+(5)
］で書き表すことができ、上述した場合に比べて容量
が増大することが解る。
【００１４】つまり、液晶容量Ｃｌｃと並列な容量Ｃｓ
が隣接する走査線Ｙｊとの間で構成される液晶表示装置
にあっては、隣接する走査線Ｙｊ間で実効的にＴＦＴの
オン期間が重なると、走査線Ｙｊに接続される容量が増
大し、これに伴って走査パルスＶＹｊは大きく遅延す
る。即ち、走査パルスＶＹｊの給電側と終端側とでは走
査パルスＶＹｊの遅延量が大幅に異なってくる。これに
より、走査パルスＶＹｊの給電側と終端側とでは、走査
パルスＶＹｊの遅延量が大幅に異なってくる。これによ
り、例えばフリッカが発生する等、良好な表示品位を確
保することができない。
が隣接する走査線Ｙｊとの間で構成される液晶表示装置
にあっては、隣接する走査線Ｙｊ間で実効的にＴＦＴの
オン期間が重なると、走査線Ｙｊに接続される容量が増
大し、これに伴って走査パルスＶＹｊは大きく遅延す
る。即ち、走査パルスＶＹｊの給電側と終端側とでは走
査パルスＶＹｊの遅延量が大幅に異なってくる。これに
より、走査パルスＶＹｊの給電側と終端側とでは、走査
パルスＶＹｊの遅延量が大幅に異なってくる。これによ
り、例えばフリッカが発生する等、良好な表示品位を確
保することができない。
【００１５】これに対して、この発明によれば、上述し
た構成により、走査線Ｙｊに接続される容量を抑えるこ
とができ、これにより走査パルスＹｊの歪みを抑え、良
好な表示品位を確保することができる。
た構成により、走査線Ｙｊに接続される容量を抑えるこ
とができ、これにより走査パルスＹｊの歪みを抑え、良
好な表示品位を確保することができる。
【００１６】
【発明の実施の形態】以下、本発明の一実施例のアクテ
ィブマトリクス型液晶表示装置について、図面を参照し
て詳細に説明する。この液晶表示装置１は、図１に示す
ように、対角１２．１インチ、ＸＧＡ仕様の有効表示領
域５を持つアクティブマトリクス型であって、バックラ
イト５からの光源光を用いて表示する光透過型の液晶パ
ネル３を含む。
ィブマトリクス型液晶表示装置について、図面を参照し
て詳細に説明する。この液晶表示装置１は、図１に示す
ように、対角１２．１インチ、ＸＧＡ仕様の有効表示領
域５を持つアクティブマトリクス型であって、バックラ
イト５からの光源光を用いて表示する光透過型の液晶パ
ネル３を含む。
【００１７】この液晶パネル３は、図３に示すごとく、
アレイ基板１１と対向基板４１との間に、配向膜５１
ａ，５１ｂを介して約５ミクロンの厚さのツイスト・ネ
マチック（ＴＮ）型液晶６１が保持され、それぞれ外表
面には偏光板７１ａ，７１ｂが貼り付けられて構成され
ている。
アレイ基板１１と対向基板４１との間に、配向膜５１
ａ，５１ｂを介して約５ミクロンの厚さのツイスト・ネ
マチック（ＴＮ）型液晶６１が保持され、それぞれ外表
面には偏光板７１ａ，７１ｂが貼り付けられて構成され
ている。
【００１８】アレイ基板１１は、図２乃至３に示すよう
に、ガラス基板１０上に配置される１０２４本のモリブ
デン・タングステン（ＭｏＷ）合金からなる走査線Ｙｊ
(j-1,2, …,768) と、後述するＴＦＴ２１のゲート絶縁
膜１３を兼ねる窒化シリコン膜（ＳｉＮｘ）を介して直
交する１０２４×３本のアルミニウムから成る信号線Ｘ
ｉ（ｉ=1,2, …,1024 ×3)とを含む。そして、走査線Ｙ
ｊと信号線Ｘｉとの交差部近傍には、走査線Ｙｊから導
出されたゲート電極１５、信号線Ｘｉから導出されたド
レイン電極１８、活性層１７として非晶質シリコン（ａ
−Ｓｉ）膜を備えた逆スタガ構造のＴＦＴ２１が配置さ
れている。このＴＦＴ２１のソース電極１９は透明電極
から成る画素電極２５に電気的に接続されている。この
画素電極２５は、前段の走査線Ｙｊにゲート絶縁膜１３
を兼ねる窒化シリコン膜（ＳｉＮｘ）を介して積層配置
され、画素電極２５と前段の走査線Ｙｊとの間で補助容
量Ｃｓが形成される。尚、この補助容量Ｃｓは、走査線
Ｙｊと画素電極２５とを直接積層配置する必要はなく、
例えば他の金属材料と電気的に接続して互いに重畳する
ようにしても構わない。例えば、画素電極２５に信号線
Ｘｉ形成と同一工程で走査線Ｙｊに対向する電極を形成
しても構わない。
に、ガラス基板１０上に配置される１０２４本のモリブ
デン・タングステン（ＭｏＷ）合金からなる走査線Ｙｊ
(j-1,2, …,768) と、後述するＴＦＴ２１のゲート絶縁
膜１３を兼ねる窒化シリコン膜（ＳｉＮｘ）を介して直
交する１０２４×３本のアルミニウムから成る信号線Ｘ
ｉ（ｉ=1,2, …,1024 ×3)とを含む。そして、走査線Ｙ
ｊと信号線Ｘｉとの交差部近傍には、走査線Ｙｊから導
出されたゲート電極１５、信号線Ｘｉから導出されたド
レイン電極１８、活性層１７として非晶質シリコン（ａ
−Ｓｉ）膜を備えた逆スタガ構造のＴＦＴ２１が配置さ
れている。このＴＦＴ２１のソース電極１９は透明電極
から成る画素電極２５に電気的に接続されている。この
画素電極２５は、前段の走査線Ｙｊにゲート絶縁膜１３
を兼ねる窒化シリコン膜（ＳｉＮｘ）を介して積層配置
され、画素電極２５と前段の走査線Ｙｊとの間で補助容
量Ｃｓが形成される。尚、この補助容量Ｃｓは、走査線
Ｙｊと画素電極２５とを直接積層配置する必要はなく、
例えば他の金属材料と電気的に接続して互いに重畳する
ようにしても構わない。例えば、画素電極２５に信号線
Ｘｉ形成と同一工程で走査線Ｙｊに対向する電極を形成
しても構わない。
【００１９】この例では、走査線Ｙｊとしてモリブデン
・タングステン（ＭｏＷ）合金の他に、低抵抗材料とし
てアルミニウム、アルミニウムと希土類元素との合金、
銅あるいはその合金等が仕様可能であり、低抵抗材料を
用いることが配線の時定数を下げ、書き込み時間を長く
する上で望ましい。
・タングステン（ＭｏＷ）合金の他に、低抵抗材料とし
てアルミニウム、アルミニウムと希土類元素との合金、
銅あるいはその合金等が仕様可能であり、低抵抗材料を
用いることが配線の時定数を下げ、書き込み時間を長く
する上で望ましい。
【００２０】対向基板４１は、ガラス基板４０上に透明
電極から成る対向電極４９を含み、ガラス基板４０と対
向電極４９との間には、遮光膜４３、カラーフィルタ４
５等が配置される。
電極から成る対向電極４９を含み、ガラス基板４０と対
向電極４９との間には、遮光膜４３、カラーフィルタ４
５等が配置される。
【００２１】この液晶パネル3 の信号線Ｘｉのそれぞれ
は、アレイ基板１１の一端側に引き出され、それぞれ信
号線Ｘｉに映像信号電圧ＶＸｉを供給する信号線駆動回
路８１に、走査線Ｙｊのそれぞれもアレイ基板１１の他
の一端側に引き出され、走査パルスＶＹｉを供給する走
査線駆動回路９１に接続されている。
は、アレイ基板１１の一端側に引き出され、それぞれ信
号線Ｘｉに映像信号電圧ＶＸｉを供給する信号線駆動回
路８１に、走査線Ｙｊのそれぞれもアレイ基板１１の他
の一端側に引き出され、走査パルスＶＹｉを供給する走
査線駆動回路９１に接続されている。
【００２２】この実施例では、走査線Ｙｊの時定数が略
４．８μｓであり、波形の歪みを考慮して図４の点線で
示す走査パルスＶＹｊを走査線駆動回路９１から順次供
給するように構成した。即ち、この実施例の場合、一水
平走査期間（１Ｈ）は２０．７μｓであり、走査パルス
ＶＹｊの立ち上りの遅延量（ΔＴ１）を１μｓとし、ま
た走査パルスＶＹｊの遅延に基づき次段の水平画素ライ
ンに対応した映像信号電圧ＶＸｉが書き込まれないよう
に走査パルスＶＹｊの立ち下がりの前倒し量（ΔＴ２）
を５μｓとした。即ち、走査線Ｙｊの時定数が略４．８
μｓであるのに対して、隣接する走査パルスＶＹｊの間
隔を上記の時定数よりも大きい６μｓとした。隣接する
走査パルスＶＹｊの間隔の設定は、最終的に不所望な電
圧が書き込まれないよう走査パルスＶＹｊの立ち下がり
の前倒し量（ΔＴ２）により調整することが望ましい。
４．８μｓであり、波形の歪みを考慮して図４の点線で
示す走査パルスＶＹｊを走査線駆動回路９１から順次供
給するように構成した。即ち、この実施例の場合、一水
平走査期間（１Ｈ）は２０．７μｓであり、走査パルス
ＶＹｊの立ち上りの遅延量（ΔＴ１）を１μｓとし、ま
た走査パルスＶＹｊの遅延に基づき次段の水平画素ライ
ンに対応した映像信号電圧ＶＸｉが書き込まれないよう
に走査パルスＶＹｊの立ち下がりの前倒し量（ΔＴ２）
を５μｓとした。即ち、走査線Ｙｊの時定数が略４．８
μｓであるのに対して、隣接する走査パルスＶＹｊの間
隔を上記の時定数よりも大きい６μｓとした。隣接する
走査パルスＶＹｊの間隔の設定は、最終的に不所望な電
圧が書き込まれないよう走査パルスＶＹｊの立ち下がり
の前倒し量（ΔＴ２）により調整することが望ましい。
【００２３】この走査パルスＶＹｊは、走査線Ｙｊの時
定数の影響を受けて、その終端側では図中実線の如く歪
む。例えば、この実線の走査パルスに基づけば、一水平
走査期間（１Ｈ）内の時刻ｔ１で走査パルスＹｊは立ち
上がり、時刻ｔ２でＴＦＴ２１のしきい値を超えてＴＦ
Ｔ２１はオン状態となる。そして、時刻ｔ３で走査パル
スＶｙｊは立ち下がりを開始し、時刻ｔ４でしきい値を
下回った時点でＴＦＴ２１はオフされる。また、次の一
水平走査期間（１Ｈ）内の時刻ｔ５で走査パルスＹｊは
立ち上がり、時刻ｔ６でＴＦＴ２１のしきい値を超えて
ＴＦＴ２１はオン状態となる。そして、時刻ｔ７で走査
パルスＶｙｊは立ち下がりを開始し、時刻ｔ８でしきい
値を下回った時点でＴＦＴ２１はオフされる。
定数の影響を受けて、その終端側では図中実線の如く歪
む。例えば、この実線の走査パルスに基づけば、一水平
走査期間（１Ｈ）内の時刻ｔ１で走査パルスＹｊは立ち
上がり、時刻ｔ２でＴＦＴ２１のしきい値を超えてＴＦ
Ｔ２１はオン状態となる。そして、時刻ｔ３で走査パル
スＶｙｊは立ち下がりを開始し、時刻ｔ４でしきい値を
下回った時点でＴＦＴ２１はオフされる。また、次の一
水平走査期間（１Ｈ）内の時刻ｔ５で走査パルスＹｊは
立ち上がり、時刻ｔ６でＴＦＴ２１のしきい値を超えて
ＴＦＴ２１はオン状態となる。そして、時刻ｔ７で走査
パルスＶｙｊは立ち下がりを開始し、時刻ｔ８でしきい
値を下回った時点でＴＦＴ２１はオフされる。
【００２４】このように、この実施例によれば、走査前
段のＴＦＴ２１のオン期間と、次段の走査線Ｙｊ＋１に
接続されるＴＦＴ２１のオン期間とは互いに重ならな
い、更には走査前段のＴＦＴ２１のオン期間と次段の走
査線Ｙｊ＋１に供給される走査パルスＶＹｊ＋１の立ち
上がりとの間には走査線Ｙｊの時定数よりも十分な間隔
（ΔＴ３）があけられている。この間隔は、可能な限り
短い方がＴＦＴ２１への書き込み時間が増大できるため
好ましい。
段のＴＦＴ２１のオン期間と、次段の走査線Ｙｊ＋１に
接続されるＴＦＴ２１のオン期間とは互いに重ならな
い、更には走査前段のＴＦＴ２１のオン期間と次段の走
査線Ｙｊ＋１に供給される走査パルスＶＹｊ＋１の立ち
上がりとの間には走査線Ｙｊの時定数よりも十分な間隔
（ΔＴ３）があけられている。この間隔は、可能な限り
短い方がＴＦＴ２１への書き込み時間が増大できるため
好ましい。
【００２５】これにより、走査線Ｙｊに次段の走査線Ｙ
ｊ＋１に接続される液晶容量Ｃｌｃが悪影響することが
防止される。つまり、走査線Ｙｊに接続される容量が十
分に低減された状態が維持され、これにより走査パルス
ＶＹｊの給電側と終端側とで走査パルスＶＹｊの遅延量
の差が低減される。これにより、最適な対向電極電位を
設定することが可能となり、よってフリッカや焼き付き
が低減され、良好な表示品位が維持できるアクティブマ
トリクス型液晶表示装置が得られる。
ｊ＋１に接続される液晶容量Ｃｌｃが悪影響することが
防止される。つまり、走査線Ｙｊに接続される容量が十
分に低減された状態が維持され、これにより走査パルス
ＶＹｊの給電側と終端側とで走査パルスＶＹｊの遅延量
の差が低減される。これにより、最適な対向電極電位を
設定することが可能となり、よってフリッカや焼き付き
が低減され、良好な表示品位が維持できるアクティブマ
トリクス型液晶表示装置が得られる。
【００２６】尚、上述した走査パルスＶＹｊは、通常の
シフトレジスタ出力の一部をマスクすることにより容易
に生成でき、マスク期間を異ならしめることにより種々
の設定が可能となる。
シフトレジスタ出力の一部をマスクすることにより容易
に生成でき、マスク期間を異ならしめることにより種々
の設定が可能となる。
【００２７】上述した実施例の他に、ＴＦＴ２１として
多結晶シリコン（ｐ−Ｓｉ）薄膜が用いられても構わな
い。多結晶シリコン（ｐ−Ｓｉ）薄膜は移動度が高く、
このため走査パルスＶＹｊのオン期間を短く設定して
も、十分な書き込み能力が維持できる。しかも、光に対
して非晶質シリコン（ａ−Ｓｉ：Ｈ）に比べて鈍感であ
り、リーク電流が低減できることから、従来に比べて補
助容量Ｃｓが小さくでき、一層の高開口率化が達成可能
となる。
多結晶シリコン（ｐ−Ｓｉ）薄膜が用いられても構わな
い。多結晶シリコン（ｐ−Ｓｉ）薄膜は移動度が高く、
このため走査パルスＶＹｊのオン期間を短く設定して
も、十分な書き込み能力が維持できる。しかも、光に対
して非晶質シリコン（ａ−Ｓｉ：Ｈ）に比べて鈍感であ
り、リーク電流が低減できることから、従来に比べて補
助容量Ｃｓが小さくでき、一層の高開口率化が達成可能
となる。
【００２８】
【発明の効果】本発明のアクティブマトリクス型表示装
置によれば、高開口率化が達成され、しかもフリッカが
発生し難く、高品位な表示画像が得られる。
置によれば、高開口率化が達成され、しかもフリッカが
発生し難く、高品位な表示画像が得られる。
【図１】図１は、この発明の一実施例の液晶表示装置の
概略構成図である。
概略構成図である。
【図２】図２は、図１の液晶表示装置を構成するアレイ
基板の一部概略正面図である。
基板の一部概略正面図である。
【図３】図３は、図２中ＡＡ’線に沿って切断した液晶
パネルの一部概略断面図である。
パネルの一部概略断面図である。
【図４】図４は、この実施例の駆動波形を示す図であ
る。
る。
【図５】図５は、この実施例のアクティブマトリクス型
液晶表示装置の一部等価回路図である。
液晶表示装置の一部等価回路図である。
【図６】図６は、従来のアクティブマトリクス型液晶表
示装置の駆動波形である。
示装置の駆動波形である。
１…液晶表示装置 ３…液晶パネル １１…アレイ基板 ２１…ＴＦＴ ２５…画素電極 ４１…対向基板
Claims (4)
- 【請求項１】 互いに交差する複数本の信号線と複数本
の走査線との各交点近傍にスイッチ素子を介して配置さ
れる画素電極を含むアレイ基板と、このアレイ基板に対
向する対向基板と、前記アレイ基板と前記対向基板との
間に保持される光変調層とを含む表示パネルと、 前記信号線に映像信号電圧を供給する信号線駆動手段
と、 前記走査線に前記スイッチ素子をオンする第１電圧と前
記スイッチ素子をオフする第２電圧を含む走査パルスを
供給する走査線駆動手段とを備えたアクティブマトリク
ス型表示装置において、 一の前記走査線に前記スイッチ素子を介して接続される
前記画素電極は他の一前記走査線と誘電体層を介して電
気的に容量を形成し、 前記一の走査線の前記スイッチ素子のオン期間と前記他
の一走査線の前記スイッチ素子のオン期間とが実質的に
重ならないことを特徴とするアクティブマトリクス型表
示装置。 - 【請求項２】 前記スイッチ素子は、活性層として非単
結晶半導体が用いられて成ることを特徴とする請求項１
記載のアクティブマトリクス型表示装置。 - 【請求項３】 前記走査線駆動手段から前記走査線のそ
れぞれに出力される前記走査パルスの前記第１電圧期間
は、一水平走査期間よりも短いことを特徴とするアクテ
ィブマトリクス型表示装置。 - 【請求項４】 互いに交差する複数本の信号線と複数本
の走査線との各交点近傍にスイッチ素子を介して配置さ
れる画素電極を含むアレイ基板と、このアレイ基板に対
向する対向基板と、前記アレイ基板と前記対向基板との
間に保持される光変調層とを含む表示パネルと、 前記信号線に映像信号電圧を供給する信号線駆動手段
と、 前記走査線に前記スイッチ素子をオンする第１電圧と前
記スイッチ素子をオフする第２電圧を含む走査パルスを
供給する走査線駆動手段とを備えたアクティブマトリク
ス型表示装置において、 一の前記走査線に前記スイッチ素子を介して接続される
前記画素電極は他の一前記走査線と誘電体層を介して電
気的に容量を形成し、 前記一の走査線に出力される第１電圧期間と前記他の一
走査線に出力される第１電圧期間との間隔が前記走査線
の時定数よりも長く設定されることを特徴とするアクテ
ィブマトリクス型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22320397A JPH1164821A (ja) | 1997-08-20 | 1997-08-20 | アクティブマトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22320397A JPH1164821A (ja) | 1997-08-20 | 1997-08-20 | アクティブマトリクス型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1164821A true JPH1164821A (ja) | 1999-03-05 |
Family
ID=16794415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22320397A Pending JPH1164821A (ja) | 1997-08-20 | 1997-08-20 | アクティブマトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1164821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100422804C (zh) * | 2000-12-04 | 2008-10-01 | 株式会社日立显示器 | 液晶显示器 |
| US7750882B2 (en) | 2001-06-07 | 2010-07-06 | Hitachi, Ltd. | Display apparatus and driving device for displaying |
-
1997
- 1997-08-20 JP JP22320397A patent/JPH1164821A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100422804C (zh) * | 2000-12-04 | 2008-10-01 | 株式会社日立显示器 | 液晶显示器 |
| US7750882B2 (en) | 2001-06-07 | 2010-07-06 | Hitachi, Ltd. | Display apparatus and driving device for displaying |
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