JPH06103758A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH06103758A JPH06103758A JP4251226A JP25122692A JPH06103758A JP H06103758 A JPH06103758 A JP H06103758A JP 4251226 A JP4251226 A JP 4251226A JP 25122692 A JP25122692 A JP 25122692A JP H06103758 A JPH06103758 A JP H06103758A
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Abstract
(57)【要約】
【目的】 本発明はダイナミック型半導体記憶装置に関
し、セルフリフレッシュ時に消費電流を低減するダイナ
ミック型半導体記憶装置を提供することを目的としてい
る。 【構成】 ダイナミック型メモリセルを有するセルアレ
イと、該ダイナミック型メモリセルに対して情報の読み
書きを行う情報読み書き手段と、該ダイナミック型メモ
リセルに保持された情報を所定時間内にリフレッシュす
るセルフリフレッシュ手段と、装置内に所定の電源電圧
を供給する電源電圧供給手段とを備え、前記電源電圧供
給手段から前記セルフリフレッシュ手段に供給する電源
電圧を降圧する降圧手段を設けるように構成する。
し、セルフリフレッシュ時に消費電流を低減するダイナ
ミック型半導体記憶装置を提供することを目的としてい
る。 【構成】 ダイナミック型メモリセルを有するセルアレ
イと、該ダイナミック型メモリセルに対して情報の読み
書きを行う情報読み書き手段と、該ダイナミック型メモ
リセルに保持された情報を所定時間内にリフレッシュす
るセルフリフレッシュ手段と、装置内に所定の電源電圧
を供給する電源電圧供給手段とを備え、前記電源電圧供
給手段から前記セルフリフレッシュ手段に供給する電源
電圧を降圧する降圧手段を設けるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、詳しくは、例えば、半導体メモリの分野に用いて好
適な、リフレッシュ動作を自動的に行う、いわゆる、セ
ルフリフレッシュ動作を行うＤＲＡＭ（Dynamic Random
Access Memory）等のダイナミック型半導体記憶装置に
関する。
り、詳しくは、例えば、半導体メモリの分野に用いて好
適な、リフレッシュ動作を自動的に行う、いわゆる、セ
ルフリフレッシュ動作を行うＤＲＡＭ（Dynamic Random
Access Memory）等のダイナミック型半導体記憶装置に
関する。
【０００２】［発明の背景］近年、情報処理装置の高機
能・高性能化に伴い、情報処理装置内部に用いられる半
導体メモリとして、低消費電力で大容量化が容易なＤＲ
ＡＭ等のダイナミック型半導体記憶装置が数多く開発さ
れている。ＤＲＡＭは、コンデンサに電荷を蓄えるか否
かを情報の“１”と“０”とに対応させることによって
情報を記憶する半導体メモリであり、メモリセルが小面
積で実現できることから大容量で経済的なメモリが得ら
れるため、汎用の大型コンピュータからパーソナルコン
ピュータに至るまでの幅広い分野のコンピュータのメイ
ンメモリに用いられている。
能・高性能化に伴い、情報処理装置内部に用いられる半
導体メモリとして、低消費電力で大容量化が容易なＤＲ
ＡＭ等のダイナミック型半導体記憶装置が数多く開発さ
れている。ＤＲＡＭは、コンデンサに電荷を蓄えるか否
かを情報の“１”と“０”とに対応させることによって
情報を記憶する半導体メモリであり、メモリセルが小面
積で実現できることから大容量で経済的なメモリが得ら
れるため、汎用の大型コンピュータからパーソナルコン
ピュータに至るまでの幅広い分野のコンピュータのメイ
ンメモリに用いられている。
【０００３】しかし、ＤＲＡＭは、ＳＲＡＭ（Static R
andom Access Memory ）のようにフリップフロップによ
る情報保持機構をもたないため、例えば、代表的な回路
形式として１ビット当たりのメモリセルがＭＯＳトラン
ジスタとコンデンサとの２素子で構成された１トランジ
スタ形メモリを例に採った場合、情報を記憶させた後に
放置しておくと、リーク電流によって時間の経過と共に
記憶されている情報が消失してしまうという性質があ
る。
andom Access Memory ）のようにフリップフロップによ
る情報保持機構をもたないため、例えば、代表的な回路
形式として１ビット当たりのメモリセルがＭＯＳトラン
ジスタとコンデンサとの２素子で構成された１トランジ
スタ形メモリを例に採った場合、情報を記憶させた後に
放置しておくと、リーク電流によって時間の経過と共に
記憶されている情報が消失してしまうという性質があ
る。
【０００４】そこで、ある一定の時間内に、記憶してい
る情報を読み出し、再度書き込みを行うというリフレッ
シュ動作が必要となる。
る情報を読み出し、再度書き込みを行うというリフレッ
シュ動作が必要となる。
【０００５】
【従来の技術】従来のこの種の半導体記憶装置として
は、例えば、図６に示すようなものがある。この半導体
記憶装置は、大別して、クロック発生部１、メモリ部
２、メモリ周辺部３、セルフリフレッシュ部４からな
り、クロック発生部１は、クロックジェネレータ５，
６、ライトクロックジェネレータ７、モードコントロー
ラ８から、メモリ部２は、メモリセル９、ロウデコーダ
１０、コラムデコーダ１１、センスアンプ＆Ｉ／Ｏゲー
ト１２から、メモリ周辺部３は、アドレスバッファ＆プ
リデコーダ１３、リフレッシュアドレスカウンタ１４、
基板バイアスジェネレータ１５、データ入力バッファ１
６、データ出力バッファ１７から、また、セルフリフレ
ッシュ部４は、オシレータ１８、分周回路１９、基板バ
イアスジェネレータ２０、タイミング回路２１、アンド
ゲート２２からそれぞれ構成されている。
は、例えば、図６に示すようなものがある。この半導体
記憶装置は、大別して、クロック発生部１、メモリ部
２、メモリ周辺部３、セルフリフレッシュ部４からな
り、クロック発生部１は、クロックジェネレータ５，
６、ライトクロックジェネレータ７、モードコントロー
ラ８から、メモリ部２は、メモリセル９、ロウデコーダ
１０、コラムデコーダ１１、センスアンプ＆Ｉ／Ｏゲー
ト１２から、メモリ周辺部３は、アドレスバッファ＆プ
リデコーダ１３、リフレッシュアドレスカウンタ１４、
基板バイアスジェネレータ１５、データ入力バッファ１
６、データ出力バッファ１７から、また、セルフリフレ
ッシュ部４は、オシレータ１８、分周回路１９、基板バ
イアスジェネレータ２０、タイミング回路２１、アンド
ゲート２２からそれぞれ構成されている。
【０００６】以上の構成において、通常動作モード時
は、図７（ａ）に示すように、￣ＲＡＳ（以下、￣は反
転信号を示すトップバーを表す）が“Ｌ”となった後に
￣ＣＡＳが“Ｌ”となるタイミングでクロックが供給さ
れるが、リフレッシュモード時には、図７（ｂ）に示す
ように、￣ＣＡＳが先に“Ｌ”とされ、その後に￣ＲＡ
Ｓが“Ｌ”となると、ＣＢＲのリフレッシュモードとな
り、この状態が１００μｓの期間保持されることによっ
てセルフリフレッシュモードに移行される。
は、図７（ａ）に示すように、￣ＲＡＳ（以下、￣は反
転信号を示すトップバーを表す）が“Ｌ”となった後に
￣ＣＡＳが“Ｌ”となるタイミングでクロックが供給さ
れるが、リフレッシュモード時には、図７（ｂ）に示す
ように、￣ＣＡＳが先に“Ｌ”とされ、その後に￣ＲＡ
Ｓが“Ｌ”となると、ＣＢＲのリフレッシュモードとな
り、この状態が１００μｓの期間保持されることによっ
てセルフリフレッシュモードに移行される。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体記憶装置にあっては、セルフリフレッ
シュ部４とそれ以外の回路とも同一の電源電圧ＶCCを用
いるという構成となっていたため、以下に述べるような
問題点があった。すなわち、通常、セルフリフレッシュ
時には、二次電池等のバックアップ電源により電源が供
給される場合が多く、長時間のデータ保持のためにもセ
ルフリフレッシュ時における消費電流の低減が重要とな
るが、実際の回路では、セルフリフレッシュ部４は、他
の回路（クロック発生部１、メモリ部２、メモリ周辺部
３）と同一の電源電圧ＶCCを用いているため、セルフリ
フレッシュ時にかなりの電流が消費されていた。
うな従来の半導体記憶装置にあっては、セルフリフレッ
シュ部４とそれ以外の回路とも同一の電源電圧ＶCCを用
いるという構成となっていたため、以下に述べるような
問題点があった。すなわち、通常、セルフリフレッシュ
時には、二次電池等のバックアップ電源により電源が供
給される場合が多く、長時間のデータ保持のためにもセ
ルフリフレッシュ時における消費電流の低減が重要とな
るが、実際の回路では、セルフリフレッシュ部４は、他
の回路（クロック発生部１、メモリ部２、メモリ周辺部
３）と同一の電源電圧ＶCCを用いているため、セルフリ
フレッシュ時にかなりの電流が消費されていた。
【０００８】［目的］そこで本発明は、セルフリフレッ
シュ時に消費電流を低減するダイナミック型半導体記憶
装置を提供することを目的としている。
シュ時に消費電流を低減するダイナミック型半導体記憶
装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明によるダイナミッ
ク型半導体記憶装置は上記目的達成のため、ダイナミッ
ク型メモリセルを有するセルアレイと、該ダイナミック
型メモリセルに対して情報の読み書きを行う情報読み書
き手段と、該ダイナミック型メモリセルに保持された情
報を所定時間内にリフレッシュするセルフリフレッシュ
手段と、装置内に所定の電源電圧を供給する電源電圧供
給手段とを備え、前記電源電圧供給手段から前記セルフ
リフレッシュ手段に供給する電源電圧を降圧する降圧手
段を設けるように構成している。
ク型半導体記憶装置は上記目的達成のため、ダイナミッ
ク型メモリセルを有するセルアレイと、該ダイナミック
型メモリセルに対して情報の読み書きを行う情報読み書
き手段と、該ダイナミック型メモリセルに保持された情
報を所定時間内にリフレッシュするセルフリフレッシュ
手段と、装置内に所定の電源電圧を供給する電源電圧供
給手段とを備え、前記電源電圧供給手段から前記セルフ
リフレッシュ手段に供給する電源電圧を降圧する降圧手
段を設けるように構成している。
【００１０】なお、この場合、セルフリフレッシュ時
は、前記ダイナミック型メモリセル及び前記情報読み書
き手段に供給する電源電圧をそのままとし、前記セルフ
リフレッシュ手段に供給する電源電圧のみ下げることが
好ましく、さらに、前記セルフリフレッシュ手段は、イ
ンバータ回路を奇数段接続し、該インバータ回路の所定
のノードに該インバータ回路のインピーダンスよりも高
い抵抗値を有するプルアップ抵抗またはプルダウン抵抗
を接続して構成するオシレータを備え、該オシレータ
は、該インバータ回路の閾値の和以下の電源電圧で動作
するように構成することが有効である。
は、前記ダイナミック型メモリセル及び前記情報読み書
き手段に供給する電源電圧をそのままとし、前記セルフ
リフレッシュ手段に供給する電源電圧のみ下げることが
好ましく、さらに、前記セルフリフレッシュ手段は、イ
ンバータ回路を奇数段接続し、該インバータ回路の所定
のノードに該インバータ回路のインピーダンスよりも高
い抵抗値を有するプルアップ抵抗またはプルダウン抵抗
を接続して構成するオシレータを備え、該オシレータ
は、該インバータ回路の閾値の和以下の電源電圧で動作
するように構成することが有効である。
【００１１】
【作用】請求項１記載の発明では、降圧手段によってセ
ルフリフレッシュ手段に供給される電源電圧が降圧さ
れ、セルフリフレッシュ手段の消費電流が抑えられる。
請求項２記載の発明では、セルフリフレッシュ時にダイ
ナミック型メモリセル及び情報読み書き手段に供給する
電源電圧がそのままで、セルフリフレッシュ手段に供給
される電源電圧のみが下げられるため、セルフリフレッ
シュ手段の消費電力が抑えられつつ、情報の読み書き処
理速度の低下が抑えられる。
ルフリフレッシュ手段に供給される電源電圧が降圧さ
れ、セルフリフレッシュ手段の消費電流が抑えられる。
請求項２記載の発明では、セルフリフレッシュ時にダイ
ナミック型メモリセル及び情報読み書き手段に供給する
電源電圧がそのままで、セルフリフレッシュ手段に供給
される電源電圧のみが下げられるため、セルフリフレッ
シュ手段の消費電力が抑えられつつ、情報の読み書き処
理速度の低下が抑えられる。
【００１２】請求項３記載の発明では、セルフリフレッ
シュ手段に、インバータ回路の閾値の和以下の電源電圧
で動作するオシレータが設けられ、消費電力低減時にお
いても確実な動作が行える。すなわち、これによってセ
ルフリフレッシュ時における消費電流が抑えられ、消費
電力が低減される。
シュ手段に、インバータ回路の閾値の和以下の電源電圧
で動作するオシレータが設けられ、消費電力低減時にお
いても確実な動作が行える。すなわち、これによってセ
ルフリフレッシュ時における消費電流が抑えられ、消費
電力が低減される。
【００１３】
【実施例】以下、本発明を図面に基づいて説明する。図
１は本発明に係るダイナミック型半導体記憶装置の一実
施例を示す図であり、その概略構成を示すブロック図で
ある。まず、構成を説明する。
１は本発明に係るダイナミック型半導体記憶装置の一実
施例を示す図であり、その概略構成を示すブロック図で
ある。まず、構成を説明する。
【００１４】なお、図１において、図６に示す従来例に
付された番号と同一番号は同一部分を示す。本実施例の
ダイナミック型半導体記憶装置のセルフリフレッシュ部
４は、オシレータ１８、分周回路１９、基板バイアスジ
ェネレータ２０、タイミング回路２１、アンドゲート２
２、及びレベル変換回路３０から構成されている。
付された番号と同一番号は同一部分を示す。本実施例の
ダイナミック型半導体記憶装置のセルフリフレッシュ部
４は、オシレータ１８、分周回路１９、基板バイアスジ
ェネレータ２０、タイミング回路２１、アンドゲート２
２、及びレベル変換回路３０から構成されている。
【００１５】なお、図１中、３１はセルフリフレッシュ
部４に供給する電源電圧を降圧する降圧回路である。レ
ベル変換回路３０は、図２に示すように、ＰチャネルＭ
ＯＳトランジスタＱ１，Ｑ４、ＮチャネルＭＯＳトラン
ジスタＱ２，Ｑ３，Ｑ５，Ｑ６、インバータＩＮＶ１か
ら構成され、入力端から“Ｈ”を入力すると、Ｎチャネ
ルＭＯＳトランジスタＱ２，Ｑ３がオンするとともに、
ＮチャネルＭＯＳトランジスタＱ５，Ｑ６がオフするた
め、ＰチャネルＭＯＳトランジスタＱ１がオフするとと
もに、ＰチャネルＭＯＳトランジスタＱ４がオンし、出
力端から“Ｈ”を出力する。
部４に供給する電源電圧を降圧する降圧回路である。レ
ベル変換回路３０は、図２に示すように、ＰチャネルＭ
ＯＳトランジスタＱ１，Ｑ４、ＮチャネルＭＯＳトラン
ジスタＱ２，Ｑ３，Ｑ５，Ｑ６、インバータＩＮＶ１か
ら構成され、入力端から“Ｈ”を入力すると、Ｎチャネ
ルＭＯＳトランジスタＱ２，Ｑ３がオンするとともに、
ＮチャネルＭＯＳトランジスタＱ５，Ｑ６がオフするた
め、ＰチャネルＭＯＳトランジスタＱ１がオフするとと
もに、ＰチャネルＭＯＳトランジスタＱ４がオンし、出
力端から“Ｈ”を出力する。
【００１６】すなわち、この場合、入力時には高電位電
源電圧ＶCCよりも低いレベルの“Ｈ”であっても、出力
時には“Ｈ”のレベルは高電位電源電圧ＶCCのレベルと
して出力することができる。降圧回路３１は、図３
（ａ）に示すように、抵抗Ｒ１、ＮチャネルＭＯＳトラ
ンジスタＱ７，Ｑ９，Ｑ１０、ＰチャネルＭＯＳトラン
ジスタＱ８から構成され、外部から供給される高電位電
源電圧ＶCCを、ＰチャネルＭＯＳトランジスタの閾値電
圧ＶthP とＮチャネルＭＯＳトランジスタの閾値電圧Ｖ
thN とを加算した高電位電源電圧ＶCCL として供給する
ものである。
源電圧ＶCCよりも低いレベルの“Ｈ”であっても、出力
時には“Ｈ”のレベルは高電位電源電圧ＶCCのレベルと
して出力することができる。降圧回路３１は、図３
（ａ）に示すように、抵抗Ｒ１、ＮチャネルＭＯＳトラ
ンジスタＱ７，Ｑ９，Ｑ１０、ＰチャネルＭＯＳトラン
ジスタＱ８から構成され、外部から供給される高電位電
源電圧ＶCCを、ＰチャネルＭＯＳトランジスタの閾値電
圧ＶthP とＮチャネルＭＯＳトランジスタの閾値電圧Ｖ
thN とを加算した高電位電源電圧ＶCCL として供給する
ものである。
【００１７】すなわち、この降圧された電源電圧ＶCCL
をＣＭＯＳインバータに供給した場合、ＣＭＯＳインバ
ータを構成するＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタに直流電流が流れることがな
い。また、本実施例におけるオシレータ１８は、図３
（ｂ）に示すように、奇数段（この場合、５段）のイン
バータ回路ＩＮＶ１０〜ＩＮＶ１４から構成されてい
る。
をＣＭＯＳインバータに供給した場合、ＣＭＯＳインバ
ータを構成するＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタに直流電流が流れることがな
い。また、本実施例におけるオシレータ１８は、図３
（ｂ）に示すように、奇数段（この場合、５段）のイン
バータ回路ＩＮＶ１０〜ＩＮＶ１４から構成されてい
る。
【００１８】前述したように、オシレータ１８には降圧
回路３１から電源電圧ＶCCL が供給されるため、例え
ば、ＰチャネルＭＯＳトランジスタＱ１１及びＮチャネ
ルＭＯＳトランジスタＱ１２からなるインバータ回路Ｉ
ＮＶ１１には直流電流は流れないが、ＰチャネルＭＯＳ
トランジスタＱ１１及びＮチャネルＭＯＳトランジスタ
Ｑ１２が共にオフする可能性があり、ＰチャネルＭＯＳ
トランジスタＱ１１及びＮチャネルＭＯＳトランジスタ
Ｑ１２が共にオフした場合、オシレータ１８は動作しな
くなる。
回路３１から電源電圧ＶCCL が供給されるため、例え
ば、ＰチャネルＭＯＳトランジスタＱ１１及びＮチャネ
ルＭＯＳトランジスタＱ１２からなるインバータ回路Ｉ
ＮＶ１１には直流電流は流れないが、ＰチャネルＭＯＳ
トランジスタＱ１１及びＮチャネルＭＯＳトランジスタ
Ｑ１２が共にオフする可能性があり、ＰチャネルＭＯＳ
トランジスタＱ１１及びＮチャネルＭＯＳトランジスタ
Ｑ１２が共にオフした場合、オシレータ１８は動作しな
くなる。
【００１９】そこで、本実施例では、オシレータ１８に
インバータ回路ＩＮＶ１１のインピーダンスよりも高い
抵抗値を有するプルダウン抵抗Ｒ１１を所定のノードに
設けることで平衡状態を崩し、ＰチャネルＭＯＳトラン
ジスタＱ１１及びＮチャネルＭＯＳトランジスタＱ１２
が共にオフすることがないようにしている。したがっ
て、本実施例では、図４に示すように、セルフリフレッ
シュモード状態となると、降圧回路３１によってセルフ
リフレッシュ部４に供給される電源電圧がＶCCからＶ
CCL に降圧されるため、セルフリフレッシュ部４内での
消費電流を抑えることができる。
インバータ回路ＩＮＶ１１のインピーダンスよりも高い
抵抗値を有するプルダウン抵抗Ｒ１１を所定のノードに
設けることで平衡状態を崩し、ＰチャネルＭＯＳトラン
ジスタＱ１１及びＮチャネルＭＯＳトランジスタＱ１２
が共にオフすることがないようにしている。したがっ
て、本実施例では、図４に示すように、セルフリフレッ
シュモード状態となると、降圧回路３１によってセルフ
リフレッシュ部４に供給される電源電圧がＶCCからＶ
CCL に降圧されるため、セルフリフレッシュ部４内での
消費電流を抑えることができる。
【００２０】図５は本発明に係るダイナミック型半導体
記憶装置の他の実施例を示す図であり、その概略構成を
示すブロック図である。なお、図５において、図１に示
す一実施例に付された番号と同一番号は同一部分を示
す。セルフリフレッシュ時には、セルフリフレッシュ部
４と共に周辺回路においても早いスピードは要求されな
いため、本実施例では、セルフリフレッシュ部４からレ
ベル変換回路３０を除き、セルフリフレッシュ部４のみ
ならず、周辺回路に対してもセルフリフレッシュ時に低
電圧で駆動するように降圧回路３２を設けたものであ
る。
記憶装置の他の実施例を示す図であり、その概略構成を
示すブロック図である。なお、図５において、図１に示
す一実施例に付された番号と同一番号は同一部分を示
す。セルフリフレッシュ時には、セルフリフレッシュ部
４と共に周辺回路においても早いスピードは要求されな
いため、本実施例では、セルフリフレッシュ部４からレ
ベル変換回路３０を除き、セルフリフレッシュ部４のみ
ならず、周辺回路に対してもセルフリフレッシュ時に低
電圧で駆動するように降圧回路３２を設けたものであ
る。
【００２１】但し、メモリ部２のワード線及びビット線
は、セルフリフレッシュ時においても高速性が要求され
るため、高電位電源電圧ＶCCが供給されている。したが
って、本実施例では、セルフリフレッシュ時に周辺回路
も低電圧駆動を行うため、前述の実施例と比較して、消
費電流をより低減することができる。このように本実施
例では、セルフリフレッシュ時における消費電流を低減
することができ、低消費電力のダイナミック型半導体記
憶装置を提供できる。
は、セルフリフレッシュ時においても高速性が要求され
るため、高電位電源電圧ＶCCが供給されている。したが
って、本実施例では、セルフリフレッシュ時に周辺回路
も低電圧駆動を行うため、前述の実施例と比較して、消
費電流をより低減することができる。このように本実施
例では、セルフリフレッシュ時における消費電流を低減
することができ、低消費電力のダイナミック型半導体記
憶装置を提供できる。
【００２２】なお、上記実施例はオシレータにプルダウ
ン抵抗を設けた場合を例に採り説明しているが、プルア
ップ抵抗を設けることにより平衡状態を崩すものであっ
てもよいことはいうまでもない。
ン抵抗を設けた場合を例に採り説明しているが、プルア
ップ抵抗を設けることにより平衡状態を崩すものであっ
てもよいことはいうまでもない。
【００２３】
【発明の効果】請求項１記載の発明では、降圧手段によ
ってセルフリフレッシュ手段に供給する電源電圧を降圧
することで、セルフリフレッシュ手段の消費電流を抑え
ることができる。請求項２記載の発明では、セルフリフ
レッシュ時にダイナミック型メモリセル及び情報読み書
き手段に供給する電源電圧をそのままとし、セルフリフ
レッシュ手段に供給される電源電圧のみを下げること
で、セルフリフレッシュ手段の消費電力を抑えつつ、情
報の読み書き処理速度の低下を防止できる。
ってセルフリフレッシュ手段に供給する電源電圧を降圧
することで、セルフリフレッシュ手段の消費電流を抑え
ることができる。請求項２記載の発明では、セルフリフ
レッシュ時にダイナミック型メモリセル及び情報読み書
き手段に供給する電源電圧をそのままとし、セルフリフ
レッシュ手段に供給される電源電圧のみを下げること
で、セルフリフレッシュ手段の消費電力を抑えつつ、情
報の読み書き処理速度の低下を防止できる。
【００２４】請求項３記載の発明では、セルフリフレッ
シュ手段に、インバータ回路の閾値の和以下の電源電圧
で動作するオシレータを設けることで、消費電力低減時
においても確実な動作を行うことができる。したがっ
て、セルフリフレッシュ時における消費電流を抑えるこ
とができ、消費電力を低減できる。
シュ手段に、インバータ回路の閾値の和以下の電源電圧
で動作するオシレータを設けることで、消費電力低減時
においても確実な動作を行うことができる。したがっ
て、セルフリフレッシュ時における消費電流を抑えるこ
とができ、消費電力を低減できる。
【図面の簡単な説明】
【図１】一実施例のダイナミック型半導体記憶装置の概
略構成を示すブロック図である。
略構成を示すブロック図である。
【図２】レベル変換回路の回路例を示す回路図である。
【図３】降圧回路及びオシレータの回路例を示す回路図
である。
である。
【図４】一実施例の動作例を説明するためのタイミング
チャートである。
チャートである。
【図５】他の実施例のダイナミック型半導体記憶装置の
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図６】従来例の半導体記憶装置の概略構成を示すブロ
ック図である。
ック図である。
【図７】従来例の動作例を説明するためのタイミングチ
ャートである。
ャートである。
１ クロック発生部 ２ メモリ部 ３ メモリ周辺部 ４ セルフリフレッシュ部 ５，６ クロックジェネレータ ７ ライトクロックジェネレータ ８ モードコントローラ ９ メモリセル １０ ロウデコーダ １１ コラムデコーダ １２ センスアンプ＆Ｉ／Ｏゲート １３ アドレスバッファ＆プリデコーダ １４ リフレッシュアドレスカウンタ １５ 基板バイアスジェネレータ １６ データ入力バッファ １７ データ出力バッファ １８ オシレータ １９ 分周回路 ２０ 基板バイアスジェネレータ ２１ タイミング回路 ２２ アンドゲート ３０ レベル変換回路 ３１ 降圧回路 ３２ 降圧回路
Claims (3)
- 【請求項１】ダイナミック型メモリセルを有するセルア
レイと、 該ダイナミック型メモリセルに対して情報の読み書きを
行う情報読み書き手段と、 該ダイナミック型メモリセルに保持された情報を所定時
間内にリフレッシュするセルフリフレッシュ手段と、 装置内に所定の電源電圧を供給する電源電圧供給手段
と、 を備え、 前記電源電圧供給手段から前記セルフリフレッシュ手段
に供給する電源電圧を降圧する降圧手段を設けることを
特徴とするダイナミック型半導体記憶装置。 - 【請求項２】セルフリフレッシュ時は、前記ダイナミッ
ク型メモリセル及び前記情報読み書き手段に供給する電
源電圧をそのままとし、前記セルフリフレッシュ手段に
供給する電源電圧のみ下げることを特徴とする請求項１
記載のダイナミック型半導体記憶装置。 - 【請求項３】前記セルフリフレッシュ手段は、インバー
タ回路を奇数段接続し、該インバータ回路の所定のノー
ドに該インバータ回路のインピーダンスよりも高い抵抗
値を有するプルアップ抵抗またはプルダウン抵抗を接続
して構成するオシレータを備え、 該オシレータは、該インバータ回路の閾値の和以下の電
源電圧で動作することを特徴とする請求項１、または２
記載のダイナミック型半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25122692A JP3152758B2 (ja) | 1992-09-21 | 1992-09-21 | ダイナミック型半導体記憶装置 |
| IT93MI001390A IT1265136B1 (it) | 1992-06-29 | 1993-06-29 | Dispositivo di memoria a semiconduttori avente una funzione di auto- ricarica |
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