JP2014179161A - 半導体装置 - Google Patents

Abstract

【課題】チップサイズの増大を防止するとともに、消費電力の増加を抑制しつつ、ＭＯＳトランジスタの温度依存性を補償する。
【解決手段】半導体装置が、情報電荷蓄積用コンデンサとメモリセル選択用トランジスタから構成されるＤＲＡＭセルを有し、センス回路を構成するＭＯＳトランジスタの閾値電圧値をモニタし、情報電荷蓄積用コンデンサの容量とビット線寄生容量とから定まる転送比によって、モニタしたＭＯＳトランジスタの閾値電圧値を変換する。そして、変換された電圧値を基準温度において、プリチャージ回路のプリチャージ電圧が予め設定された電圧となるように、レベルシフトし、レベルシフトされた電圧値に電流供給能力を付加し、プリチャージ電圧として供給する。
【選択図】図５

Description

本発明は、半導体装置に用いられるセンス回路に関し、特に、センス回路を構成するＭＯＳトランジスタにおける閾値電圧の温度依存性を好適に補償するセンス回路、センス回路の温度補償方法およびデータ処理システムに関する。

一般に、半導体装置に用いられるＭＯＳトランジスタにおいては、その閾値電圧が温度に依存して変化し、これにより回路の温度マ−ジンが低下することが知られている。そのため、従来より、この温度依存性を補償するための技術が多く提案されている。

例えば、特許文献１に記載の技術は、ＭＯＳスタティックメモリにおけるセンスアンプ回路に関するものであり、差動増幅器を用いて、この差動増幅器の出力レベルを温度に応じて変化させ、これにより、センスアンプ回路の出力バッファのオン出力レベルを安定させる技術が開示されている。

また、特許文献２に記載の技術は、電圧比較器の入力閾値の制御に関するものであり、ゲートに信号を入力し、ドレインを電源に接続するとともに、ソースを出力ラインに接続したＰＭＯＳトランジスタと、出力ラインとグランドの間に直列に２つのＮＭＯＳトランジスタが接続されるとともに、これを縦列に配置し、直列接続された一方のＮＭＯＳトランジスタのゲートに信号を入力するとともに、他方のＮＭＯＳトランジスタのゲートに、固定された制御電圧を入力した電圧比較器が開示されている。この技術は、ＭＯＳトランジスタのコンダクタンスがゲート電圧と一意の関係にあることに着目し、上記回路を抵抗からなる等価回路と考え、各ＭＯＳトランジスタに供給するゲート電圧を個別に調整して、コンダクタンスを変化させることにより、電圧比較器の入力閾値を制御しようとするものである。

ここで、図１９は、階層型ビット線構造のＤＲＡＭに用いられるセンス回路に温度補償を適用しない場合のＭＯＳトランジスタの閾値電圧分布、すなわち、製造ばらつきの許容範囲を示す図である。縦軸は電圧を示し、左側の棒グラフは電源電位ＶＤＤが１Ｖの場合のメモリーセルノードの電位を示す。なお、ビット線プリチャージ電位は０Ｖに設定されている。

通常、ＤＲＡＭの場合、ハイデータは１Ｖ、ロウデータは０Ｖが、メモリーセルノードに書き込まれるが、不十分な書き込みやリークなどにより損失が生じる。この例では、損失によりハイデータは０．７Ｖ、ロウデータは０．２Ｖになっている。ワード線が、ハイとなりメモリセルが選択されると、メモリセルのキャパシタＣｓとビット線寄生容量Ｃｂとの間のチャージ転送により、ビット線に信号電圧が読み出される。この読み出し信号電圧は、メモリーセルノードの電圧が、転送比Ｃｓ／（Ｃｓ＋Ｃｂ）分減少して、ビット線に現れる。この例では転送比は０．７となる。

ビット線に読み出された信号電圧は、読み出し時のノイズによりさらに損失を受け、この例では、ハイ読み出し信号電圧は０．４５Ｖ、ロウ読み出し信号電圧は０．１８Ｖ程度となっている。この電圧の差をＭＯＳトランジスタが増幅してドレイン電流の差に変換し、グローバルビット線の放電時間の差をグローバルビット線センス回路が正しくハイとロウを判定するためには、ハイ読み出し電圧の下限とＭＯＳトランジスタの閾値電圧分布の上限との間、及びロウ読み出し電圧の上限とＭＯＳトランジスタの閾値電圧分布の下限との間に判定マージンが必要となる。

前述したように、ＭＯＳトランジスタの閾値電圧は、一般に温度依存性を持って変化するため、例えば動作補償温度、この例では０℃から１００℃の間で上記の判定マージンを確保するためには、製造ばらつきによる閾値電圧の分布が温度依存性による変化を吸収できるように、小さく抑えなくてはならない。

特開昭５８−１６８３１０号公報 特開２０００−３０７３９１号公報

しかしながら、上記特許文献１に開示された技術では、センスアンプごとに差動増幅器を設ける構成となるため、回路規模が大きくなり、チップサイズが増大するという問題がある。さらに、上記特許文献１に開示された技術は、差動増幅器のゲインを調整するものであるため、例えば、１つのＭＯＳトランジスタから構成される、いわゆる、シングルエンド型センスアンプ等には、そのまま、適用できないという問題もある。

また、上記、特許文献２に記載の技術では、数多くのＭＯＳトランジスタを必要とすることから、回路規模が大きくなり、チップサイズが増大するという問題がある。さらに、多くのＭＯＳトランジスタのゲートに電圧を印加した状態で、温度補償を行うことから、消費電力が増大するという問題もある。

そこで、本発明は、上記事情に鑑みてなされたものであり、チップサイズの増大を防止するとともに、消費電力の増加を抑制しつつ、ＭＯＳトランジスタの温度依存性を補償するセンス回路、センス回路の温度補償方法およびデータ処理システムを提供することを目的とする。

本発明は、上記した課題を解決するために以下の事項を提案している。

（１）本発明は、データを増幅すべくデータ信号の信号線がゲートに接続され、ドレインが出力線に接続されたセンシングトランジスタと、前記信号線に接続され、前記信号線に前記データ信号が伝達される前に、前記信号線を所定の電位へ制御する制御トランジスタと、で構成されたセンスアンプと、前記制御トランジスタ又は前記センシングトランジスタのソースに接続される内部電源回路と、前記内部電源回路の出力電圧を制御して前記センシングトランジスタの温度依存性を補償する温度補償回路と、を備えたことを特徴とする半導体装置を提案している。

（２）本発明は、情報を記憶する記憶素子と該素子を選択する選択用トランジスタから構成されるメモリセルと、前記メモリセルに接続されたビット線と、前記ビット線にゲートが接続され、ドレインが出力線に接続され、前記ビット線のデータを読み出す電界効果トランジスタで構成されたセンシングトランジスタと、前記ビット線に接続され、前記ビット線に前記メモリセルから情報が出力される前に、前記ビット線を所定電位に制御する制御トランジスタと、前記センシングトランジスタと前記制御トランジスタとを含むセンスアンプと、前記制御トランジスタ又は前記センシングトランジスタのソースに接続される内部電源回路と、前記内部電源回路の出力電圧を制御して前記センシングトランジスタの温度依存性を補償する電界効果トランジスタで構成された温度補償回路と、を備えたことを特徴とする半導体装置を提案している。

（３）本発明は、情報電荷蓄積用コンデンサと、該コンデンサを選択する選択用トランジスタから構成されるメモリセルと、前記メモリセルに接続されたビット線と、前記ビット線にゲートが接続され、ドレインが出力線に接続され、前記ビット線のデータを読み出す電界効果トランジスタで構成されたシングルエンド型のセンスアンプであるセンシングトランジスタと、前記ビット線に接続され、前記ビット線に前記メモリセルから前記データが出力される前に、前記ビット線を所定電位に制御する制御トランジスタと、前記センシングトランジスタと前記制御トランジスタとを含むセンスアンプと、前記センスアンプの電源に接続される内部電源回路と、前記内部電源回路の出力電圧を制御して前記センシングトランジスタの温度依存性を補償する電界効果トランジスタで構成された温度補償回路と、を備え、前記出力電圧によって、前記ビット線の前記所定電圧または、前記センシングトランジスタのソース電圧が制御される、ことを特徴とする半導体装置を提案している。

本発明によれば、電界効果トランジスタの閾値電圧の温度依存性に伴う変化が、キャンセルされるため、センス回路の動作マージンが向上し、メモリのセンス動作が安定するという効果がある。つまり、逆の見方をすれば、電界効果トランジスタの製造ばらつき範囲の許容量を大きくすることが出来るため、本発明を適用した大容量ＤＲＡＭのように多数のセンス回路を使うメモリの製造歩留まりを向上させ、製造コストを低減できるという効果がある。

また、電界効果トランジスタの温度依存性をモニタして、その温度依存性による変化をキャンセルするため、温度補償を高精度に行うことができ、上述の効果を一層高めることができるという効果がある。さらに、電界効果トランジスタの製造ばらつき範囲の許容量を大きくすることができるため、微細化、高集積化に適したメモリを提供できるという効果がある。

また、温度補償回路が、半導体チップ毎（半導体基板毎）に搭載されているため、半導体チップ毎のレベルシフト量を同じにすれば、センス回路を構成する電界効果トランジスタの閾値電圧について、チップ間、ウェハ間およびロット間のバラツキをもキャンセルすることができるという副次的効果がある。これによって、複数の半導体チップを搭載したモジュール（例えば、半導体チップを複数積層したＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などの半導体装置、複数の半導体装置を積層せず（例えば平面実装）に集積した半導体装置）等においても、それぞれの半導体チップの製造条件が異なりセンシングトランジスタの能力や特性が変化しても、また半導体チップが配置される場所においてそれぞれが異なる温度条件であっても、すべての半導体装置として均一な特性の半導体装置を制御するコントローラとを含めた半導体システムに提供できる。

第１の実施形態に係る温度補償型センス回路の構成図である。 第１の実施形態に係る温度補償型センス回路において、Ｔ＝０℃の場合の動作を示す図である。 第１の実施形態に係る温度補償型センス回路において、Ｔ＝５０℃の場合の動作を示す図である。 第１の実施形態に係る温度補償型センス回路において、Ｔ＝１００℃の場合の動作を示す図である。 第１の実施形態に係るＶＰＣ生成回路のブロック図である。 第１の実施形態に係るＶｔモニタ回路の構成図である。 第１の実施形態に係るＶｔモニタ回路を除く、ＶＰＣ生成回路の構成図である。 第１の実施形態に係るＶＰＣの生成過程を示す図である。 第１の実施形態に係る温度補償型センス回路の動作波形図である。 第２の実施形態に係る温度補償型センス回路の構成図である。 第２の実施形態に係る温度補償型センス回路において、Ｔ＝０℃の場合の動作を示す図である。 第２の実施形態に係る温度補償型センス回路において、Ｔ＝５０℃の場合の動作を示す図である。 第２の実施形態に係る温度補償型センス回路において、Ｔ＝１００℃の場合の動作を示す図である。 第２の実施形態に係るＶＳＳＡ生成回路のブロック図である。 第２の実施形態に係るＶｔモニタ回路の構成図である。 第２の実施形態に係るＶｔモニタ回路を除く、ＶＳＳＡ生成回路の構成図である。 第２の実施形態に係るＶＳＳＲの生成過程を示す図である。 第２の実施形態に係る温度補償型センス回路の動作波形図である。 温度補償がない場合のＶｔ許容マージンを示す図である。

以下、本発明の実施形態について、図面を用いて、詳細に説明する。
なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。

＜第１の実施形態＞
図１から図９を用いて、本発明に係る第１の実施形態について説明する。なお、本実施形態では、Ｎ型チャネル電界効果トランジスタ（ｎＭＯＳトランジスタ）、Ｐ型チャネル電界効果トランジスタ（ｐＭＯＳトランジスタ）を使用した半導体装置として、階層型ビット線構成のＤＲＡＭ（ダイナミックランダムアクセスメモリ）を例に説明する。ここで、階層型ビット線構成の場合には、ビット線の長さを短くできるため、メモリセルから読み出される信号の振幅を大きくすることができ、しかも、全体のチップサイズを小さくすることができ、好適な一例ではあるが、本発明は、これに限定されるものではない。

例えば、ＤＲＡＭ以外にも揮発性メモリ、不揮発性メモリにも適用できる。更に、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）トランジスタ等の様々なＦＥＴに適用できる。ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

更に、本願の実施例の構成は、単一の信号を入力し、単一の信号のみで増幅し、増幅された信号を出力するシングルエンド型のセンスアンプに関する技術である。一般的な差動型センスアンプは、シングルエンド型センスアンプに比べて高いゲインを有し、ノイズにも強い。また、差動型センスアンプの高いゲインは、増幅された出力信号を変化させる時間を短縮させる。一方、シングルエンド型センスアンプは、ノイズに対して非常に敏感であり、増幅出力を生成するために、より高い入力信号を必要とする。後述するビット線に接続される本願実施例のセンスアンプ（温度補償型センス回路２）は、シングルエンド型センスアンプである。

＜全体回路構成＞
図１は、本発明の温度補償型センス回路を含んだＤＲＡＭメモリセルアレイの一部分の回路を示す図である。図に示すように、同回路は、ワード線ＷＬと、ローカルビット線であるビット線ＢＬと、その交点に配置されるメモリセル１と、温度補償型センス回路２と、グローバルビット線ＧＢＬと、グローバルビット線センス回路３から構成されている。

ここで、温度補償型センス回路２は、シングルエンド型センスアンプであり、メモリセル１の情報を伝達するビット線ＢＬをセンスアンプトランジスタのゲートに受け、そのトランジスタのドレインである出力ノードをグローバルビット線へ出力する、シングルエンド型のセンスアンプであるダイレクトセンシング技術を利用している。

更に、本発明ではメモリセルアクセス前のビット線を制御する電圧（プリチャージ電圧）について、ＤＲＡＭ等で使用されてきたビット線の１／２プリチャージ方式（メモリセルアクセス前のビット線制御電圧を、情報１と情報０に対応する相対電圧の中間電圧である１／２電圧に制御する）を使用せず、メモリセルを駆動する一般的な内部電圧（例えば、外部電源から降圧した内部電源電圧）やＶＳＳ電源等の電圧で制御する。例えば、実施例においては、メモリセル情報の「１」、「０」に関わらず、メモリセルのアクセス後のビット線電圧は、内部電源電圧もしくはＶＳＳの所定の電位から一方向（ＶＳＳもしくは内部電源電圧）へ遷移することが特徴である。半導体装置の外部電源と内部電源の電圧が１Ｖ近く（ＣＭＯＳ型のセンスアンプが動作する動作点の限界に近い電圧）に低電圧化した半導体装置に於いては、前記ビット線の制御電圧は、前記シングルエンド型センスアンプを利用したセンシング方式と相まって高速化と安定性、製造条件変動による回路の安定性の相乗効果をより発揮する。

尚、階層ビット線構造には、データ信号であるメモリセル１の情報をローカルビット線を介して最初に増幅するシングルエンド型センスアンプであるセンスアンプ２と、センスアンプ２とグローバルビット線の間を接続するセンス回路選択用トランジスタＱ３を含む。

センス回路選択用トランジスタＱ３は、シングルエンド型センスアンプであるセンスアンプ２と、その増幅部の出力をグローバルビット線へ接続するトランジスタである。センス回路選択用トランジスタＱ３に入力される制御信号は、センスアンプ２の出力とグローバルビット線を接続する制御信号であるが、該制御信号には、複数のローカルビット線と一つのグローバルビット線を選択するアドレス信号等の選択情報を含む場合がある。一般的に、ローカルビット線ＢＬには、多数のメモリセルとセンスアンプ２が接続されメモリアレイを構成するため、ローカルビット線ＢＬの配線ピッチは、グローバルビット線ＧＢＬの配線ピッチと等しいか、それよりも小さい。

温度補償センス回路２を構成するｎＭＯＳトランジスタＱ１は、センシングトランジスタであり、ゲートにビット線ＢＬが接続され、ビット線ＢＬに読み出された信号電圧をセンス・増幅してドレイン電流に変換する。なお、本実施形態は、内部電源回路の出力電圧としてのプリチャージ電圧を制御して、センス回路を構成するｎＭＯＳトランジスタＱ１の温度依存性を補償するものであり、消費電力の増加を抑制しつつ、的確に、ＭＯＳトランジスタの温度補償を実行するものであるが、温度補償の詳細については、後述する。

ビット線プリチャージｎＭＯＳトランジスタＱ２は、信号線にデータ信号が伝達される前に、信号線を所定の電位へ制御する制御トランジスタであり、ゲートに、プリチャージ信号ＰＣが入力され、ＰＣがハイの状態にある時に、ビット線ＢＬをビット線プリチャージ電位ＶＰＣにプリチャージする。

センス回路選択用ｎＭＯＳトランジスタＱ３は、ゲートに選択信号ＳＥを受け、センス回路の出力ノードであるｎＭＯＳトランジスタＱ１のドレインとグローバルビット線ＧＢＬを選択的に接続する。グローバルビット線ＧＢＬには、図示しない他の複数個の温度補償型センス回路を介してビット線ＢＬと複数個のメモリセルが接続されており、ｎＭＯＳトランジスタＱ３は、選択されたメモリセルが属するセンスアンプのみをグローバルビット線ＧＢＬに接続する。なお、ＤＲＡＭメモリセルは読み出すとデータが破壊されるため、再書き込みが必要であるが、図を簡単にするために図１には再書き込み回路は図示していない。

尚、複数のメモリセルとそれに対応する複数のセンスアンプで、メモリセルアレイを構成し、前記ローカルビット線と前記グローバルビット線により、階層型ビット線を構成し、前記温度補償回路により制御された前記内部電源回路の出力が、前記ローカルビット線にそれぞれ接続される前記センスアンプに共通に接続される。

尚、ｎＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ１は直列に接続されていれば良く、原則、その順序関係は問わない。最適には、グローバルビット線ＧＢＬに多くのｎＭＯＳトランジスタＱ３が接続されるので、グローバルビット線ＧＢＬの低ノイズの効果を重視すれば、図１のようにｎＭＯＳトランジスタＱ３がグローバルビット線ＧＢＬ側に接続されるべきである。

メモリセルは、選択用ｎＭＯＳトランジスタＱ４と、情報を記憶する記憶素子である情報電荷蓄積用キャパシタＣｓを直列形態に接続したＤＲＡＭメモリセルである。選択用ｎＭＯＳトランジスタＱ４は、ワード線の電圧によって、情報電荷蓄積用キャパシタＣｓを選択し、ビット線に接続する。また、ビット線には、図示しない複数個のメモリセルが接続されている。ここで、ビット線の寄生容量はＣｂで示されており、特に規定されないが、この例では、Ｃｓは１０ｆＦ、Ｃｂは、３０/７（≒４．３）ｆＦとなっている。

グローバルビット線プリチャージＭＯＳトランジスタＱ５は、プリチャージ信号ＰＣの反転信号／ＰＣをゲートに受けるｐＭＯＳトランジスタで、／ＰＣが、ロウの状態にある時に、グローバルビット線ＧＢＬを電源電位ＶＤＤにプリチャージする。なお、グローバルビット線の寄生容量はＣｇｂで示されている。

なお、本実施形態では、各ＭＯＳトランジスタの極性を上記のように構成したが、これらのＭＯＳトランジスタの極性をすべて反転させて回路を構成することも可能である。この場合、電源電位とグランドとの関係、および制御信号の極性についても反転する。

＜温度補償回路の作用＞
次に、図２から図４を用いて、温度変化による温度補償回路の作用について説明する。
なお、本実施形態においては、説明をより具体的にするために、ｎＭＯＳトランジスタＱ１の閾値Ｖｔを９０ｍＶ±３０ｍＶと想定しているが、これは、あくまでも例示であって、この数値に限定されるものではない。

図２は、温度Ｔが０℃の場合を示している。ここで、温度Ｔ＝５０℃を基準温度とすると、この例では、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔが３０ｍＶ上昇する。このとき、ビット線プリチャージ電位ＶＰＣは後述するＶＰＣ生成回路によって０．１Ｖに設定される。ビット線プリチャージ電位ＶＰＣが０．１Ｖシフトしたことにより、ビット線に読み出される信号電圧は、（１−転送比)＊ＶＰＣ＝(１−０．７)×０．１＝０．０３Ｖ、すなわち３０ｍＶ上昇するため、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの温度依存性による上昇分３０ｍＶをキャンセルすることができる。従って、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの製造バラツキによる分布の許容範囲は温度補償のない図１９の場合に比べて広くすることができる。

図３は、温度Ｔが５０℃の場合を示している。ここで、温度Ｔ＝５０℃は基準温度なので、この例では、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔも基準値となる。この時、ビット線プリチャージ電位ＶＰＣは後述するＶＰＣ生成回路によって０Ｖに設定される。また、ビット線プリチャージ電位ＶＰＣが０Ｖなので、ビット線に読み出される信号電圧は、図１９と同様になるが、他の温度におけるｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの温度依存性がキャンセルされるため、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの製造バラツキによる分布の許容範囲は図１９の場合に比べて広くすることができる。

図４は、温度Ｔが１００℃の場合を示している。ここで、温度Ｔ＝５０℃を基準温度とすると、この例ではｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔが３０ｍＶ低下する。この時、ビット線プリチャージ電位ＶＰＣは後述するＶＰＣ生成回路によって−０．１Ｖに設定される。ビット線プリチャージ電位ＶＰＣが−０．１Ｖシフトしたことにより、ビット線に読み出される信号電圧は(１−転送比)＊ＶＰＣ＝（１−０．７）×（−０．１）＝−０．０３Ｖ、すなわち３０ｍＶ低下するため、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの温度依存性による低下分３０ｍＶをキャンセルすることができる。従って、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの製造バラツキによる分布の許容範囲は、図１９の場合に比べて広くすることができる。

＜温度補償回路（ＶＰＣ生成回路）の構成＞
図５を用いて、温度補償回路（ＶＰＣ生成回路）の構成について、説明する。
図５に示すように、温度補償回路（ＶＰＣ生成回路）は、Ｖｔモニタ回路４１と、転送比変換回路４２と、レベルシフト回路４３と、ＶＰＣドライバ回路４４と、シフト量設定回路４５とから構成されている。

まず、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの温度依存性をモニタするＶｔモニタ回路４１の出力電圧が、転送比変換回路４２で変換され、レベルシフト回路４３に入力される。レベルシフト回路４３には、シフト量設定回路４５からシフト量を決める情報が送られ、これに基づいてシフト量が決定される。

シフト量設定回路４５は、上述した基準温度、この例では５０℃において、ビット線プリチャージ電位ＶＰＣが０Ｖになるように設定される。この作業は、例えばＤＲＡＭのプローブ検査の際に、ウェハ温度を５０℃に設定し、ビット線プリチャージ電位ＶＰＣの値をモニタしながらシフト量設定回路４５の設定値をチップごとにプログラムすることで行われる。あるいは、基準となるシフト量を決定し、チップごとに同じ値をプログラムしてもよい。この場合には、チップ間、ウェハ間およびロット間におけるＶｔバラツキについてもキャンセルできるという副次的な効果がある。

プログラム手段としては、レーザヒューズ、電気ヒューズ、不揮発性メモリ素子、ワンタイムプログラマブル素子などが利用できる。レベルシフト回路４３の出力は電流駆動能力を増加させるためのＶＰＣドライバ回路４４を通してビット線プリチャージ用ｎＭＯＳトランジスタＱ２のソース電位に供給される。

＜Ｖｔモニタ回路の構成＞
図６は、ｎＭＯＳトランジスタＱ１の閾値電圧ＶｔをモニタするＶｔモニタ回路の例を示す。
ここで、ＶＫＫは負の電源電位である。また、ｎＭＯＳトランジスタＱ６はｎＭＯＳトランジスタＱ１の閾値電圧をモニタするためのモニタトランジスタであり、ｎＭＯＳトランジスタＱ１と概略同じサイズで形成されている。ｎＭＯＳトランジスタＱ６のソースとＶＫＫの間には、閾値電圧を定義するための一定の電流Ｉｂｉａｓを流す電流源が接続されている。オペアンプＯＰ１は、この電流を流している状態でｎＭＯＳトランジスタＱ６のソース電位がグラウンド電位０ＶになるようにｎＭＯＳトランジスタＱ６のゲート電位を制御するため、出力ノードＮ１にグラウンド電圧を基準としたｎＭＯＳトランジスタＱ６の閾値電圧Ｖｔが出力される。したがって、簡易な回路構成で、正確に、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔをモニタすることができる。

＜転送比変換回路、レベルシフト回路、ＶＰＣドライバ回路の構成＞
図７は、転送比変換回路、レベルシフト回路、ＶＰＣドライバ回路の構成を示している。転送比変換回路４２は、オペアンプＯＰ２を用いた反転増幅回路であり、入力にＮ１すなわち、図６におけるＱ６の閾値電圧Ｖｔが印加される。また、抵抗Ｒ１とＲ２の比は、ＣｂとＣｓ＋Ｃｂの比に等しく設定され、ＯＰ２の出力電圧Ｖ２は−（Ｃｓ＋Ｃｂ）Ｖｔ/Ｃｂとなる。したがって、情報電荷蓄積用キャパシタＣｓの容量および寄生容量Ｃｂの影響を考慮した上で、最適な補償値を設定することができる。

レベルシフト回路４３は、オペアンプＯＰ３を用いた反転増幅回路であり、入力にＯＰ２の出力電圧−（Ｃｓ＋Ｃｂ）Ｖｔ/Ｃｂが印加され、通常グラウンドとされる端子にはシフト電圧としてシフト量設定回路４５の出力電位Ｖｓが印加される。また、レベルシフト回路４３の抵抗は、Ｒ３＝Ｒ４とされ、増幅率は、−１に設定されているため、ＯＰ３の出力電圧Ｖ３は（（Ｃｓ＋Ｃｂ）＊Ｖｔ）／Ｃｂ＋２Ｖｓとなる。

シフト量設定回路４５は、電源電位ＶＤＤと負の電源電位ＶＫＫを抵抗分割して取り出した多数の中間電位の中から所望の電位をセレクタで選択してＶｓとして出力する。セレクタが、どの中間電位を選択するかは、タップ選択回路にプログラムされ、その出力信号に従って、セレクタが所望の電位を選択する。また、シフト量設定回路４５の出力電位Ｖｓはローパスフィルタを通して、レベルシフト回路４３に供給される。

ＶＰＣドライバ回路は、オペアンプＯＰ４を用いたボルテージフォロア回路であり、ＯＰ３の出力電圧をビット線プリチャージ電圧ＶＰＣ＝（（Ｃｓ＋Ｃｂ）＊Ｖｔ）／Ｃｂ＋２Ｖｓとして出力する。

＜センス回路の処理＞
本実施形態のセンス回路は、次のような処理を行って、センス回路を構成するＭＯＳトランジスタの温度補償を行う。

まず、センス回路を構成するＭＯＳトランジスタの閾値電圧値をモニタし（ステップＳ１０１）、情報電荷蓄積用コンデンサの容量とビット線寄生容量とから定まる転送比によって、モニタしたＭＯＳトランジスタの閾値電圧値を変換する（ステップＳ１０２）。

次に、基準温度において、変換された電圧値がプリチャージ電圧として予め設定された電圧となるように、レベルシフトし（ステップＳ１０３）、レベルシフトされた電圧値に電流供給能力を付加し、プリチャージ電圧として供給する（ステップＳ１０４）。

したがって、簡易な構成により、的確に、センス回路を構成するＭＯＳトランジスタの温度補償を実行し、センス回路の動作マージンを十分に確保することができる。

＜ＶＰＣの生成過程＞
次に、図８を用いて、ＶＰＣの生成過程を具体的に説明する。
図８は、上述したＶＰＣ生成回路における各回路の出力電圧の遷移を示した模式図である。本実施形態では、前述のようにＣｓ＝１０ｆＦ、Ｃｂ＝３０/７（≒４．３）ｆＦとなっている。Ｖｔモニタ回路４１では、基準温度５０℃におけるＱ６（これは、Ｑ１のモニタトランジスタである）の閾値電圧Ｖｔが０．０９Ｖ、０℃と１００℃における温度依存性による変化が、±０．０３ＶというＱ６の閾値電圧Ｖｔの温度依存性がモニタ出力される。この電圧が、転送比変換回路４２で反転して１０/３倍され−０．３±０．１Ｖとなる。

続いて、レベルシフト回路４３で、さらに反転して２Ｖｓシフトされる。本実施形態では、基準温度５０℃においてレベルシフト回路４３の出力電圧が０Ｖに設定されるので、Ｖｓの値が−０．１５Ｖとなるようにシフト量設定回路４５のタップ選択回路がプログラムされ、レベルシフト回路４３の出力電位は０±０．１Ｖとなる。この電圧がＶＰＣドライバ回路４４からビット線プリチャージ電位ＶＰＣとして出力される。ここで、チップ毎に、シフト量Ｖｓを同じ値にプログラムすると、ＶＰＣには、チップ毎のＶｔバラツキやウェハ間、ロット間におけるバラツキも反映されることになる。

＜センス回路の動作波形＞
次に、図９を用いて、温度補償が実行されている場合のセンス回路の動作波形について説明する。なお、図中、縦軸は、電圧を、横軸は時間を示している。

まず、メモリセルからハイ("Ｈ")データを読み出す場合（図９（Ａ））について説明する。なお、ビット線プリチャージ電圧ＶＰＣがそれぞれグラウンド電位０Ｖに設定されている。

ハイデータ読み出しの場合、まず、プリチャージ解除期間にＰＣがロウ、／ＰＣがハイとなってｎＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ５がそれぞれオフし、ビット線ＢＬは０Ｖに、グローバルビット線ＧＢＬはＶＤＤにプリチャージされた状態でフローティングとなる。

続いて、セル選択期間になると、ＳＥがハイとなりＷＬがハイとなったところで、メモリセルからハイの信号電圧が、ビット線に読み出され（詳細には、メモリセルがアクセスされることによって、メモリセルデータの電荷がビット線（信号線）との容量比に対応してビット線（信号線）へ伝達される）、センス期間が始まる。センス期間では、ビット線の電位はｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布上限より高い電位にあるため、ｎＭＯＳトランジスタＱ１のドレイン電流が大きく、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷を早く引き抜くため、グローバルビット線ＧＢＬの電位がＶＤＤから急速に０Ｖに放電される。

センス期間終了時のグローバルビット線ＧＢＬの電位は０Ｖとなり、この電位は、グローバルビット線センス回路では、ロウと検出され、図示しない反転回路で、反転されてハイデータとして読み出される。なお、図中の網掛け部分であるｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔ分布は、製造時の寸法ばらつきやゲート絶縁膜厚のばらつき、チャネル不純物分布のゆらぎなどで閾値電圧がばらつく範囲を示す。リストア期間になると、ＳＥがロウとなり、図示しない再書き込み回路によってビット線電位がＶＤＤのハイレベルにされ、メモリセルにハイデータが書き戻される。

一方、メモリセルからロウ("Ｌ")データを読み出す場合（図９（Ｂ））は、まず、プリチャージ解除期間にＰＣがロウ、／ＰＣがハイとなってｎＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ５がそれぞれオフし、ビット線ＢＬは０Ｖに、グローバルビット線ＧＢＬはＶＤＤにプリチャージされた状態でフローティングとなる。

続いて、セル選択期間になると、ＳＥがハイとなり、ＷＬがハイとなったところで、メモリセルからロウの信号電圧が、ビット線に読み出され、センス期間が始まる。センス期間では、ビット線の電位は、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布下限より少し高い電位にあるため、ｎＭＯＳトランジスタＱ１のドレイン電流が小さく、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷はゆっくりと引き抜かれ、グローバルビット線ＧＢＬの電位はＶＤＤからゆっくりと放電される。

センス期間終了時のグローバルビット線ＧＢＬの電位はＶＤＤよりわずかに下がった状態であるためグローバルビット線センス回路では、ハイとしてセンス増幅され、図示しない反転回路で反転されてロウデータとして読み出される。リストア期間になると、ＳＥがロウとなり図示しない再書き込み回路によってビット線電位が０Ｖのロウレベルにされて、メモリセルにロウデータが書き戻される。

以上、説明したように、本実施形態によれば、プリチャージ電圧を制御して、センス回路を構成するＭＯＳトランジスタの温度依存性を補償するため、簡易な構成で的確に温度補償を実行することができる。また、センス回路を構成するＭＯＳトランジスタの閾値電圧の温度依存性に伴う変化が、キャンセルされるため、センス回路の動作マージンが向上し、メモリのセンス動作が安定する。さらに、ＭＯＳトランジスタの製造ばらつき範囲の許容量を大きくすることができるため、微細化、高集積化に適したメモリを提供できる。

なお、本実施形態に係るセンス回路は、上述のように、温度補償により、センス回路の動作マージンが向上し、メモリのセンス動作が安定するため、高精度のデータ処理システム等にも用いることができる。

＜第２の実施形態＞
図１０から図１８を用いて、本発明に係る第２の実施形態について説明する。なお、本実施形態では、半導体装置として、階層型ビット線構成のＤＲＡＭを例に説明する。

＜全体回路構成＞
図１０は、本発明の温度補償型センス回路を含んだＤＲＡＭメモリセルアレイの一部分の回路を示す図である。図に示すように、同回路は、ワード線ＷＬと、ビット線ＢＬと、その交点に配置されるメモリセル１と、温度補償型センス回路２０と、グローバルビット線ＧＢＬと、グローバルビット線センス回路３から構成されている。なお、第１の実施形態と同一の符号を付す構成要素については、同一の機能を有することから、その詳細な説明は、省略する。

温度補償センス回路２０を構成するｎＭＯＳトランジスタＱ１は、ゲートにビット線ＢＬが接続され、ビット線ＢＬに読み出された信号電圧をセンス・増幅してドレイン電流に変換する。なお、本実施形態は、ｎＭＯＳトランジスタＱ１のソース電位を予め設定した電位に制御して温度依存性を補償するものであり、消費電力の増加を抑制しつつ、的確に、ＭＯＳトランジスタの温度補償を実行するものであるが、温度補償の詳細については、後述する。

＜温度補償回路の作用＞
次に、図１１から図１３を用いて、温度変化による温度補償回路の作用について説明する。
図１１は、温度Ｔが０℃の場合を示している。ここで、温度Ｔ＝５０℃を基準温度とすると、この例では、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔが３０ｍＶ上昇する。このとき、電圧ＶＳＳＡは、後述するＶＳＳＡ生成回路によって、−０．０３Ｖに設定される。電圧ＶＳＳＡが、−０．０３Ｖシフトしたことにより、ビット線から見たｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔは、−０．０３Ｖ、すなわち、３０ｍＶ下がるため、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの温度依存性による上昇分３０ｍＶをキャンセルすることができる。従って、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの製造バラツキによる分布の許容範囲は温度補償のない図１９の場合に比べて広くすることができる。

図１２は、温度Ｔが５０℃の場合を示している。ここで、温度Ｔ＝５０℃は基準温度なので、この例では、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔも基準値となる。この時、電圧ＶＳＳＡは、後述するＶＳＳＡ生成回路によって、０Ｖに設定される。また、電圧ＶＳＳＡが０Ｖなので、ビット線に読み出される信号電圧は、図１９と同様になるが、他の温度におけるｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの温度依存性がキャンセルされるため、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの製造バラツキによる分布の許容範囲は図１９の場合に比べて広くすることができる。

図１３は、温度Ｔが１００℃の場合を示している。ここで、温度Ｔ＝５０℃を基準温度とすると、この例ではｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔが３０ｍＶ低下する。この時、電圧ＶＳＳＡは、後述するＶＳＳＡ生成回路によって、０．０３Ｖに設定される。電圧ＶＳＳＡが、０．０３Ｖシフトしたことにより、ビット線から見たｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔは、０．０３Ｖ、すなわち、３０ｍＶ上がるため、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの温度依存性による低下分３０ｍＶをキャンセルすることができる。従って、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの製造バラツキによる分布の許容範囲は温度補償のない図１９の場合に比べて広くすることができる。

＜温度補償回路（ＶＳＳＡ生成回路）の構成＞
図１４を用いて、温度補償回路（ＶＳＳＡ生成回路）の構成について、説明する。
図１４に示すように、温度補償回路（ＶＳＳＡ生成回路）は、Ｖｔモニタ回路５１と、反転＆レベルシフト回路５２と、ＶＳＳＲドライバ回路５３と、出力切替回路５４と、シフト量設定回路５５とから構成されている。

まず、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの温度依存性をモニタするＶｔモニタ回路５１の出力電圧が、反転＆レベルシフト回路５２に入力される。レベルシフト回路５２には、シフト量設定回路５５からシフト量を決める情報が送られ、これに基づいてシフト量が決定される。

シフト量設定回路５５は、上述した基準温度、この例では５０℃において、電圧ＶＳＳＡが０Ｖになるように設定される。この作業は、例えばＤＲＡＭのプローブ検査の際に、ウェハ温度を５０℃に設定し、電圧ＶＳＳＡの値をモニタしながらシフト量設定回路５５の設定値をチップごとにプログラムすることで行われる。

また、このとき、基準となるシフト量を決め、チップ毎に同じシフト量をプログラムしてもよい。このようにすると、チップ毎やウェハやロット単位でｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔがばらついた場合でも、それをキャンセルできるため効果的である。

プログラム手段としては、レーザヒューズ、電気ヒューズ、不揮発性メモリ素子、ワンタイムプログラマブル素子などが利用できる。レベルシフト回路５２の出力は電流駆動能力を増加させるためのＶＳＳＲドライバ回路５３を通してビット線プリチャージ用ｎＭＯＳトランジスタＱ２に供給される。

出力切替回路５４は、ビット線に読み出し信号が発生し、ｎＭＯＳトランジスタＱ１によって、センス増幅動作が開始された後、一定の遅延時間をおいてＶＳＳＡの電源を温度補償されたＶＳＳＲからグランド電圧（ＶＳＳ）に切り替える。これは、センス動作がある程度進むと、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔのばらつきの影響が少なくなるため、電圧ＶＳＳＡをＶＳＳＲドライバ５３から、より電流駆動能力のあるグランド電位（ＶＳＳ）に切り替えることにより、増幅動作の高速化を図るためである。

＜Ｖｔモニタ回路の構成＞
図１５は、ｎＭＯＳトランジスタＱ１の閾値電圧ＶｔをモニタするＶｔモニタ回路の例を示す。
ここで、ＶＤＬは、正の内部定電圧電源電位を、ＶＥＬは、負の内部定電位電源電位を示している。また、ｎＭＯＳトランジスタＱ６はｎＭＯＳトランジスタＱ１の閾値電圧をモニタするためにｎＭＯＳトランジスタＱ１と概略同じサイズで形成されている。ｎＭＯＳトランジスタＱ６のソースとＶＥＬの間には、閾値電圧を定義するための一定の電流Ｉｂｉａｓを流す電流源が接続されている。オペアンプＯＰ１は、この電流を流している状態でｎＭＯＳトランジスタＱ６のソース電位がグラウンド電位０ＶになるようにｎＭＯＳトランジスタＱ６のゲート電位を制御するため、出力ノードＮ１にグラウンド電圧を基準としたｎＭＯＳトランジスタＱ６の閾値電圧Ｖｔが出力される。したがって、簡易な回路構成で、正確に、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔをモニタすることができる。

＜反転＆レベルシフト回路、ＶＳＳＲドライバ回路、出力切替回路の構成＞
図１６は、反転＆レベルシフト回路、ＶＳＳＲドライバ回路、出力切替回路の構成を示している。反転＆レベルシフト回路５２は、オペアンプＯＰ２を用いた反転増幅回路であり、入力にＮ１すなわち、図１５におけるＱ６の閾値電圧Ｖｔが印加され、通常グランドとされる端子にはシフト電圧としてシフト量設定回路５５の出力電圧Ｖｓが印加される。また、レベルシフト回路の抵抗は、Ｒ１＝Ｒ２とし、増幅率は、−１に設定されているため、ＯＰ２の出力電圧Ｖ２は、−Ｖｔ＋２Ｖｓとなる。

シフト量設定回路５５は、正の電源電位ＶＤＬと負の電源電位ＶＥＬを抵抗分割して取り出した多数の中間電位の中から所望の電位をセレクタで選択してＶｓとして出力する。セレクタが、どの中間電位を選択するかは、タップ選択回路にプログラムされ、その出力信号に従って、セレクタが所望の電位を選択する。また、シフト量設定回路５５の出力電位Ｖｓはローパスフィルタを通して、反転＆レベルシフト回路５２に供給される。

ＶＳＳＲドライバ回路５３は、オペアンプＯＰ３を用いたボルテージフォロア回路であり、ＯＰ２の出力電圧と同じ電圧をＶＳＳＲ＝―Ｖｔ＋２Ｖｓとして出力する。出力切替回路５４は、電圧電位ＶＳＳＡとしてＶＳＳＲまたは、グランド電位ＶＳＳを選択的に出力する。また、センスアンプ選択信号ＳＥが遅延回路に入力され、反転されてｎＭＯＳトランジスタＱ７のゲートに入力される。したがって、ＳＥがロウの期間は、ＶＳＳＡ＝ＶＳＳＲ、ＳＥがハイの期間は、ＳＥがハイに遷移してから一定の遅延の後に、ＶＳＳＡ＝ＶＳＳとなるように制御される。これにより、前述のように、ビット線に読み出し信号電圧が発生し、ｎＭＯＳトランジスタＱ１によって、センス増幅動作が開始された後、一定の遅延期間をおいて、ＶＳＳＡの電源が温度補償されたＶＳＳＲからグランド電位（ＶＳＳ）に切り替えられる。

＜センス回路の処理＞
本実施形態のセンス回路は、次のような処理を行って、センス回路を構成するＭＯＳトランジスタの温度補償を行う。

まず、センス回路を構成するＭＯＳトランジスタの閾値電圧値をモニタし（ステップＳ２０１）、基準温度において、変換された電圧値が、ｎＭＯＳトランジスタＱ１のソース電位をとなるように、レベルシフトする（ステップＳ２０１）。

そして、レベルシフトされた電圧値に電流供給能力を付加し、ｎＭＯＳトランジスタＱ１のソース電位をとして出力し（ステップＳ２０３）、ｎＭＯＳトランジスタＱ１のソース電位をビット線の読み出し信号電圧が発生した後、一定の遅延時間経過後、グランド電位に切り替える（ステップＳ２０４）。

したがって、簡易な構成により、的確に、センス回路を構成するＭＯＳトランジスタの温度補償を実行し、センス回路の動作マージンを十分に確保することができる。

＜ＶＳＳＲの生成過程＞
次に、図１７を用いて、ＶＳＳＲの生成過程を具体的に説明する。
図１７は、上述したＶＳＳＡ生成回路における各回路の出力電圧の遷移を示した模式図である。Ｖｔモニタ回路５１では、基準温度５０℃におけるＱ６の閾値電圧Ｖｔが０．０９Ｖ、０℃と１００℃における温度依存性による変化が、±０．０３ＶというＱ６の閾値電圧Ｖｔの温度依存性がモニタ出力される。

続いて、反転＆レベルシフト回路５２で反転して、２Ｖｓシフトされる。本実施形態では、基準温度５０℃においてレベルシフト回路の出力電圧が０Ｖに設定されるので、Ｖｓの値が０．０４５Ｖとなるようにシフト量設定回路５５のタップ選択回路がプログラムされており、その結果、レベルシフト回路の出力電位は０±０．１Ｖとなり、温度依存性は、Ｖｔモニタ回路５１の出力から反転され、この電圧がＶＳＳＲドライバ回路５３から出力される。

＜センス回路の動作波形＞
次に、図１８を用いて、温度補償が実行されている場合のセンス回路の動作波形について説明する。なお、図中、縦軸は、電圧を、横軸は時間を示している。

まず、メモリセルからハイ("Ｈ")データを読み出す場合（図１８（Ａ））について説明する。なお、電圧ＶＳＳＡがそれぞれグラウンド電位０Ｖに設定されている。

ハイデータ読み出しの場合、まず、プリチャージ解除期間にＰＣがロウ、／ＰＣがハイとなってｎＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ５がそれぞれオフし、ビット線ＢＬは０Ｖに、グローバルビット線ＧＢＬはＶＤＤにプリチャージされた状態でフローティングとなる。

続いて、セル選択期間になると、ＷＬがハイとなったところで、メモリセルからハイの信号電圧が、ビット線に読み出され、その後、ＳＥがハイとなりセンス期間が始まる。センス期間では、ビット線の電位はｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布上限より高い電位にあるため、ｎＭＯＳトランジスタＱ１のドレイン電流が大きく、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷を早く引き抜くため、グローバルビット線ＧＢＬの電位がＶＤＤから急速に０Ｖに放電される。

センス終了時のグローバルビット線ＧＢＬの電位は０Ｖとなり、この電位は、グローバルビット線センス回路では、ロウと検出され、図示しない反転回路で、反転されてハイデータとして読み出される。なお、図中の網掛け部分であるｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔ分布は、製造時の寸法ばらつきやゲート絶縁膜厚のばらつき、チャネル不純物分布のゆらぎなどで閾値電圧がばらつく範囲を示す。リストア期間になると、ＳＥがロウとなり、図示しない再書き込み回路によってビット線電位がＶＤＤのハイレベルにされ、メモリセルにハイデータが書き戻される。

一方、メモリセルからロウ("Ｌ")データを読み出す場合（図１８（Ｂ））は、まず、プリチャージ解除期間にＰＣがロウ、／ＰＣがハイとなってｎＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ５がそれぞれオフし、ビット線ＢＬは０Ｖに、グローバルビット線ＧＢＬはＶＤＤにプリチャージされた状態でフローティングとなる。

続いて、セル選択期間になると、ＷＬがハイとなったところで、メモリセルからロウの信号電圧が、ビット線に読み出され、その後、ＳＥがハイとなりセンス期間が始まる。センス期間では、ビット線の電位は、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布下限より少し高い電位にあるため、ｎＭＯＳトランジスタＱ１のドレイン電流が小さく、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷はゆっくりと引き抜かれ、グローバルビット線ＧＢＬの電位はＶＤＤからゆっくりと放電される。

センス期間終了時のグローバルビット線ＧＢＬの電位はＶＤＤよりわずかに下がった状態であるためグローバルビット線センス回路では、ハイとしてセンス増幅され、図示しない反転回路で反転されてロウデータとして読み出される。リストア期間になると、ＳＥがロウとなり図示しない再書き込み回路によってビット線電位が０Ｖのロウレベルにされて、メモリセルにロウデータが書き戻される。

以上、説明したように、本実施形態によれば、ＭＯＳトランジスタのソース電位を予め設定した電位に制御して温度依存性を補償するため、簡易な構成で的確に温度補償を実行することができる。また、センス回路を構成するＭＯＳトランジスタの閾値電圧の温度依存性に伴う変化が、キャンセルされるため、センス回路の動作マージンが向上し、メモリのセンス動作が安定する。さらに、ＭＯＳトランジスタの製造ばらつき範囲の許容量を大きくすることができるため、微細化、高集積化に適したメモリを提供できる。

なお、本実施形態に係るセンス回路は、上述のように、温度補償により、センス回路の動作マージンが向上し、メモリのセンス動作が安定するため、高精度のデータ処理システム等にも用いることができる。

以上、この発明の実施形態につき、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

例えば、本実施形態では、各ＭＯＳトランジスタの極性を上記のように構成したが、これらのＭＯＳトランジスタの極性をすべて反転させて回路を構成することも可能である。この場合、電源電位とグランドとの関係等、および制御信号の極性についても反転する。

更に、ＤＲＡＭ以外の不揮発性メモリを含むその他のメモリにおいても、メモリ機能以外の部分におけるセンシング回路にも使用できる。

１・・・メモリセル、
２・・・温度補償型センス回路
３・・・グローバルビット線センス回路
４１、５１・・・Ｖｔモニタ回路
４２・・・転送比変換回路
４３・・・レベルシフト回路
４４・・・ＶＰＣドライバ回路
４５、５５・・・シフト量設定回路
５２・・・反転＆レベルシフト回路
５３・・・ＶＳＳＲドライバ回路
５４・・・出力切替回路

Claims (1)

1. メモリセルに接続されたビット線と、
   センス回路に接続されたグローバルビット線と、
   ゲートがビット線に接続された第１のトランジスタと、
   前記ビット線をプリチャージする第２のトランジスタと、
   前記グローバルビット線と前記第１のトランジスタのドレインとの間に接続された第３のトランジスタと、
   前記第１のトランジスタの温度依存性を補償する温度補償回路と、を備えることを特徴とする半導体装置。

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