JP5566623B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、ＤＲＡＭなど半導体記憶装置に使用される、１個のＭＯＳトランジスタからなるシングルエンドセンスアンプにおいて、ＭＯＳトランジスタの閾値電圧の製造プロセスの変動や温度依存性による特性変動をキャンセルするようにした半導体記憶装置に関する。
従来より、温度変化による特性変化を補償するセンスアンプを設けた半導体記憶装置が開発されており、特許文献１乃至９などの種々の文献に開示されている。
特開昭５８−１６８３１０号公報 特開昭６０−１５７７９７号公報 特開昭６２−４２３９７号公報 特開２００４−２７３１１０号公報 特開２００５−１８２８７３号公報 特開２００６−１７２６８３号公報 特開平０６−２４３６７８号公報 特開平０６−２０３５８７号公報 特表２０００−５０５２２７号公報
特許文献１では、差動増幅回路の基準信号レベルを温度に応じて変化させ、差動増幅回路の出力レベルを安定させるセンスアンプが開示されている。この技術は、差動増幅回路のゲインを調整するものであり、１個のＭＯＳトランジスタからなるシングルエンドセンスアンプには適用できない。
特許文献２は、温度補償型バブルメモリシステムを開示しており、ここでは温度センサの出力に基づき温度補償回路が温度補償された基準電圧を形成し、この基準電圧を閾値レベルとして論理レベルを発生するセンス増幅器が設けられている。特許文献２には、温度センサ、温度補償回路、センス増幅器の具体的な回路構成が開示されておらず、１個のＭＯＳトランジスタからなるシングルエンドセンスアンプには適用できない。
特許文献３は、温度補償型センスアンプを開示しており、ここでは、複数個の温度補償用部品を使用し、抵抗値、βゲイン値、及び寄生容量の温度変化を打ち消している。この技術はバイポーラ型センスアンプに適用して好適な技術であり、１個のＭＯＳトランジスタからなるシングルエンドセンスアンプには適用できない。
特許文献４は、メモリ抵抗器の抵抗値の温度変化補償する温度補償ＲＲＡＭセンスアンプを開示している。この技術はメモリ抵抗器の温度依存性を補償するもので、センスアンプ自体の温度依存性を補償するものではないため、１個のＭＯＳトランジスタからなるシングルエンドセンスアンプには適用できない。
特許文献５は、センスマージンを改善した半導体記憶装置を開示している。この技術は、書き込み時にセルプレート電圧を書き込みデータに基づき一定量シフトさせ、蓄積電荷量を増やすものである。特許文献６に開示された半導体記憶装置では、ワード線電圧ブーストを行わずセルプレート電圧を用いたフル書き込みの場合、セル選択トランジスタの閾値電圧のばらつきによって書き込み電圧がばらつくことを防止している。
特許文献７は、ダイナミック型ＲＡＭとそのプレート電圧設定方法及び情報処理システムを開示しており、ＤＲＡＭセルのキャパシタのリーク電流がハイとロウの状態で等しくなるようにセルプレート電圧を制御している。しかし、これらの技術ではシングルエンドセンスアンプの閾値電圧の変動を補償することはできない。
特許文献８は、センス回路とそれを構成するデータ線負荷回路、レベルシフタ及び増幅回路を開示しており、これにより、メモリ用のシングルエンドセンスアンプの動作を安定化せしめている。特許文献９は、低電圧ダイナミックメモリを開示しており、メモリセル側のビット線電圧の振幅を中間値方向に絞ってセル選択トランジスタのリーク電流を削減している。いずれの技術でもシングルエンドセンスアンプの閾値電圧の変動を補償することはできない。
本発明者は、温度変化による特性の変化を補償する従来のセンスアンプや、センスマージンを改善する従来技術では、シングルエンドセンスアンプの閾値電圧の変動を補償することはできないという認識に至った。
本発明は、斯かる実情に鑑みなされたものであり、ＭＯＳトランジスタの閾値電圧の製造プロセスの変動や温度依存性によるシングルエンドセンスアンプの特性変動をキャンセルすることができ、以って、センスアンプの動作マージンを向上させることができる半導体記憶装置を提供するものである。
本発明は、上記問題点を解決、若しくは、少なくともその一部を改善するものである。
本発明の一の実施例において、半導体記憶装置はメモリセルと、メモリセルに接続されたローカルビット線と、ローカルビット線に第１の入出力端子が接続されて電界効果トランジスタを含み、メモリセルに対する書込・増幅を実行するローカルセンスアンプと、ローカルセンスアンプの第２入出力端子が接続されるグローバルビット線と、グローバルビット線に接続され、第２入出力端子を介してメモリセルに対して書込・増幅を実行するグローバルセンスアンプと、電界効果トランジスタの閾値電圧及び当該閾値電圧の温度依存性変動をモニタする閾値モニタ回路と、閾値電圧のモニタ結果に基づき、メモリセルへの書込電圧を生成する生成回路とを備える。グローバルセンスアンプは、メモリセルの書込データに基づき書込電圧をメモリセルに印加し、ローカルセンスアンプの出力電圧に基づきメモリセルに読出電圧を印加する。
本発明の他の実施例において、半導体記憶装置はローカルビット線に入出力端子が接続されるメモリセルと、書込データと同じ情報の読出データがメモリセルから読み出されるときにローカルビット線に現れる読出信号電圧を増幅する電界効果トランジスタを含むローカルセンスアンプと、書込データをメモリセルに書き込む書込アンプと、電界効果トランジスタの閾値電圧及び閾値電圧の温度依存性変動をモニタする閾値モニタ回路と、閾値電圧のモニタ結果に基づいて書込電圧を生成する生成回路を具備する。ローカルセンスアンプの電界効果トランジスタは、ゲートがローカルビット線に接続され、ソースが基準電圧に接続され、ドレインが出力ノードを形成し、以って、読出動作時に作動するシングルエンド型センスアンプとして機能する第１のトランジスタである。書込アンプは、書込データに基づいてメモリセルに書込電圧を付与する。
本発明は以下の効果を奏するものである。
（１）階層センスアンプ（即ち、ローカルセンスアンプとグローバルセンスアンプ）はシングルエンド型センスアンプとして機能する電界効果トランジスタの閾値電圧の温度依存性変動、並びに製造プロセスのばらつきに起因する閾値電圧のシフトをキャンセルし、以って、動作マージンを改善してセンス増幅を安定化する。
（２）半導体チップに含まれる電界効果トランジスタの閾値電圧変動の許容範囲を増大することができ、多数のセンスアンプを使用する大規模ＤＲＡＭの製造歩留まりを改善し、以って、製造コストを低減することができる。
（３）電界効果トランジスタの温度依存性をモニタすることにより、電界効果トランジスタ閾値電圧変動をキャンセルし適正に補償することができる。半導体チップに含まれる電界効果トランジスタの閾値電圧変動の許容範囲増大により、高集積化・微細化した半導体記憶装置を簡易に製造することができる。
本発明の好適な実施例によるローカルセンスアンプＬＳＡ及びグローバルセンスアンプＧＳＡに適用される閾値変動補償回路を含む半導体記憶装置の一部を示す回路図である。 温度依存性補償なき場合、ローカルセンスアンプＬＳＡに含まれるＭＯＳトランジスタＱ１の閾値電圧変動の許容範囲を示すグラフである。 −２５℃の温度依存性補償による、ＭＯＳトランジスタＱ１の閾値電圧変動の許容範囲を示すグラフである。 ５０℃の温度依存性補償による、ＭＯＳトランジスタＱ１の閾値電圧変動の許容範囲を示すグラフである。 １２５℃の温度依存性補償による、ＭＯＳトランジスタＱ１の閾値電圧変動の許容範囲を示すグラフである。 図３のグラフに関連し、−２５℃の温度依存性補償による読出動作における波形を示すグラフである。 図４のグラフに関連し、５０℃の温度依存性補償による読出動作における波形を示すグラフである。 図５のグラフに関連し、１２５℃の温度依存性補償による読出動作における波形を示すグラフである。 高レベル書込電圧ＶＳＮＨ、低レベル書込電圧ＶＳＮＬ、及びプレート電圧ＶＰＬＴを発生する３つの発生回路を示すブロック図である。 図９に示す閾値モニタ回路の構成を示す回路図である。 図９に示す転送比変換回路、レベルシフト回路、補正値設定回路、及びδＶＳＮドライバを含む構成を示す回路図である。 閾値電圧Ｖｔが設計値以内という前提においてシフト値δＶＳＮを生成する際の電圧の遷移を示すグラフである。 閾値電圧Ｖｔが設計値からシフトされた前提においてシフト値δＶＳＮを生成する際の電圧の遷移を示すグラフである。 図９に示すδＶＳＮ加算回路、反転増幅回路、及び出力ドライバを含む構成を示す回路図である。
本実施例は、ビット線に読み出された信号電圧をゲートに入力し、ソースをグラウンド電位などの基準電圧に接続し、ドレイン電流で読み出された信号の“０”又は“１”を判定するＭＯＳトランジスタを含むシングルエンドセンスアンプに関するものである。
詳細には、本実施例は、単一の信号を入力して増幅するシングルエンド型のセンスアンプに適用されるダイレクトセンシング技術に関するものである。一般的な差動型センスアンプは、シングルエンド型センスアンプに比べて高いゲインを有し、ノイズにも強い。また、差動型センスアンプの高いゲインは、増幅された出力信号を変化させる時間を短縮させる。一方、シングルエンド型センスアンプは、ノイズに対して非常に敏感であり、増幅するためにより高いレベルの入力信号を必要とする。本実施例のセンスアンプ（即ち、ローカルセンスアンプＬＳＡ）は、ビット線に接続されるシングルエンド型センスアンプである。
本実施例では、Ｎ型チャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）、Ｐ型チャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）を使用した半導体記憶装置として、階層型ビット線構成のダイナミックランダムアクセスメモリ（ＤＲＡＭ）を例に説明する。階層型ビット線構成の場合には、ビット線の長さを短くできるため、メモリセルから読み出される信号の振幅を大きくすることができ、しかも、全体のチップサイズを小さくすることができるため好適であるが、本実施例は、これに限定されるものではない。
本実施例は、例えば、ＤＲＡＭ以外にも揮発性メモリ、不揮発性メモリにも適用できる。本実施例では、metal-oxide semiconductor (MOS)や metal-insulator semiconductor (MIS)等よりなる種々の電界効果トランジスタ（ＦＥＴ）を用いることができる。本実施例において、ＮＭＯＳトランジスタは第１導電型のトランジスタを代表しており、ＰＭＯＳトランジスタは第２導電型のトランジスタを代表している。
本実施例は、メモリセルアクセス前のビット線を１／２電圧、即ち論理１及び０に相当する相対電圧の中間値に電圧制御する、ＤＲＡＭ等で通常使用されてきたビット線の１／２プリチャージ制御方式を採用せず、ビット線をメモリセル駆動用の内部電圧（例えば、外部電圧を降下せしめた内部電圧）或いはＶＳＳ電源電圧に制御する別の制御方法を採用している。これにより、本実施例では、メモリセルに記憶された論理１又は０に拘らず、メモリセルアクセス後、内部電圧及びＶＳＳ電源電圧の間で一方向遷移するようビット線の電圧制御を行なうことを特徴とする。動作電圧が約１Ｖ（即ち、ＣＭＯＳセンスアンプの動作点に近接した臨界電圧）に低下せしめたような半導体記憶装置の場合、ビット線の制御電圧についてシングルエンドセンスアンプによる相乗効果を奏するものであり、これにより、高速かつ安定した動作を実現するとともに、製造プロセスのばらつきに対して安定性を確保するものである。
図１は、ローカルセンスアンプＬＳＡのＭＯＳトランジスタＱ１の閾値電圧変動補償回路を含むＤＲＡＭメモリセルアレイの一部を示す回路図である。図１は、ワード線ＷＬ、ローカルビット線ＬＢＬ、（ＷＬとＬＢＬの交点に配置される）メモリセルＭＣ、グローバルビット線ＧＢＬ、及び閾値変動を補償する階層センスアンプ（即ち、ローカルセンスアンプＬＳＡとグローバルセンスアンプＧＳＡ）を示している。ローカルセンスアンプＬＳＡは、メモリセルＭＣへのデータ書込み、及びメモリセルＭＣのデータ増幅を行なうものであり、ローカルビット線ＬＢＬに接続された第１の入出力端子と、グローバルビット線ＧＢＬに接続された第２入出力端子を備える。グローバルセンスアンプＧＳＡは、ローカルセンスアンプＬＳＡを介したメモリセルＭＣへのデータ書込み、及びメモリセルＭＣのデータ増幅を行なうものであり、グローバルビット線ＧＢＬに接続された第３の入出力端子と、外部装置（不図示）と連絡する第４入出力端子を備える。
ローカルセンスアンプＬＳＡのＭＯＳトランジスタＱ１は、閾値電圧変動を補償するセンストランジスタであり、ゲートにローカルビット線ＬＢＬが接続され、ローカルビット線ＬＢＬの読出信号電圧を増幅してドレイン電流に変換する。
ローカルビット線ＬＢＬをプリチャージするＭＯＳトランジスタＱ２は、ローカルビット線ＬＢＬにメモリセルＭＣから読出信号が伝達される前に、ローカルビット線ＬＢＬを所定電位とするよう制御するものであり、そのゲートにプリチャージ信号ＰＣが入力され、プリチャージ信号ＰＣの高レベル期間、ローカルビット線ＬＢＬをＶＳＳ電位にプリチャージする。ローカルセンスアンプＬＳＡを選択的に動作せしめるＭＯＳトランジスタＱ３はゲートに選択信号ＳＥを受け、当該選択信号ＳＥの高レベル期間、導通してローカルセンスアンプＬＳＡの出力ノードであるトランジスタＱ１のドレインをグローバルビット線ＧＢＬに選択的に接続する。尚、ＭＯＳトランジスタＱ１のソースは、基準電圧に接続される。
ＭＯＳトランジスタＱ１、Ｑ３は、接続順序に拘わらず、直列に接続されていれば良い。グローバルビット線ＧＢＬには多数のＭＯＳトランジスタ（各々、ＭＯＳトランジスタＱ３に相当）が接続されるので、図１に示す如くノイズ低減目的のため、ＭＯＳトランジスタＱ３をグローバルビット線ＧＢＬに直接接続することが好適である。
階層ビット線構造により、ローカルセンスアンプＬＳＡは、ローカルビット線ＬＢＬを介して転送されるメモリセルＭＣのデータを最初に増幅するシングルエンド型センスアンプを形成するＭＯＳトランジスタＱ１と、ＭＯＳトランジスタＱ１とグローバルビット線の間に接続されてローカルセンスアンプＬＳＡを選択的に動作せしめるＭＯＳトランジスタＱ３とを含む。選択信号ＳＥは、読出時に高レベルとされ、ＭＯＳトランジスタＱ３をオンする。
ＭＯＳトランジスタＱ３は、（シングルエンド型センスアンプを形成する）ＭＯＳトランジスタＱ１の出力をグローバルビット線ＧＢＬへ接続する。ＭＯＳトランジスタＱ３に入力される制御信号（例えば、選択信号ＳＥ）は、トランジスタＱ１の出力とグローバルビット線ＧＢＬの接続を制御するものであり、一つのグローバルビット線と多数のローカルビット線を選択するアドレス信号を含むものである。一般的に、一つのローカルビット線には多数のメモリセルと１つのローカルセンスアンプが接続されてメモリアレイを形成するため、ローカルビット線の配線ピッチはグローバルビット線の配線ピッチと同等かそれよりも小さい。
グローバルセンスアンプＧＳＡは、ローカルセンスアンプＬＳＡによって増幅されたグローバルビット線ＧＢＬの電位について高レベル又は低レベルの判定により、センスラッチ動作を実行する。詳細には、グローバルセンスアンプＧＳＡはラッチ信号ＬＴＣの高レベル期間においてセンスラッチ動作を実行する。
判定ラッチ回路は、ＭＯＳトランジスタＱ６、Ｑ７で構成されるインバータと、ＭＯＳトランジスタＱ８、Ｑ９で構成されるインバータからなる。ＭＯＳトランジスタＱ６、Ｑ７で構成されるインバータの出力端子は、読出動作に使用されるＭＯＳトランジスタＱ１０のゲートに接続される。グローバルセンスアンプＧＳＡを選択する選択信号ＹＳの高レベル期間において、ＭＯＳトランジスタＱ１０は読出データを読出線／ＲＤＬに転送する。
判定ラッチ回路の入力端子は、外部装置（不図示）によりメモリセルＭＣに書込まれる書込データを入力するＭＯＳトランジスタＱ１２と、ゲートにラッチ信号ＬＴＣを入力してメモリセルＭＣからデータを読出すＭＯＳトランジスタＱ１４に接続される。
判定ラッチ回路の出力端子は、読出時に使用されるＭＯＳトランジスタＱ１０と、ゲートに再書込信号ＲＥＳを入力して書込データをグローバルビット線ＧＢＬに転送するＭＯＳトランジスタＱ１５に接続される。ＭＯＳトランジスタＱ１５は、ラッチデータ（メモリセルＭＣの前回の読出データに相当）をメモリセルＭＣに再書込する再書込動作に用いられる。
判定ラッチ回路の読出動作及び書込動作に適した他の構成を採用することもできる。即ち、（上記の判定ラッチ回路に相当する）読出専用の判定ラッチ回路と（例えば、ライトアンプである）書込専用の判定ラッチ回路とを採用することができる。再書込時、読出専用の判定ラッチ回路は制御信号を介して書込専用の判定ラッチ回路に接続されるものであり、書込専用の判定ラッチ回路はローカルセンスアンプＬＳＡに近接してメモリセルアレイ内に配置し、一方、読出専用の判定ラッチ回路は当該メモリセルアレイから除外される。詳細には、書込電圧発生回路（不図示）がＭＯＳトランジスタＱ１をモニタする閾値モニタ回路のモニタ結果に基づいて高レベル書込電圧ＶＳＮＨを発生して、グローバルビット線ＧＢＬの寄生抵抗による当該書込電圧の電圧降下を防止することができる。これは、シングルエンド型センスアンプと階層ビット線構造との組み合わせにより実現される。
一般的に、ＤＲＡＭメモリセルからデータを読出すと当該データは消失するため、再書込動作が必要とされる。詳細には、センスラッチ後にラッチ信号ＬＴＣが低レベルとなり、その後、再書込信号ＲＥＳが高レベルになると、ＭＯＳトランジスタＱ６、Ｑ７からなるインバータの出力端子がグローバルビット線ＧＢＬに接続される。選択信号ＳＥが低レベルとなった後、書込信号ＷＴが高レベルとなりＭＯＳトランジスタＱ４をオンすると、ローカルビット線ＬＢＬはグローバルビット線ＧＢＬに接続され、以って、再書込動作を完了する。再書込動作は、ＶＳＮＨに対応する高レベルとＶＳＮＬに対応する低レベルに基づいて実行される。
読出時、グローバルビット線ＧＢＬにより、メモリセルＭＣのデータ「１」を転送するローカルビット線ＬＢＬとは逆相の読出電圧がグローバルセンスアンプＧＳＡに提供される。書込時、グローバルビット線ＧＢＬにより、データ「１」を転送するローカルビット線ＬＢＬと同相の書込電圧がメモリセルＭＣに供給される。即ち、グローバルビット線ＧＢＬのリストア電圧はグローバルビット線ＧＢＬの読出電圧とは逆相となる。これにより、メモリセルアレイに含まれるグローバルビット線の数を効果的に低減することができる。
ローカルビット線ＬＢＬの書込電圧は、メモリセルＭＣの読出データ「１」に対応してローカルビット線ＬＢＬに発生する電位に相当する。これにより、読出によりデータが消失するＤＲＡＭメモリセルについて、シングルエンド型センスアンプを用いたデータ再書込及びリストアを実現する。これは、不揮発性メモリにおけるデータリテンション特性のリフレッシュ不良やＥＣＣ処理に有効に機能する。
メモリセルＭＣは、当該メモリセルＭＣを選択するＭＯＳトランジスタＱ０と電荷を蓄積するキャパシタＣｓ（メモリ要素に相当）を直列接続したＤＲＡＭメモリセルである。ローカルビット線ＬＢＬとの連絡用のメモリセルＭＣの入出力端子は、ＭＯＳトランジスタＱ０とローカルビット線ＬＢＬとの間に配置される。多数のメモリセル（不図示）がローカルビット線ＬＢＬに接続される。図１において、Ｃｂはローカルビット線ＬＢＬの寄生容量を示す。例えば、キャパシタＣｓの容量は１０ｆＦであり、寄生容量は４．３ｆＦである。ＭＯＳトランジスタＱ０はワード線ＷＬの電圧に応じて選択的にオンされて、キャパシタＣｓとローカルビット線ＬＢＬに接続する。
図２は、閾値電圧Ｖｔの温度依存変動を補償しない場合のＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布を示すものであり、換言すれば、半導体チップの閾値電圧変動の許容範囲Ｖｐを示す。半導体チップの閾値電圧変動は、（トランジスタのチャンネルに不純物を注入する）イオン注入の不純物濃度の統計的ばらつき、トランジスタ加工時のミクロ寸法のばらつき、等に起因する。閾値電圧変動は製造プロセスの変化によりウエハ毎に異なり、また、製造ロット毎の閾値電圧のシフトとは異なるものである。
以下の説明は温度依存性の閾値電圧変動に関するものであるが、製造プロセスの変化による閾値電圧のシフトについても適用されるものである。
図２において、縦軸は電圧を示し、左側の棒グラフは電源電位ＶＤＤが１Ｖの場合のメモリセルＭＣのノードＳＮの電位を示すものであり、ビット線プリチャージ電位はＶＳＳ（＝０Ｖ）に設定されている。１Ｖの高レベル電圧又は０Ｖの低レベル電圧がメモリセルＭＣのノードＳＮに印加されるが、不十分な書込やリークなどにより損失が生じる。高レベル電圧の損失は０．７Ｖ、低レベル電圧この例では損失によりハイデータは０．７Ｖ、低レベル電圧の損失は０．２Ｖと推定される。
ワード線ＷＬが高レベルとなりメモリセルＭＣが選択されると、キャパシタＣｓとローカルビット線ＬＢＬの寄生容量Ｃｂとの間の電荷転送によりローカルビット線ＬＢＬに読出信号電圧が転送される。ローカルビット線ＬＢＬに現れる読出信号電圧は、Ｃｓ／（Ｃｓ＋Ｃｂ）（例えば、０．７）であるノードＳＮの転送比ＴＲ分減少する。
ローカルビット線ＬＢＬの読出信号電圧はノイズによりさらに変化するため、高レベル読出電圧は０．４５Ｖとなり、低レベル読出電圧は０．１８Ｖとなる。
この電圧差をＭＯＳトランジスタＱ１が増幅してドレイン電流に変換し、以って、グローバルビット線ＧＢＬの放電時間差によりグローバルセンスアンプＧＳＡがハイ／ロウ判定を行なう。ハイ／ロウ判定を正確に実行するため、高レベル読出電圧の下限とＭＯＳトランジスタＱ１の閾値電圧Ｖｔの上限との間、及び低レベル読出電圧の上限とＭＯＳトランジスタＱ１の閾値電圧Ｖｔの下限との間に判定マージンが必要となる。
一般に、ＭＯＳトランジスタの閾値電圧は温度依存性を持って変化する。−２５℃乃至１２５℃の保証温度範囲において上記判定マージンを確保するため、半導体チップの閾値電圧変動を出来るだけ低減して閾値電圧Ｖｔの温度依存変動を吸収する必要がある。
次に、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔの温度依存変動を補償する閾値変動補償回路の動作原理について図３乃至図５を参照して説明するに、図２と同様のグラフ説明については繰り返さず、重複記述を回避する。図３乃至図５において、Ｈ判定マージンはローカルビット線ＬＢＬ電位に対する高レベル判定マージン、Ｌ判定マージンは低レベルマージンを示す。
Ｔｊ＝−２５℃における温度依存性補償について図３を参照して説明するに、ここで、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔは基準温度５０℃において７０ｍＶ上昇する。この場合、ＶＳＮＨ発生回路及びＶＳＮＬ発生回路により、再書込動作に用いられる高レベル書込電圧ＶＳＮＨ及び低レベル書込電圧ＶＳＮＬは１．１Ｖ、０．１Ｖに設定される。
再書込動作において電位は０．１Ｖ（即ち、シフト値δＶＳＮ）上昇するため、ローカルビット線ＬＢＬに現れる読出信号電圧は、Ｖｓ＝ＴＲ・δＶＳＮ＝０．７×０．１＝０．０７Ｖで計算される７０ｍＶ上昇する。これで、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔの温度依存性による上昇分７０ｍＶをキャンセルする。これにより、図２に示す温度依存性補償無しの許容範囲Ｖｐに比較して、ＭＯＳトランジスタＱ１の閾値電圧変動の許容範囲Ｖｐを増大することができる。
基準温度であるＴｊ＝５０℃における温度依存性補償について図４を参照して説明するに、ここで、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔは基準電圧とされている。この場合、高レベル書込電圧ＶＳＮＨ及び低レベル書込電圧ＶＳＮＬは１．０Ｖ、０Ｖに設定される。シフト値δＶＳＮは０Ｖであるため、図２の温度依存性補償無しの場合と同じ読出信号電圧がローカルビット線ＬＢＬに印加されるものの、他の温度におけるＭＯＳトランジスタＱ１の閾値電圧Ｖｔの温度依存性はキャンセルされる。このため、図２に示す温度依存性補償無しの許容範囲Ｖｐに比較して、図４の許容範囲Ｖｐを増大することができる。
Ｔｊ＝１２５℃における温度依存性補償について図５を参照して説明するに、ここで、高レベル書込電圧ＶＳＮＨ及び低レベル書込電圧ＶＳＮＬは０．９Ｖ、−０．１Ｖに設定される。書込電圧の０．１Ｖ電圧降下により、ローカルビット線ＬＢＬに現れる読出信号電圧は、Ｖｓ＝ＴＲ・δＶＳＮ＝０．７×−０．１＝−０．０７Ｖで計算される７０ｍＶ降下する。これで、温度依存性に起因するＭＯＳトランジスタＱ１の閾値電圧Ｖｔの７０ｍＶ電圧降下をキャンセルする。これにより、図２に示す温度依存性補償無しの許容範囲Ｖｐに比較して、図５の許容範囲Ｖｐを増大することができる。
階層センスアンプ（即ち、ローカルセンスアンプＬＳＡ及びグローバルセンスアンプＧＳＡ）を用いた書込動作における波形について、Ｔｊ＝−２５℃、５０℃、１２５℃における温度依存性補償について図３乃至図５と関連した図６乃至図８を参照して説明するに、ここで、縦軸は電圧、横軸は時間を示し、また、各グラフの左側はメモリセルＭＣから高レベルデータを読出す読出動作に関連し、各グラフの右側はメモリセルＭＣから低レベル電圧を読出す読出動作に関連するものである。
図６はＴｊ＝−２５℃における読出動作の波形を示すものであり、ここで、ローカルビット線ＬＢＬのプリチャージ電圧はＶＳＳ＝０Ｖに設定され、一方、グローバルビット線ＧＢＬのプリチャージ電圧はＶＤＤに設定されている。
高レベルデータ読出動作について、プリチャージ解除期間にプリチャージ信号ＰＣが低レベル、反転プリチャージ信号／ＰＣが高レベルとなり、ＭＯＳトランジスタＱ２、Ｑ５の両方がオフとなり、以って、ローカルビット線ＬＢＬは０Ｖに設定され、グローバルビット線ＧＢＬはＶＤＤにプリチャージされてフローティング状態となる。
プリチャージ解除期間に続くセル選択期間では、ワード線ＷＬが高レベルのとき、メモリセルＭＣの高レベル信号電圧がローカルビット線ＬＢＬに読出される。詳細には、メモリセルＭＣがアクセスされて、メモリセルＭＣ及びローカルビット線ＬＢＬ間の容量比に従って電荷がローカルビット線ＬＢＬに転送される。所定時間経過後、セル選択期間に続いてセンス期間が始まる。
図６において、陰影ブロックは、トランジスタのミクロ寸法のばらつき、ゲート絶縁膜の厚さのばらつき、及びチャンネルに注入される不純物のばらつきに起因して変化するＭＯＳトランジスタＱ１の閾値電圧Ｖｔの変動範囲を示す。
選択信号ＳＥが高レベルのとき、センス期間がセル選択期間に続いて始まる。センス期間では、ローカルビット線ＬＢＬの電位がＭＯＳトランジスタＱ１の閾値電圧Ｖｔの変動範囲の上限より高いため、ＭＯＳトランジスタＱ１のドレイン電流の値は大きくなり、グローバルビット線ＧＢＬの寄生容量Ｃｂに蓄積された電荷が急速に放電され、以って、グローバルビット線ＧＢＬの電位がＶＤＤから０Ｖへの急速に低減する。
センス期間終了後、グローバルビット線ＧＢＬの電位は０Ｖであるため、グローバルセンスアンプＧＳＡは先ず低レベルを検出し、これがＭＯＳトランジスタＱ６、Ｑ７からなるインバータにより反転され、以って、高レベルデータが読出される。
センス期間に続くリストア期間では、ＭＯＳトランジスタＱ６、Ｑ７からなるインバータの動作に起因してグローバルビット線ＧＢＬは高レベル書込電圧ＶＳＮＨに設定される。選択信号ＳＥが低レベル、書込信号ＷＴが高レベルになると、ローカルビット線ＬＢＬはＶＳＮＨに設定され、以って、高レベルデータをメモリセルＭＣに再書込する。
低レベルデータ読出時、プリチャージ解除期間では、プリチャージ信号ＰＣが低レベル、反転プリチャージ信号／ＰＣが高レベルとなり、ＭＯＳトランジスタＱ２、Ｑ５の両方がオフとなり、以って、ローカルビット線ＬＢＬは０Ｖに設定され、グローバルビット線ＧＢＬはＶＤＤにプリチャージされてフローティング状態となる。
プリチャージ解除期間に続くセル選択期間では、ワード線ＷＬが高レベルとなりメモリセルＭＣの低レベル信号データがローカルビット線ＬＢＬに読出される。選択信号ＳＥが高レベルのとき、センス期間がセル選択期間に続いて始まる。センス期間では、ローカルビット線ＬＢＬの電位がＭＯＳトランジスタＱ１の閾値電圧Ｖｔの変動範囲の下限よりわずかに高いため、ＭＯＳトランジスタＱ１のドレイン電流の値は小さくなり、グローバルビット線ＧＢＬの寄生容量Ｃｂに蓄積された電荷がゆっくりと放電され、以って、グローバルビット線ＧＢＬの電位がＶＤＤからゆっくりと低減する。
センス期間終了後、グローバルビット線ＧＢＬの電位はＶＤＤよりわずかに低いため、グローバルセンスアンプＧＳＡは先ず高レベルを検出し、これがＭＯＳトランジスタＱ６、Ｑ７からなるインバータにより反転され、以って、低レベルデータが読出される。
センス期間に続いてリストア期間になると、グローバルビット線ＧＢＬの電位はＭＯＳトランジスタＱ６、Ｑ７からなるインバータの動作によりＶＳＮＬに設定される。選択信号ＳＥが低レベルとなり書込信号ＷＴが高レベルになると、ローカルビット線ＬＢＬの電位はＶＳＮＬとなり、以って、メモリセルＭＣに低レベルデータが再書込される。
図６は図３に対応するため、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔは基準値より７０ｍＶ高くなり、再書込動作は高レベル書込電圧ＶＳＮＨ＝１．１Ｖ又は低レベル書込電圧ＶＳＮＬ＝０．１Ｖを用いて実行される。これにより、ローカルビット線ＬＢＬに転送される読出信号電圧は基準値より７０ｍＶ高くなるため、閾値電圧Ｖｔの変動を補償することができる。
図７はＴｊ＝５０℃における読出動作の波形を示すが、図７の波形は図６の波形と同じであるため、ここでは重複記述を繰り返さない。図７では、閾値電圧Ｖｔが基準値に設定されているため、再書込動作が高レベル書込電圧ＶＳＮＨ＝１．０Ｖ又は低レベル書込電圧ＶＳＮＬ＝０Ｖを用いて実行される点で図６とは異なる。即ち、ローカルビット線ＬＢＬに転送されるメモリセルＭＣの読出信号電圧は基準値と一致するため、閾値電圧Ｖｔの変動補償を実現することができる。
図８はＴｊ＝１２５℃における読出動作の波形を示すが、図８の波形は図６の波形と同じであるため、ここでは重複記述を繰り返さない。図８では、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔが基準値より７０ｍＶ低いため、再書込動作を高レベル書込電圧ＶＳＮＨ＝０．９Ｖ又は低レベル書込電圧ＶＳＮＬ＝−０．１Ｖを用いて実行する点で図６と異なる。即ち、ローカルビット線ＬＢＬに転送されるメモリセルＭＣの読出信号電圧は基準値よりも７０ｍＶ低いため、閾値電圧Ｖｔの変動補償を実現することができる。
図９は、高レベル書込電圧ＶＳＮＨ、低レベル書込電圧ＶＳＮＬ、及びメモリセルＭＣのキャパシタＣｓの対抗電極間に印加されるプレート電圧ＶＰＬＴを発生する３つの発生回路を示すブロック図である。
メモリセルＭＣのキャパシタＣｓの印加電圧は、高レベル書込電圧ＶＳＮＨに対しては「ＶＳＮＨ−ＶＰＬＴ」となり、低レベル書込電圧ＶＳＮＬに対しては「ＶＰＬＴ−ＶＳＮＬ」となる。キャパシタＣｓの誘電体膜に印加される最大電圧を低減することが好適であり、これによりその信頼性を高める。このため、プレート電圧ＶＰＬＴは、通常、ＶＳＮＨとＶＳＮＬとの中間電圧に設定される。
図９において、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔの温度依存性をモニタする閾値モニタ回路１１の出力電圧が転送比変換回路１２に供給され、その出力電圧が更にレベルシフト回路１３に供給される。
レベルシフト回路１３は、補正値設定回路１４から供給される補正値に基づいてシフト値を決定する。本実施例では、補正値設定回路１４は基準温度５０℃に基づき補正値を設定するものであり、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔの設計値によりシフト値δＶＳＮが０Ｖに設定される。即ち、基準温度における製造プロセスのばらつきに起因する閾値電圧Ｖｔのシフトを補償するようにシフト値δＶＳＮを決定する。
実際には、補正値設定回路１４の補正値はプログラミングにより決定されるものであり、ＤＲＡＭのプローブ検査によりウエハ温度５０℃におけるＭＯＳトランジスタの閾値電圧Ｖｔを測定し、その後、シフト値δＶＳＮをモニタする。ＭＯＳトランジスタＱ１の閾値電圧Ｖｔが設計値に等しいとき、シフト値δＶＳＮは０Ｖに設定される。閾値電圧Ｖｔが設計値より３５ｍＶ高い場合、当該３５ｍＶを転送比ＴＲ＝０．７で割った値である５０ｍＶにシフト値δＶＳＮを設定する。閾値電圧Ｖｔが設計値より３５ｍＶ低い場合、３５ｍＶを転送比ＴＲ＝０．７で割った値を絶対値とする−０．０５Ｖにシフト値δＳＶＮを設定する。これにより、閾値電圧Ｖｔが基準温度において予め決定された設計値からシフトした場合でも補正値を適正に設定することができる。
プログラミングは、レーザヒューズ、電気ヒューズ、不揮発性メモリ、ワンタイムプログラマブル素子などを用いて実行する。レベルシフト回路１３より出力されるシフト値δＶＳＮが電流駆動能力を増加させるためδＶＳＮドライバ１５に供給される。δＶＳＮドライバ１５の出力電圧は、ＶＳＮＨ、ＶＳＮＬ、及びＶＰＬＴを発生する発生回路２０に供給される。
ＶＳＮＨ、ＶＳＮＬ、ＶＰＬＴ発生回路２０に対して、所定の基準電圧Ｖｒｅｆが夫々１．０Ｖ、０Ｖ、０．５Ｖに設定される。δＶＳＮ加算回路はシフト値δＶＳＮを基準電圧Ｖｒｅｆに加算して加算信号を生成し、当該加算信号は反転増幅回路２２により反転増幅される。反転増幅回路２２の出力信号は出力ドライバ２３に供給されて電流駆動能力が増強される。出力ドライバ２３の出力電圧はメモリセルアレイに供給される。閾値モニタ回路１１はＭＯＳトランジスタＱ１の閾値電圧Ｖｔの温度依存性変動をモニタするため、ＶＳＮＨ、ＶＳＮＬ、ＶＰＬＴを適正に設定して閾値電圧Ｖｔの変動を補償することができる。
図１０は、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔをモニタする閾値モニタ回路１１の構成の一例を示しており、これはＭＯＳトランジスタＱ１Ｒ、定電流源Ｉｂｉａｓ、及びオペアンプＯＰ１で構成される。ここで、ＶＤＬは正の定電圧、ＶＥＬは負の定電圧を示す。ＭＯＳトランジスタＱ１ＲはＭＯＳトランジスタＱ１の閾値電圧Ｖｔをモニタするために用いられ、ＭＯＳトランジスタＱ１と略同一のサイズに設計されている。
図１１は、転送比変換回路１２、レベルシフト回路１３、補正値設定回路１４、及びδＶＳＮドライバ１５を含む構成を示す。転送比変換回路１２は、オペアンプＯＰ２を用いた反転増幅回路であり、その反転入力端子は図１０に示すＭＯＳトランジスタＱ１Ｒにより検出される閾値電圧Ｖｔを有するノードＮ１に接続される。抵抗Ｒ１、Ｒ２の比はＣｓ、Ｃｓ＋Ｃｂの比と同一であるため、オペアンプＯＰ２の出力電圧は「−（Ｃｓ＋Ｃｂ）Ｖｔ／Ｃｓ」となる。
レベルシフト回路１３はオペアンプＯＰ３を用いた反転増幅回路であり、その反転入力端子はオペアンプＯＰ２の出力電圧、即ち「−（Ｃｓ＋Ｃｂ）Ｖｔ／Ｃｓ」、を入力する。通常ＶＳＳに設定されるオペアンプＯＰ３の非反転入力端子には、補正値設定回路１４から出力される補正値に対応するシフト電圧Ｖｓが抵抗Ｒ５を介して供給される。レベルシフト回路１３の抵抗Ｒ３、Ｒ４は同一（Ｒ３＝Ｒ４）であるため、オペアンプＯＰ３の出力電圧は「（Ｃｓ＋Ｃｂ）Ｖｔ／Ｃｓ＋２Ｖｓ」となる。
正の定電圧ＶＤＬと負の定電圧ＶＥＬとの電圧差は抵抗タップにより多数の電圧区分に分割され、好適な一つの電圧区分がセレクタ３１により選択されて補正値設定回路１４からシフト電圧Ｖｓとして出力される。タップ選択回路３２は、電圧区分の一つを選択するようプログラムされており、以って、所望の抵抗タップが選択されるようセレクタ３１を制御する。補正値設定回路１４のシフト電圧Ｖｓは、抵抗Ｒ５とともにローパスフィルタを形成するキャパシタＣｆを介してレベルシフト回路１３に供給される。
δＶＳＮドライバ１５はオペアンプＯＰ４を用いたボルテージフォロア回路であり、ＯＰ３の出力電圧をシフト値δＶＳＮとして出力する。
シフト値δＶＳＮを生成するための、閾値モニタ回路１１、転送比変換回路１２、レベルシフト回路１３、及びδＶＳＮドライバ１５の出力電圧の遷移について図１２乃至図１３を参照して説明する。本実施例は、Ｃｓ＝１０ｆＦ，Ｃｂ＝４．３ｆＦという上記条件により設計されている。閾値モニタ回路１１は、ＭＯＳトランジスタＱ１について、基準温度５０℃における閾値電圧Ｖｔ＝０．１Ｖ（即ち、設計値）並びに−２５℃、１２５℃における±０．０７Ｖの温度依存性変動をモニタする。閾値電圧Ｖｔのモニタ値は転送比変換回路１２により反転されて１．４３倍され、−０．１４±０．１Ｖとなる。
続いて、転送比変換回路１２の出力電圧はレベルシフト回路で反転され２Ｖｓシフトされる。基準温度５０℃における閾値電圧Ｖｔのモニタ値がＭＯＳトランジスタＱ１Ｒの設計値と同一の場合、レベルシフト回路１３の出力電圧は０Ｖとなるため、補正値設定回路１４のタップ選択回路３２はシフト電圧がＶｓ＝−０．７Ｖとなるようプログラムされ、以って、レベルシフト回路１３より０±０．１Ｖを出力せしめる。レベルシフト回路１３の出力電圧はδＶＳＮドライバ１５に供給され、以って、シフト値δＶＳＮを出力する。
図１３は、５０℃におけるＭＯＳトランジスタＱ１Ｒの閾値電圧Ｖｔが設計値より３５ｍＶ高くなる場合を示している。ここで、転送比変換回路１２は−０．１９±０．１Ｖを出力し、その後、レベルシフト回路１３で反転され２Ｖｓシフトされる。レベルシフト回路１３は０．０５±０．１Ｖを生成し、これがδＶＳＮドライバ１５から出力される。
図１４は、図９に示されるδＶＳＮ加算回路２１、反転増幅回路２２、及び出力ドライバ２３を含む構成を示す。δＶＳＮ加算回路２１のオペアンプＯＰ５は基準電圧Ｖｒｅｆにシフト値δＶＳＮを加算し反転する。δＶＳＮ加算回路２１の出力電圧は反転増幅回路２２のオペアンプＯＰ６により反転される。反転増幅回路２２の出力電圧は、出力ドライバ２３のボルテージフォロア用オペアンプＯＰ７で電流駆動能力が高められる。
ＶＳＮＨ、ＶＳＮＬ、ＶＰＬＴに対応して基準電圧Ｖｒｅｆは夫々１Ｖ、０Ｖ、０．５Ｖに設定されているので、０±０．１Ｖのシフト値δＶＳＮに基づいて、発生回路２０はＶＳＮＨ＝１±０．１Ｖ、ＶＳＮＬ＝０±０．１Ｖ、ＶＰＬＴ＝０．５±０．１Ｖを発生する。
以上述べたように、本発明の半導体記憶装置における閾値補正センスアンプは、製造プロセスのばらつき、及び閾値電圧Ｖｔの温度依存性変動に起因するＭＯＳトランジスタＱ１の閾値電圧Ｖｔのシフトをキャンセルして、マージンを改善し、かつ、センス増幅を安定化させる。換言すると、本実施例は半導体チップのＭＯＳトランジスタの閾値電圧変動の許容範囲を増大することができ、また、多数のセンスアンプを用いる大規模ＤＲＡＭについて製造歩留まりを向上せしめ、以って、製造コストを低減する。
本実施例はＭＯＳトランジスタＱ１の閾値電圧Ｖｔの温度依存性変動をモニタしてキャンセルするものであるため、閾値電圧Ｖｔの温度依存性変動を適正に補償することができる。本実施例は半導体チップにおけるＭＯＳトランジスタの閾値電圧変動の許容範囲を増大することができるため、高集積化・微細化したメモリを提供することができる。
本発明は、本実施例における閾値補償センスアンプの構成に限定されるものではなく、種々の方法で変更可能である。
本実施例は上記のＤＲＡＭ再読出動作以外に、不揮発性メモリのデータリテンション特性の改善技術にも適用可能である。即ち、本実施例はＤＲＡＭ以外に不揮発性メモリに適用可能であり、また、メモリ以外のセンシング回路にも適用可能である。
本実施例では、閾値モニタ回路１１によりシングルエンド型センスアンプとして機能する電界効果トランジスタの閾値電圧の温度依存性変動をモニタしているが、読出電圧ＶＳＮＨ、ＶＳＮＬを読出動作実行時に補正するように本実施例を限定する必要はない。
本発明の基本概念により、読出動作を伴わない書込動作においてＭＯＳトランジスタＱ１の閾値電圧Ｖｔのモニタ結果に基づいて書込電圧ＶＳＮＨ、ＶＳＮＬを補正することができる。これにより、書込電圧ＶＳＮＨ、ＶＳＮＬに基づいてメモリセルＭＣに書き込まれるデータに基づく読出動作において最適なセンシングを実現することができる。
全てのＭＯＳトランジスタは（ＰチャンネルやＮチャンネルの如き）最適な極性にて設計されているため、その極性を変更する場合、回路構成、電源と接地との関係、及び制御信号の極性はそれに応じて変更する必要がある。
最後に、本発明は上記実施例に限定されないことは明らかであり、発明の範囲や精神から逸脱しない範囲で改造・変更を実施することができる。
１１・・・閾値モニタ回路、１２・・・転送比変換回路、１３・・・レベルシフト回路、１４・・・補正値設定回路、１５・・・δＶＳＮドライバ、２１・・・δＶＳＮ加算回路、２２・・・反転増幅回路、２３・・・出力ドライバ、３１・・・セレクタ、３２・・・タップ選択回路、Ｃｂ・・・寄生容量、Ｃｓ・・・キャパシタ、ＧＢＬ・・・グローバルビット線、ＧＳＡ・・・グローバルセンスアンプ、ＬＢＬ・・・ローカルビット線、ＬＳＡ・・・ローカルセンスアンプ、ＭＣ・・・メモリセル、ＯＰ１〜ＯＰ７・・・オペアンプ、Ｑ０、Ｑ１、Ｑ１Ｒ、Ｑ２〜Ｑ９・・・ＭＯＳトランジスタ、ＶＳＮＨ・・・高レベル書込電圧、ＶＳＮＬ・・・低レベル書込電圧、Ｖｔ・・・閾値電圧、ＷＬ・・・ワード線

Claims (28)

  1. メモリセルと、
    前記メモリセルに接続されたローカルビット線と、
    前記ローカルビット線に第１入出力端子が接続されて読み出しに用いられる第１の電界効果トランジスタを含むローカルセンスアンプであって、前記メモリセルへデータを書き込み、前記メモリセルのデータを増幅するローカルセンスアンプと、
    前記ローカルセンスアンプの第２入出力端子が接続されるグローバルビット線と、
    前記グローバルビット線に接続されるグローバルセンスアンプであって、前記第２入出力端子を介して前記メモリセルへデータを書きこみ、前記メモリセルのデータを増幅するグローバルセンスアンプと、
    前記第１の電界効果トランジスタの閾値電圧及び当該閾値電圧の温度依存性変動をモニタする閾値モニタ回路と、
    前記閾値電圧のモニタ結果に基づき、前記メモリセルへの書込電圧を生成する生成回路と、を備え、
    前記グローバルセンスアンプは、前記ローカルセンスアンプの出力電圧に基づき前記メモリセルの情報を読み出し、そして前記ローカルセンスアンプが示す前記メモリセルの情報に基づき前記書込電圧を前記メモリセルに印加する、ことを特徴とする半導体記憶装置。
  2. 前記第１の電界効果トランジスタは、前記第１入出力端子にゲートが接続された第１のトランジスタである、ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記第１のトランジスタのゲートが前記ローカルビット線に接続され、ソースが基準電圧に接続され、ドレインが前記第２入出力端子に接続され、以って、前記第１のトランジスタは読出時に作動するシングルエンド型のセンスアンプである、ことを特徴とする請求項２記載の半導体記憶装置。
  4. 前記ローカルセンスアンプは、前記第１入出力端子と前記第２入出力端子の間に接続され、書込時に作動する第２のトランジスタを更に含む、ことを特徴とする請求項１記載の半導体記憶装置。
  5. 前記グローバルセンスアンプは、前記グローバルビット線に接続される第３入出力端子、外部装置と連絡する第４入出力端子、及びラッチ回路を備え、
    前記第３入出力端子と前記ラッチ回路の第１の部分との間に接続されて読出動作時にオンされる読出トランジスタと、
    前記第３入出力端子と前記ラッチ回路の第２の部分との間に接続されて書込動作時にオンされる書込トランジスタを具備した、ことを特徴とする請求項１記載の半導体記憶装置。
  6. 前記メモリセルの読出データが前記読出トランジスタを介して前記グローバルセンスアンプに転送され、その後、前記書込トランジスタを介して前記メモリセルに再書込される、ことを特徴とする請求項５記載の半導体記憶装置。
  7. 読出動作時、前記第１のトランジスタにより読み出される前記ローカルビット線に転送される前記メモリセルの高レベルデータとは逆位相の電圧が前記グローバルビット線を介して前記グローバルセンスアンプに供給され、
    書込動作時、前記グローバルセンスアンプは前記メモリセルの高レベルデータと同位相の電圧を前記メモリセルに供給する、ことを特徴とする請求項２記載の半導体記憶装置。
  8. 書込動作時において前記ローカルビット線に印加される前記書込電圧は、前記ローカルセンスアンプが前記メモリセルから高レベルデータを読み出したときに前記ローカルビット線に現れる電位よりも高い、ことを特徴とする請求項７記載の半導体記憶装置。
  9. 前記ローカルセンスアンプは、前記第１のトランジスタと前記グローバルビット線との間に接続されて読出動作時に前記第１のトランジスタの出力電流を選択的に前記グローバルビット線に供給する第３のトランジスタを更に具備した、ことを特徴とする請求項２記載の半導体記憶装置。
  10. 前記閾値モニタ回路は、前記ローカルセンスアンプの前記第１の電界効果トランジスタと同サイズでありその閾値電圧をモニタする第２の電界効果トランジスタを含み、
    前記生成回路はモニタされた閾値電圧に基づいて書込データを生成する、ことを特徴とする請求項１記載の半導体記憶装置。
  11. 前記メモリセルは第３の電界効果トランジスタとキャパシタから構成される、ことを特徴とする請求項１０記載の半導体記憶装置。
  12. 高レベルデータ又は低レベルデータにオフセット電圧を加算して前記キャパシタに印加し、
    前記モニタされた閾値電圧は、前記キャパシタの容量Ｃｓと前記ローカルビット線の寄生容量Ｃｂによる「（Ｃｓ＋Ｃｂ）／Ｃｓ」倍され、その後、シフト値分シフトして前記オフセット電圧を生成する、ことを特徴とする請求項１１記載の半導体記憶装置。
  13. 前記シフト値は、前記キャパシタに印加される前記書込電圧が基準温度における前記ローカルセンスアンプの前記第１の電界効果トランジスタに規定される所定値と同一になるように予め決定される、ことを特徴とする請求項１２記載の半導体記憶装置。
  14. 前記キャパシタは、前記ローカルビット線を介して印加される前記書込電圧と、高レベルな前記書込電圧と低レベルな前記書込電圧との間の中間電圧であるプレート電圧と、の差により電荷を蓄積する、ことを特徴とする請求項１３記載の半導体記憶装置。
  15. ローカルビット線に入出力端子が接続されるメモリセルと、
    書込データと同じ情報の読出データが前記メモリセルから読み出されるときに前記ローカルビット線に現れる読出信号電圧を増幅する第１の電界効果トランジスタを含むローカルセンスアンプと、
    前記書込データを前記メモリセルに書き込む書込アンプと、
    前記第１の電界効果トランジスタの閾値電圧及び閾値電圧の温度依存性変動をモニタする閾値モニタ回路と、
    前記閾値電圧のモニタ結果に基づいて書込電圧を生成する生成回路と、を具備し、
    前記ローカルセンスアンプは、前記書込アンプが出力する前記書込データに関連する前記書込電圧を、前記ローカルビット線へ転送し、
    前記ローカルセンスアンプの前記第１の電界効果トランジスタは、ゲートが前記ローカルビット線に接続され、ソースが基準電圧に接続され、ドレインが出力ノードを形成し、以って、読出動作時に作動するシングルエンド型センスアンプとして機能する第１のトランジスタであり、
    前記書込アンプは、前記書込データに基づいて前記メモリセルに前記書込電圧を印加する、ことを特徴とする半導体記憶装置。
  16. 前記第１のトランジスタの出力ノードに接続されるグローバルビット線と、
    前記書込アンプとともに前記グローバルビット線に接続されるグローバルセンスアンプと、
    前記ローカルビット線と前記グローバルビット線との間に接続されて書込動作時に作動する第２のトランジスタを更に具備し、
    前記グローバルセンスアンプは、前記ローカルセンスアンプにより読み出される前記メモリセルの読出データを前記グローバルビット線を介して入力し、
    前記書込アンプは前記グローバルビット線及び前記第２のトランジスタを介して外部装置の書込データを書き込む、ことを特徴とする請求項１５記載の半導体記憶装置。
  17. 前記書込アンプ及び前記グローバルセンスアンプは、前記メモリセルに書き込まれる書込データをラッチするとともに、前記ローカルセンスアンプにより読み出される前記メモリセルの読出データをラッチするラッチ回路を共有する、ことを特徴とする請求項１６記載の半導体記憶装置。
  18. 前記メモリセルの読出データは一旦前記グローバルセンスアンプに転送された後、前記書込アンプにより前記メモリセルに再書込される、ことを特徴とする請求項１６記載の半導体記憶装置。
  19. 前記書込アンプ及び前記グローバルセンスアンプは、前記メモリセルに書き込まれる書込データをラッチするとともに、前記ローカルセンスアンプにより読み出される前記メモリセルの読出データをラッチするラッチ回路を共有する、ことを特徴とする請求項１８記載の半導体記憶装置。
  20. 読出動作時、前記第１のトランジスタが前記メモリセルの高レベルデータを読み出すときに前記ローカルビット線に現れる電位とは逆位相の電圧が前記グローバルビット線を介して前記グローバルセンスアンプに供給され、
    書込動作時、前記ローカルビット線に現れる電位と同位相の電圧が前記メモリセルに供給される、ことを特徴とする請求項１８記載の半導体記憶装置。
  21. 書込動作時の前記ローカルビット線の電位は、読出動作時、前記ローカルセンスアンプが前記メモリセルから高レベルデータを読み出すときに前記ローカルビット線に現れる読出信号電圧よりも高い、ことを特徴とする請求項２０記載の半導体記憶装置。
  22. 前記書込アンプ及び前記グローバルセンスアンプは、前記メモリセルに書き込まれる書込データをラッチするとともに、前記ローカルセンスアンプにより読み出される前記メモリセルの読出データをラッチするラッチ回路を共有するものである、ことを特徴とする請求項２１記載の半導体記憶装置。
  23. 前記ローカルセンスアンプは、前記第１のトランジスタの出力ノードと前記グローバルビット線との間に接続され、読出動作時、前記第１のトランジスタの出力電流を選択的に前記グローバルビット線に供給する第３のトランジスタを更に具備する、ことを特徴とする請求項１６記載の半導体記憶装置。
  24. 前記閾値モニタ回路は、前記第１のトランジスタと同サイズであり閾値電圧をモニタする第２の電界効果トランジスタを含み、前記生成回路はモニタされた閾値電圧に基づいて前記書込電圧を生成する、ことを特徴とする請求項１５記載の半導体記憶装置。
  25. 前記メモリセルは、第３の電界効果トランジスタとキャパシタから構成される、ことを特徴とする請求項１５記載の半導体記憶装置。
  26. 高レベル書込データ又は低レベル書込データにオフセット電圧を加算して前記キャパシタに印加し、
    前記モニタされた閾値電圧は、前記キャパシタの容量Ｃｓと前記ローカルビット線の寄生容量Ｃｂによる「（Ｃｓ＋Ｃｂ）／Ｃｓ」倍され、その後、シフト値分シフトして前記オフセット電圧を生成する、ことを特徴とする請求項２５記載の半導体記憶装置。
  27. 前記シフト値は、前記キャパシタに印加される前記書込電圧が基準温度における前記ローカルセンスアンプの前記第１の電界効果トランジスタに規定される所定値と同一になるように予め決定される、ことを特徴とする請求項２６記載の半導体記憶装置。
  28. 前記キャパシタは、前記ローカルビット線を介して印加される前記書込電圧と、高レベルな前記書込電圧と低レベルな前記書込電圧との間の中間電圧であるプレート電圧と、の差により電荷を蓄積する、ことを特徴とする請求項２７記載の半導体記憶装置。
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