JP2005182873A - 半導体記憶装置 - Google Patents

Abstract

【課題】情報記憶キャパシタに蓄積される電荷量を増加させることができ、読み出し書き込み動作の十分な動作マージンを確保可能な半導体記憶装置を得る。
【解決手段】情報記憶キャパシタＣに電荷を蓄積して情報を記憶する半導体記憶装置において、書き込み情報Ｄｉｎ１が“０”のとき、情報記憶キャパシタＣのセルプレート電極に、基準電位に対して所定電位増加させた電位（１／２）Ｖｃｃ＋△Ｖを印可するとともに、書き込み情報Ｄｉｎ１が“１”のとき、基準電位に対して所定電位減少させた電位（１／２）Ｖｃｃ−△Ｖを印可させる印加電位可変手段５０を設けた。
【選択図】図２

Description

本発明は情報記憶キャパシタに電荷を蓄積して情報を記憶する半導体記憶装置に関するものである。

従来、１個の情報記憶キャパシタと１個のパストランジスタからなる複数のメモリセルを有し、情報記憶キャパシタ内に電荷を蓄積して情報の記憶を行い、書き込み動作及び読み出し動作の際には、選択されたメモリセルのパストランジスタが導通状態となり、ビット線との電荷の授受により生じた電圧の変化を検出して記憶された情報の内容を判断する半導体記憶装置が提案されている。

このような構成の従来の半導体記憶装置においては、情報記憶キャパシタのセルプレート電極に印加する電位と、記憶された情報の内容を判定する際のビット線のプリチャージ電位とをともに、供給電圧（Ｖｃｃ）とグランド電位の中間点の半分の値、つまり（１／２）Ｖｃｃの基準電位とする方法が提案されている。
この方法においては、情報記憶キャパシタのセルプレート電極に（１／２）Ｖｃｃの電位を印加しておき、情報書き込み時には、書き込み情報が論理値“１”の場合、情報記憶キャパシタのパストランジスタ側のストレージノード電極にビット線を介してＶｃｃの電位を印加し、同じく両電極の電位差によって情報記憶キャパシタに電荷を蓄積する。一方、書き込み情報が論理値“０”のローレベルの場合、ストレージノード電極にグランド電位を印加し、両電極の電位差によって情報記憶キャパシタに電荷を蓄積する。

そして、記憶された情報の“１”及び“０”を判定する際には、ビット線の（１／２）Ｖｃｃプリチャージ電位に対して、情報記憶キャパシタの充電電圧が高いか低いかを検出して記憶された情報が“１”であるか“０”であるかを判断する（例えば、特許文献１参照）。
このような構成の従来の半導体記憶装置において、読み出し書き込み動作が確実に行われるためには、記憶された情報の“１”及び“０”にともない情報記憶キャパシタに所定量の電荷が蓄積される必要がある。ここで、情報記憶キャパシタに蓄積される電荷は、Ｑ＝Ｃ・Ｖ（Ｃ：静電容量）で表される。そして、情報書き込み時には、ビット線がフルスイングするので蓄積される電荷は、Ｃ・（１／２）ＶＣＣとなる。また、静電容量Ｃは、Ｃ＝εＳ／ｄ（Ｓ：キャパシタ層間膜対向面積、ｄ：間隔、ε：誘電率）で表される。すなわち、情報記憶キャパシタに蓄積される電荷量を大きくするには、キャパシタ層間膜の面積を大きくするか、或いは層間の距離を小さくすれば良い。
特開平１２−０９０６６９号公報（３〜５頁、第２０図）

しかしながら、近年、メモリの大容量化・微細化に伴って、キャパシタ層間膜の面積は極めて小さくなる傾向にある。一方、物理的な耐圧の制限からキャパシタ層間膜の薄膜化も限界に達している。そのため、情報記憶キャパシタの容量Ｃを大きくすることは難しい。一方、近年の省電力化の影響により供給電圧が徐々に下がる傾向にあり、情報書き込み時の印加電位もこれに伴い下がる傾向にある。そのため、十分な蓄積電荷を確保することが難しくなっている。十分な蓄積電荷が無いと動作マージンが小さく誤動作の原因になるのでその改善が求められている。

この発明は、上述の課題を解消するためになされたもので、情報記憶キャパシタに蓄積する電荷量を増加させることができ、読み出し書き込み動作の十分な動作マージンを確保できる半導体記憶装置を得ることを目的とする。

第１の発明に係る半導体記憶装置は、情報記憶キャパシタに電荷を蓄積して書込み情報を記憶する半導体記憶装置において、情報書き込み時に、情報記憶キャパシタのセルプレート電極に印加する電位を、情報記憶キャパシタに蓄積する電荷が増加するように基準電位から可変させて出力する電位可変手段を設けたので、書き込み時のストレージノード電極とセルプレート電極の電位差を大きくすることができ、読み出し書き込み動作の十分な動作マージンを確保できる半導体記憶装置を得ることができる。

第２の発明に係る半導体記憶装置は、電位可変手段は、書き込み情報の逆データ値をセルプレート電極に印加するので、書き込み情報がハイレベルのときもローレベルのときも、情報記憶キャパシタに蓄積する電荷量を所定量増加させることができ、従来に比べ十分な動作マージンを確保することができる。
第３の発明に係る半導体記憶装置は、基準電位を出力する基準電位発生手段と、電位可変手段及び基準電位発生手段とセルプレート電極との間に設けられ、情報書き込み時に電位可変手段の出力を情報記憶キャパシタのセルプレート電極に印可し、情報書き込み時以外に基準電位発生手段の出力をセルプレート電極に印可する印加電位切替手段とを有するので、読み込み時の省電力化を図ることができる。

第４の発明に係る半導体記憶装置は、基準電位発生手段は、テスト信号の入力時に任意のテスト電位を出力し、印加電位切替手段は、テスト信号の非入力時で且つ情報書き込み時に電位可変手段の出力を情報記憶キャパシタのセルプレート電極に印可し、テスト信号の入力時及び情報書き込み時以外に基準電位発生手段の出力をセルプレート電極に印可するので、テスト信号の入力時に外部から入力された任意の電位を情報記憶キャパシタのセルプレート電極に印加することができ、キャパシタ層間膜のストレス試験に活用したり、リテンション試験に活用したりすることができる。

第５の発明に係る半導体記憶装置は、複数のセルプレート電極に電位を印加するセルプレートが各ワード線毎に分割され、分割されたセルプレートに各ワード線毎に設けられた電位可変手段の出力電位が個別に印加されているので、書き込みを行うワード線に対応する分割セルプレートのみに可変電位が印加されることになり、充放電による電流を低減させることができる。

第６の発明に係る半導体記憶装置は、複数のセルプレート電極に電位を印加するセルプレートが各ビット線毎に分割され、分割されたセルプレートに各ビット線毎に設けられた電位可変手段の出力電位が個別に印加されているので、書き込みが行われるメモリセルに対応する分割セルプレートのみに可変電位が印加されることになり、充放電による電流を低減させることができる。

第７の発明に係る半導体記憶装置は、複数のセルプレート電極に電位を印加するセルプレートが隣接する複数本のワード線からなるワード線群毎に分割され、分割されたセルプレートに各ワード線群毎に設けられた電位可変手段の出力電位が個別に印加されているので、分割箇所が少なくなり、加工が容易となるのでコストダウンをすることができる。
第８の発明に係る半導体記憶装置は、複数のセルプレート電極に電位を印加するセルプレートが隣接する複数のビット線対からなるビット線対群毎に分割され、分割されたセルプレートに各ビット線対群毎に設けられた前記電位可変手段の出力電位が個別に印加されているので、分割箇所が少なくなり、加工が容易となるのでコストダウンをすることができる。

図１はこの発明の第１の実施形態の半導体記憶装置の一部の回路図である。図１において、ダイナミック型半導体メモリ（ＤＲＡＭ）のメモリセル１及びダミーセル２は、夫々１つの情報記憶キャパシタとしてのキャパシタＣとこれに蓄積される電荷を転送するスイッチング素子としての１つのＭＯＳパストランジスタＱｓとから構成されている。 メモリセル１において、パストランジスタＱｓは、ゲート端子をワード線ＷＬに接続され、ソース端子をビット線ＨＢＬに接続され、ドレイン端子をキャパシタＣのストレージノード電極ＳＮに接続されている。メモリセル２において、パストランジスタＱｓは、ゲート端子をワード線ＷＬに接続され、ソース端子をビット線ＢＬＢに接続され、ドレイン端子をキャパシタＣのストレージノード電極ＳＮに接続されている。

メモリセル１及びメモリセル２において、ストレージノード電極ＳＮに対して対極側の電極であるセルプレート電極Ｐは、セルプレートＣＰを介して電位制御回路４に接続されている。セルプレートＣＰは、複数のメモリセル１もしくは複数のメモリセル２のセルプレート電極Ｐを覆うように半導体記憶装置の裏面に全体にわたって設けられている。
電位制御回路４は、基準電位発生手段である基準電位発生回路５の出力を入力し、さらに、ライトイネーブル信号ＷＥ１、デコーダ信号Ｄｅｃ及び書き込み情報Ｄｉｎ１を入力し、これらの信号に基づいて各メモリセル１，２のセルプレート電極ＰにセルプレートＣＰを介して所定の電位を印加する。

基準電位発生回路５は、ハイレベル電位である供給電源電位Ｖｃｃとローレベル電位であるグランド電位の中間電位Ｖｃｐ＝（１／２）Ｖｃｃを基準電位として発生しこれを電位制御回路４に出力する。
図２は図１の電位制御回路４の回路図である。図２において、電位制御回路４は、印加電位切替手段である印加電位切替回路４０と印加電位可変手段である印加電位可変回路５０とから構成されている。

印加電位切替回路４０は、アンド素子１０、インバータ１１、ｐ型トランジスタＱ１２，Ｑ１６及びｎ型トランジスタＱ１３，Ｑ１７から構成されている。アンド素子１０にはライトイネーブル信号ＷＥ１とデコーダ信号Ｄｅｃとが入力されている。アンド素子１０の出力は、ｎ型トランジスタＱ１３とｐ型トランジスタＱ１６のゲート端子に入力されている。また、アンド素子１０の出力は、インバータ１１で反転されて、ｐ型トランジスタＱ１２とｎ型トランジスタＱ１７のゲート端子にも入力されている。

ｐ型トランジスタＱ１２とｎ型トランジスタＱ１３とが、互いのソース端子とドレイン端子とを接続されてトランスファーゲート１４を構成している。また、ｐ型トランジスタＱ１６とｎ型トランジスタＱ１７とが、同様にしてトランスファーゲート１５を構成している。
トランスファーゲート１４の入力端子には、印加電位可変回路５０の出力電位ＶＡが入力されている。トランスファーゲート１５の入力端子には、基準電位発生回路５の出力電位Ｖｃｐ＝（１／２）Ｖｃｃが入力されている。両トランスファーゲート１４，１５は、アンド素子１０の出力によりコントロールされ、いずれか一方のみが開くようにされている。

このようにして、印加電位切替回路４０は、基準電位発生回路５の出力である電位Ｖｃｐと印加電位可変回路５０の出力である電位ＶＡの２つの電位を入力し、ライトイネーブル信号ＷＥ１とデコーダ信号Ｄｅｃとの値に基づいていずれか一方の電位を電位ＶｃｐＡとして出力する。
一方、印加電位可変回路５０は、ｐ型トランジスタＱ１８、ｎ型トランジスタＱ１９、ナンド素子２０及びアンド素子２１から構成され、また、基準電位に対して所定電位高い電位の第１の所定電位端子Ｖ１と、基準電位に対して所定電位低い電位の第２の所定電位端子Ｖ２に接続されている。ソース端子を第１の所定電位端子Ｖ１に接続されたｐ型トランジスタＱ１８とソース端子を第２の所定電位端子Ｖ２に接続されたｎ型トランジスタＱ１９とが直列に接続されている。両トランジスタＱ１８，Ｑ１９の接続点の電位は、電位ＶＡとしてトランスファーゲート１４の入力端子に入力されている。

ナンド素子２０は、ライトイネーブル信号ＷＥ１と書き込み情報Ｄｉｎ１の反転信号を入力している。ナンド素子２０の出力はトランジスタＱ１８のゲート端子に入力されている。アンド素子２１は、ライトイネーブル信号ＷＥ１と書き込み情報Ｄｉｎ１を入力している。アンド素子２１の出力はトランジスタＱ１９のゲート端子に入力されている。
そして、印加電位可変回路５０は、ライトイネーブル信号ＷＥ１及び書き込み情報Ｄｉｎ１の入力信号に基づき、第１の所定電位端子Ｖ１と第２の所定電位端子Ｖ２のいずれか一方の端子の電位を、電位ＶＡとして印加電位切替回路４０に出力する。

次に動作を説明する。図３は図２の電位制御回路４の各状態の信号の様子を示す図である。情報の書き込みに際しては、ライトイネーブル信号ＷＥ１が“Ｈ”の状態になり、図示しない行アドレス信号と列アドレス信号が出力されて書き込み先のメモリセル１が選択され、デコード信号Ｄｅｃが“Ｈ”になった後に情報の書き込みが行われる。ここで、情報書き込み時は、ライトイネーブル信号ＷＥ１が“Ｈ”でデコード信号Ｄｅｃが“Ｈ”のときとする。

この情報書き込み時には、ライトイネーブル信号ＷＥ１が“Ｈ”とデコード信号Ｄｅｃが“Ｈ”であるので、印加電位切替回路４０において、アンド素子１０のアンド条件が成立し、トランスファーゲート１４が開くので、印加電位切替回路４０は、印加電位可変回路５０の出力電位ＶＡを出力電位ＶｃｐＡとして出力する。
ここで、書き込み情報Ｄｉｎ１が論理値“１”即ちハイレベル“Ｈ”の場合、ライトイネーブル信号ＷＥ１が“Ｈ”であるので、印加電位可変回路５０においては、アンド素子２１のアンド条件が成立し、印加電位可変回路５０は、第２の所定電位端子Ｖ２の電位を電位ＶＡとして出力する。一方、書き込み情報Ｄｉｎ１が論理値“０”即ちローレベル“Ｌ”の場合、ナンド素子２０が成立し、印加電位可変回路５０は、第１の所定電位端子Ｖ１の電位を電位ＶＡとして出力する。

ここで、第１の所定電位端子Ｖ１の電位を（１／２）Ｖｃｃ＋△Ｖ、第２の所定電位端子Ｖ２の電位を（１／２）Ｖｃｃ−△Ｖとすれば、書き込み情報Ｄｉｎ１が論理値“１”即ちハイレベル“Ｈ”の場合に、出力電位ＶｃｐＡは（１／２）Ｖｃｃ−△Ｖとなり、この電位がセルプレート電極Ｐに印加される。一方、書き込み情報Ｄｉｎ１が論理値“０”即ちローレベル“Ｌ”の場合には、出力電位ＶｃｐＡは（１／２）Ｖｃｃ＋△Ｖとなり、この電位がセルプレート電極Ｐに印加される。すなわち、書き込み情報の逆データ値がセルプレート電極Ｐに印加されることとなる。

△Ｖは、キャパシタＣの耐電圧を満足する範囲内で設定される。そして、例えば、Ｖｃｃが３Ｖの場合、基準電位である（１／２）Ｖｃｃは、１．５Ｖとなり、△Ｖは例えば０．２Ｖ程であり、したがって（１／２）Ｖｃｃ＋△Ｖ＝１．７Ｖ、また（１／２）Ｖｃｃ−△Ｖ＝１．３Ｖとなる。
なお、キャパシタＣのトランジスタＱｃ側のストレージノード電極ＳＮには、従来と同じように、ビット線を介して、書き込み情報Ｄｉｎ１が“１”の場合には、Ｖｃｃの電位が印加され、書き込み情報Ｄｉｎ１が“０”の場合には、グランド電位が印加される。

そのため、書き込み情報Ｄｉｎ１が“１”の場合には、ストレージノード電極ＳＮが電位Ｖｃｃとなるのに対してセルプレート電極Ｐの電位は（１／２）Ｖｃｃ−△Ｖとなる。上記の例では、電位差は、３Ｖ−１．３Ｖ＝１．７Ｖとなる。従来は、１．５Ｖ。
一方、書き込み情報Ｄｉｎ１が“０”の場合には、ストレージノード電極ＳＮがグランド電位となるのに対してセルプレート電極Ｐの電位は（１／２）Ｖｃｃ＋△Ｖとなる。上記の例では、電位差は、０Ｖ−１．７Ｖ＝−１．７Ｖとなる。従来は、−１．５Ｖ。

なお、△Ｖに関してはＶ１側の増分△ＶとＶ２側の減分△Ｖとは絶対値が違うものであってもよい。
このように、本実施形態においては、書き込み情報Ｄｉｎ１が“１”，“０”のいずれの場合においても、ストレージノード電極ＳＮとセルプレート電極Ｐとに印加される電位差を従来のものより大きくすることができ、キャパシタＣに書込まれる電荷量を増加させることができる。これにより十分な動作マージンを確保することが可能となる。

また、情報の読み出し時には、ライトイネーブル信号ＷＥ１は“Ｌ”になる。そのため、電位制御回路４内部において、ナンド素子２０とアンド素子２１のいずれもが成立せず、電位ＶＡはフローティングとなる。そして、データを読み出すメモリセル１に対応してデコード信号Ｄｅｃが“Ｈ”になるので、印加電位切替回路４０において、アンド素子１０のアンド条件が不成立となり、トランスファーゲート１５が開くので、電位制御回路４０は電位Ｖｃｐ＝（１／２）Ｖｃｃを出力する。そのため、情報の読み出し時にはセルプレート電極Ｐには従来と同じように電位Ｖｃｐ＝（１／２）Ｖｃｃが印加される。

さらにまた、メモリセル１の非選択時には、データを読出すメモリセル１に対応するデコード信号Ｄｅｃが“Ｌ”になるので、印加電位切替回路４０において、アンド素子１０のアンド条件は不成立となり、トランスファーゲート１５が開くので、電位制御回路４０は電位Ｖｃｐ＝（１／２）Ｖｃｃを出力する。そのため、非選択時には、セルプレート電極Ｐには従来と同じように電位Ｖｃｐ＝（１／２）Ｖｃｃが印加される。

このように電位制御回路４は、情報書き込み時以外は、キャパシタＣのセルプレート電極Ｐに従来と同じように電位（１／２）Ｖｃｃを印加するので、消費電流が多くなることを抑制することができる。
なお、本実施形態においては、書き込み情報Ｄｉｎ１が論理値“１”のときにセルプレート電極に印加する電位を△Ｖ減じて、書き込み情報Ｄｉｎ１が論理値“０”のときに△Ｖ加えて、ストレージノード電極ＳＮとセルプレート電極Ｐとの電位差を大きくしている。しかしながら、これを逆にして従来より電位差を減らすようにしてもよい。すなわち、図２の第１の所定電位端子Ｖ１と第２の所定電位端子Ｖ２の位置を入れ替えて、書き込み情報Ｄｉｎ１が論理値“１”のときにセルプレート電極に印加する電位に△Ｖ加えて、書き込み情報Ｄｉｎ１が論理値“０”のときに△Ｖ減じるようにしてもよい。このように動作マージンを故意に小さい値とすることで、動作マージンが十分でないメモリセル１をより出すテストに最適なものとすることができる。

なお、本実施形態の電位可変手段は、上述のように印加電位可変回路５０とから構成されるが、これに限られるものではなく、書き込み情報Ｄｉｎ１が論理値“１”の場合にセルプレート電極に印加する電位が（１／２）Ｖｃｃ−△Ｖとなり、書き込み情報Ｄｉｎ１が論理値“０”の場合に（１／２）Ｖｃｃ＋△Ｖとなるような回路が設けられればよく、例えば追加分−△Ｖ，＋△Ｖを生み出す回路を設け、これを（１／２）Ｖｃｃに加えるようにしてもよい。

さらにまた、この実施形態の半導体記憶装置は、印加電位切替回路４０のアンド素子１０に入力される信号をデコード信号Ｄｅｃか常に“Ｌ”となるレベルの信号かいずれかに切替可能にしておけば、常に“Ｌ”となるレベルの信号に切り替わった場合、キャパシタＣのセルプレート電極Ｐには、常に電位（１／２）Ｖｃｃが印加されることとなり、従来のものと全く同様の動作をすることになる。これは、本発明の特徴を利用するかしないか、即ち、動作マージンの確保を重視するか、消費電流の低減を重視するかによって、ユーザーが本発明の動作をさせるか、従来の動作をさせるかを容易に選択できるようにする目的でこのような構成とされている。

図４はこの発明の第２の実施形態の半導体記憶装置の一部の回路図である。図５は図４の電位発生回路の各状態の信号の様子を示す図である。本実施形態の電位制御回路３４は、第１の実施形態の電位制御回路４と概略同じものであるが、いくつかの構成が変更されている。すなわち、本実施形態の基準電位発生手段である基準電位発生回路３５は、基準電位に加えてテスト電位を出力可能とされている。

この基準電位発生回路３５には、グランド電位から電源電圧電位までの任意の電位を印加可能な外部パッド３６が接続されている。基準電位発生回路３５は、外部から入力するテスト信号ＴＥＳＴが“Ｈ”のときは、外部パッド３６に印加された電位をそのまま電位制御回路３４に出力する。
一方、基準電位発生回路３５は、外部から入力するテスト信号ＴＥＳＴが“Ｌ”のときは、電位制御回路３４への出力を（１／２）Ｖｃｃとする。すなわち、外部から入力するテスト信号ＴＥＳＴが“Ｌ”のときは、基準電位発生回路３５は、第１の実施形態の基準電位発生回路５と同様な動作をする。

また、本実施形態の電位制御回路３４おいて、新たに追加されたアンド素子２３は、ライトイネーブル信号ＷＥ１とテスト信号ＴＥＳＴの反転信号を入力して、ライトイネーブル信号ＷＥ２を出力する。そして、印加電位切替回路４０は、このライトイネーブル信号ＷＥ２とデコード信号Ｄｅｃに基づいて、印加電位可変回路５０からの入力を出力電位ＶｃｐＡとして出力するか、或いは基準電位発生回路３５からの入力を出力電位ＶｃｐＡとして出力するかを切り替える。

そして、電位制御回路３４において、外部から入力するテスト信号ＴＥＳＴが“Ｈ”のとき、アンド素子２３のアンド論理が不成立となり、ライトイネーブル信号ＷＥ２が“Ｌ”となり、電位ＶＡはフローティングとなる。このとき、印加電位切替回路４０においては、アンド素子１０のアンド論理が不成立となり、トランスファーゲート１５が開くので、基準電位発生回路３５から入力した外部パッド３６に印加された電位がＶｃｐＡとして出力される。

このような構成とすることにより、キャパシタＣのセルプレート電極Ｐに、グランド電位から電源電圧値までの任意の電位を印加することができる。そのため、キャパシタＣのストレージノード電極ＳＮとセルプレート電極Ｐとの電位差を大きくして、キャパシタ層間膜のストレス試験を実施したり、キャパシタＣのストレージノード電極ＳＮとセルプレート電極Ｐとの電位差を小さくしてリテンション試験に活用したりすることが可能となる。

図６はこの発明の第３の実施形態の半導体記憶装置の一部の回路図であり、（ａ）はワード線毎に異なるＶｃｐＡが入力される様子を示す回路図であり、（ｂ）はワード線毎に異なる電位制御回路が設けられた様子を示す回路図である。図６においては、各ワード線ＷＬ０，ＷＬ１，ＷＬ２に対して、それぞれ電位発生回路４が設けられ、また、セルプレートＣＰ０，ＣＰ１，ＣＰ２が、各ワード線ＷＬ０，ＷＬ１，ＷＬ２毎に分割されて、各セルプレートＣＰ０〜ＣＰ２に個別の電位発生回路４から電位ＶｃｐＡ０〜ＶｃｐＡ２が印加される。その他の構成は、第１の実施の形態と同じである。

本実施形態においては、第１の実施の形態と同じように、書き込み情報Ｄｉｎ１が論理値“１”のときにセルプレート電極Ｐに印加する電位を△Ｖ減じて、書き込み情報Ｄｉｎ１が論理値“０”のときに△Ｖ加えて、ストレージノード電極ＳＮとセルプレート電極Ｐとの電位差を大きくしている。しかしながら、本実施形態においては、セルプレートが分割されている為、選択されたワード線に接続されているメモリセルのセルプレートのみに可変電位が印加され、他のセルプレートの電位は（１／２）Ｖｃｃを維持したままとなる。これにより、充放電による電流を低減することができる。

なお、本実施形態においては、セルプレートＣＰ０，ＣＰ１，ＣＰ２が、各ワード線ＷＬ０，ＷＬ１，ＷＬ２毎に分割されているが、各ビット線対毎に分割されても同様な効果を得ることができる。この場合には、各ビット線対毎に電位可変手段を設ける必要がある。そして、書き込みが行われるメモリセルに対応したセルプレートのみに可変電位が印加され、他のセルプレートの電位は（１／２）Ｖｃｃを維持したままとなるように制御をする。これにより、各ワード線毎に分割した場合と同様に充放電による電流を低減することができる。

また、上述の実施形態においては、各ワード線毎に、或いは各ビット線対毎にセルプレートが分割されている。しかしながら、セルプレートは、隣接する複数本のワード線からなるワード線群毎に分割されてもよいし、隣接する複数のビット線対からなるビット線対群毎に分割されてもよい。このように分割することにより、分割箇所が減りセルプレートが無用に細かくなることが無くなるとともに、加工が容易になりコストダウンをすることができる。

この発明の第１の実施形態の半導体記憶装置の一部の回路図である。 図１の電位制御回路の回路図である。 図２の電位制御回路の各状態の信号の様子を示す図である。 この発明の第２の実施形態の半導体記憶装置の一部の回路図である。 図４の電位発生回路の各状態の信号の様子を示す図である。 この発明の第３の実施形態の半導体記憶装置の一部の回路図である。

符号の説明

４ 電位制御回路、５，３５ 基準電位発生回路（基準電位発生手段）、４０ 印加電位切替回路（印加電位切替手段）、５０ 印加電位可変回路（印加電位可変手段）、Ｃ 情報記憶キャパシタ、ＣＰ，ＣＰ０，ＣＰ１，ＣＰ２ セルプレート、Ｐ セルプレート電極、ＳＮ ストレージノード電極、ＨＢＬ，ＬＢＬ ビット線、ＷＬ，ＷＬ０，ＷＬ１，ＷＬ２ ワード線。

Claims (8)

1. 情報記憶キャパシタに電荷を蓄積して書込み情報を記憶する半導体記憶装置において、
   情報書き込み時に、前記情報記憶キャパシタのセルプレート電極に印加する電位を、前記情報記憶キャパシタに蓄積する電荷が増加するように基準電位から可変させて出力する電位可変手段を設けたことを特徴とする半導体記憶装置。
2. 前記電位可変手段は、前記書き込み情報の逆データ値を前記セルプレート電極に、印加することを特徴とする請求項１に記載の半導体記憶装置。
3. 基準電位を出力する基準電位発生手段と、前記電位可変手段及び前記基準電位発生手段と前記セルプレート電極との間に設けられ、情報書き込み時に前記電位可変手段の出力を前記情報記憶キャパシタのセルプレート電極に印可し、情報書き込み時以外に前記基準電位発生手段の出力を前記セルプレート電極に印可する印加電位切替手段とを有することを特徴とする請求項１に記載の半導体記憶装置。
4. 前記基準電位発生手段は、テスト信号の入力時に任意のテスト電位を出力し、前記印加電位切替手段は、前記テスト信号の非入力時で且つ情報書き込み時に前記電位可変手段の出力を前記情報記憶キャパシタのセルプレート電極に印可し、前記テスト信号の入力時及び情報書き込み時以外に前記基準電位発生手段の出力を前記セルプレート電極に印可することを特徴とする請求項３に記載の半導体記憶装置。
5. 前記複数のセルプレート電極に電位を印加するセルプレートが各ワード線毎に分割され、分割されたセルプレートに前記各ワード線毎に設けられた前記電位可変手段の出力電位が個別に印加されていることを特徴とする請求項１から４のいずれかに記載の半導体記憶装置。
6. 前記複数のセルプレート電極に電位を印加するセルプレートが各ビット線対毎に分割され、分割されたセルプレートに前記各ビット線対毎に設けられた前記電位可変手段の出力電位が個別に印加されていることを特徴とする請求項１から４のいずれかに記載の半導体記憶装置。
7. 前記複数のセルプレート電極に電位を印加するセルプレートが隣接する複数本のワード線からなるワード線群毎に分割され、分割されたセルプレートに前記各ワード線群毎に設けられた前記電位可変手段の出力電位が個別に印加されていることを特徴とする請求項１から４のいずれかに記載の半導体記憶装置。
8. 前記複数のセルプレート電極に電位を印加するセルプレートが隣接する複数のビット線対からなるビット線対群毎に分割され、分割されたセルプレートに前記各ビット線対群毎に設けられた前記電位可変手段の出力電位が個別に印加されていることを特徴とする請求項１から４のいずれかに記載の半導体記憶装置。

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