CN116030872A - 存储器及电压控制方法 - Google Patents

Abstract

本申请提供一种存储器及电压控制方法，包括电压产生电路，电压产生电路的第一输出端输出行控制电压，电压产生电路的第二输出端输出列控制电压，行控制电压和列控制电压相互独立。行控制电压作为行解码器解码出来的行控制信号的电源电压，列控制电压作为行解码器解码出来的列控制信号的电源电压。在存储器进行测试时，能够通过调节行控制电压和列控制电压的方式分离行控制信号相关的阶段的表现与列控制信号相关的阶段的表现，即调节行控制电压时，改变与行控制信号有关的阶段的表现，调节列控制电压时，改变与列控制信号有关的阶段的表现，从而能够通过各个阶段的表现有效定位问题，以对存储进行有效测试及时发现存储器的问题。

Description

存储器及电压控制方法

技术领域

本申请涉及存储器技术领域，尤其涉及一种存储器及电压控制方法。

背景技术

伴随各种存储器的广泛使用，比如动态随机存取存储器(Dynamic Random AccessMemory，简称DRAM)的使用非常广泛。实际应用中，为了保证产品的可靠性，需要对存储器进行测试。

因而，如何对存储器进行有效测试及时发现存储器的问题成为需要考虑的问题。

发明内容

本申请提供一种存储器及电压控制方法，对存储器进行有效测试及时发现存储器的问题。

第一方面，本申请提供一种存储器，包括：

电压产生电路，其第一输出端输出行控制电压，其第二输出端输出列控制电压，所述行控制电压和所述列控制电压相互独立；

所述行控制电压作为行解码器解码出来的行控制信号的电源电压，所述列控制电压作为所述行解码器解码出来的列控制信号的电源电压。

在一些实施例中，所述行控制电压包括第一行控制电压和第二行控制电压；

所述存储器中的灵敏放大器处于偏差消除阶段时，所述第一行控制电压作为所述行解码器解码出来的行控制信号的电源电压；

所述灵敏放大器处于感测放大阶段时，所述第二行控制电压作为所述行解码器解码出来的行控制信号的电源电压。

在一些实施例中，所述电压产生电路包括：第一电压产生电路、第二电压产生电路和第三电压产生电路；

所述第一电压产生电路用于生成所述第一行控制电压，所述第二电压产生电路用于生成所述第二行控制电压，所述第三电压产生电路用于生成所述列控制电压。

在一些实施例中，所述存储器包括电压切换电路，其第一输入端接收所述第一行控制电压，其第二输入端接收所述第二行控制电压，其控制端接收第一控制信号和第二控制信号；

所述电压转换电路用于在所述第一控制信号有效时，输出所述第一行控制电压，在所述第二控制信号有效时，输出所述第二行控制电压。

在一些实施例中，所述电压切换电路包括：第一晶体管和第二晶体管；

所述第一晶体管的第一端作为所述电压切换电路的第一输入端，所述第一晶体管的控制端接收所述第一控制信号，所述第二晶体管的第一端作为所述电压切换电路的第二输入端，所述第二晶体管的控制端接收所述第二控制信号，所述第二晶体管的第二端和所述第一晶体管的第二端相互连接，作为所述电压切换电路的输出端，输出所述第一行控制电压或所述第二行控制电压。

在一些实施例中，所述灵敏放大器处于偏差消除阶段时，所述电压切换电路根据所述第一控制信号输出所述第一行控制电压；

所述灵敏放大器处于电荷共享阶段的预设时间起至感测放大阶段时，所述电压切换电路根据所述第二控制信号输出所述第二行控制电压。

在一些实施例中，所述存储器还包括：电压切换控制电路；

其输入端接收第三控制信号，用于在所述灵敏放大器处于偏差消除阶段时生成所述第一控制信号，以及在所述灵敏放大器处于电荷共享阶段的预设时间起至感测放大阶段时生成所述第二控制信号；

其中，所述第三控制信号的电平与偏差消除使能信号的电平相反。

在一些实施例中，所述电压切换控制电路包括：第一控制电路、第二控制电路和第三控制电路；

所述第一控制电路的输入端作为所述电压切换控制电路的输入端，所述第一控制电路的输出端连接所述第二控制电路的第一输入端和所述第二控制电路的第一输入端；

所述第二控制电路的第二输入端连接所述第三控制电路的输出端，所述第二控制电路用于生成所述第一控制信号；

所述第三控制电路的第二输入端连接所述第二控制电路的输出端，所述第二控制电路用于生成所述第二控制信号。

在一些实施例中，所述第二控制电路包括：第一非门、第一与非门、第二非门；

所述第一非门的输入端作为第二控制电路的第二输入端，所述第一非门的输出端连接所述第一与非门的第二输入端；

所述第一与非门的第一输入端作为所述第二控制电路的第一输入端，所述第一与非门的输出端连接所述第二非门的输入端；

所述第二非门的输出端作为所述第二控制电路的输出端。

在一些实施例中，所述第三控制电路包括：

第一或非门、第三非门和第四非门；

所述第一或非门的第一输入端作为所述第三控制电路的第一输入端，所述第一或非门的第二输入端作为所述第三控制电路的第二输入端，所述第一或非门的输出端连接所述第三非门的输入端；

所述第三非门的输出端连接所述第四非门的输入端，所述第四非门的输出端作为所述第三控制电路的输出端。

在一些实施例中，所述灵敏放大器的控制晶体管的源极连接所述灵敏放大器的感测模块，所述控制晶体管的漏极连接第二电源端，所述第二电源端提供接地电压，所述控制晶体管的栅极接收第二使能信号所述灵敏放大器处于偏差消除阶段时，所述第一行控制电压作为所述第二使能信号的电源电压；

所述灵敏放大器处于感测放大阶段时，所述第二行控制电压作为所述第二使能信号的电源电压。

在一些实施例中，所述第一行控制电压、所述第二行控制电压和所述列控制电压的电压幅值不同，以及电压幅值的调节范围不同。

第二方面，本申请提供一种电压控制方法，所述方法包括：

行解码器接收行控制电压和列控制电压，输出电源电压为行控制电压的行控制信号和电源电压为列控制电压的列控制信号；

所述行控制电压和所述列控制电压相互独立。

在一些实施例中，所述行解码器接收行控制电压和列控制电压，输出电源电压为行控制电压的行控制信号，具体包括：

行解码器接收第一行控制电压、第二行控制电压和列控制电压；

存储器中的灵敏放大器处于偏差消除阶段时，所述行解码器在第一控制信号的控制下输出电源电压为第一行控制电压的行控制信号；

所述灵敏放大器处于感测放大阶段时，所述行解码器在第二控制信号的控制下输出电源电压为第二行控制电压的行控制信号。

在一些实施例中，所述存储器中的灵敏放大器处于偏差消除阶段时，所述行解码器在第一控制信号的控制下输出电源电压为第一行控制电压的行控制信号，具体包括：

第一控制信号在偏差消除阶段内有效，所述行解码器在所述第一控制信号的控制下在偏差消除阶段输出电源电压为第一行控制电压的行控制信号；

所述灵敏放大器处于感测放大阶段时，所述行解码器在第二控制信号的控制下输出电源电压为第二行控制电压的行控制信号，具体包括：

所述第二控制信号在电荷共享阶段的预设时间起至感测放大阶段内有效，所述行解码器在所述第二控制信号的控制下在感测放大阶段输出电源电压为第二行控制电压的行控制信号。

本申请提供的存储器及电压控制方法，包括电压产生电路，电压产生电路的第一输出端输出行控制电压，电压产生电路的第二输出端输出列控制电压，行控制电压和列控制电压相互独立。行控制电压作为行解码器解码出来的行控制信号的电源电压，列控制电压作为行解码器解码出来的列控制信号的电源电压。在存储器进行测试时，能够通过调节行控制电压和列控制电压的方式分离行控制信号相关的阶段的表现与列控制信号相关的阶段的表现，即调节行控制电压时，改变与行控制信号有关的阶段的表现，调节列控制电压时，改变与列控制信号有关的阶段的表现，从而能够通过各个阶段的表现有效定位问题，以对存储进行有效测试及时发现存储器的问题。

进一步的，在灵敏放大器处于偏差消除阶段和感测放大阶段时可以将不同的控制电压作为行控制信号的电源电压，调节第一行控制电压改变偏差消除阶段的表现，调节第二行控制电压改变感测放大阶段的表现，从而可以通过偏差消除阶段的表现和感测放大阶段的表现进一步有效定位问题。

附图说明

为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一种灵敏放大器的电路示意图；

图2为一种阵列读写模块的结构示意图；

图3为本申请实施例提供的一种电压切换电路的电路示意图；

图4为本申请实施例提供的一种电压切换控制电路的电路示意图；

图5为本申请实施例提供的一种控制信号的时序图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由上面的权利要求书指出。

本申请实施例提供一种存储器，包括电压产生电路，电压产生电路的第一输出端输出行控制电压，电压产生电路的第二输出端输出列控制电压，行控制电压和列控制电压相互独立。行控制电压作为行解码器解码出来的行控制电压的电源电压，列控制电压作为行解码器解码出来的列控制信号的电源电压。

行控制信号可以包括与激活(Active)、预充电(Pre-charge)相关的控制信号，列控制信号可以包括与读(Read)和写(Write)相关的控制信号。

图1为一种灵敏放大器的电路示意图。参考图1所示，灵敏放大器包括第一N型晶体管M0、第二N型晶体管M1、第一P型晶体管M2以及第二P型晶体管M3。第一P型晶体管M2的源极连接第二P型晶体管M3的源极，第一P型晶体管M2的漏极连接读出互补位线SaBLb，第一P型晶体管M2的栅极连接第二P型晶体管M3的漏极。第二P型晶体管M3的漏极连接读出位线SaBLa，第二P型晶体管M3的栅极连接第一P型晶体管M2的漏极。第一N型晶体管M0的源极连接第二N型晶体管M1的源极，第一N型晶体管M0的漏极连接读出互补位线SaBLb，第一N型晶体管M0的栅极连接位线BLa。第二N型晶体管M1的漏极连接读出位线SaBLa，第二N型晶体管M1的栅极连接互补位线BLb。

参考图1所示，灵敏放大器还包括：第三N型晶体管M4、第四N型晶体管M5、第五N型晶体管M6、第六N型晶体管M7、第七N型晶体管M8、第八N型晶体管M9、第九N型晶体管M10和第十N型晶体管M11。

第三N型晶体管M4的栅极和第四N型晶体管M5的栅极接收隔离控制信号ISO，第三N型晶体管M4的源极连接位线BLa，第三N型晶体管M4的漏极连接第二P型晶体管M3的漏极，第四N型晶体管M5的源极连接互补位线BLb，第四N型晶体管M5的漏极连接第一P型晶体管M2的漏极。

第五N型晶体管M6的栅极和第六N型晶体管M7的栅极接收偏差消除使能信号NcEn，第五N型晶体管M6的源极连接位线BLa，第五N型晶体管M6的漏极连接读出互补位线SaBLb，第六N型晶体管M6的源极连接互补位线BLb，第六N型晶体管M7的漏极连接读出位线SaBLa。

第七N型晶体管M8的栅极和第八N型晶体管M9的栅极接收预充电信号Eq，第七N型晶体管M8的源极连接预充电电源端Vad2，预充电电源端Vad2的电压为预充电电压，例如为VDD/2，第七N型晶体管M8的漏极连接读出位线SaBLa，第八N型晶体管M9的源极连接预充电电源端Vad2，第八N型晶体管M9的漏极连接读出互补位线SaBLb。

第九N型晶体管M10的源极连接第一电源端Vblh，第一电源端Vblh提供电源电压VDD，第九N型晶体管M10的漏极连接第一P型晶体管M2的源极和第二P型晶体管M3的源极，第九N型晶体管M10的栅极接收第一使能信号SapEn。第十N型晶体管M11的漏极连接第二电源端，第二电源端提供接地电压，第十N型晶体管M11的源极连接第一N型晶体管M0的源极和第二N型晶体管M1的源极，第十N型晶体管M11的栅极接收第二使能信号SanEn。

灵敏放大器的工作阶段可以包括预充电(Pre-charge)阶段、偏差消除(OC)阶段、电荷共享(CS)阶段和感测放大(Sense)阶段。

在预充电阶段，第七N型晶体管M8和第八N型晶体管M9在预充电信号Eq的控制下导通，读出位线SaBLa和读出互补位线SaBLb被预充电至预充电电压，同时第五N型晶体管M6和第六N型晶体管M7在偏差消除使能信号NcEn的控制下导通，读出互补位线SaBLb和位线BLa连通，读出位线SaBLa和互补位线BLb连通，以将读出位线SaBLa、读出互补位线SaBLb、位线BLa和互补位线BLb均被预充电至预充电电压。

在偏差消除阶段，第九N型晶体管M10在第一使能信号SapEn的控制下导通，第一P型晶体管的源极和第二P型晶体管的源极的电压为第一电源端提供的电源电压。第十N型晶体管M11在第二使能信号SanEn的控制下导通，第一N型晶体管M0的源极和第二N型晶体管M1的源极的电压为第二电源端提供的接地电压。第一N型晶体管M0的栅极的电压为位线BLa上的电压，第一N型晶体管M0的源极的电压为接地电压，第一N型晶体管M0开启，从而拉低读出互补位线SaBLb上的电压，同理，第二N型晶体管M1的栅极的电压为互补位线BLb上的电压，第二N型晶体管N2的源极的电压为接地电压，第二N型晶体管M1开启，从而拉低读出位线SaBLa上的电压。由于第一N型晶体管M0的阈值电压与第二N型晶体管M1的阈值电压不同，第一N型晶体管M0和第二N型晶体管M1的开启程度不同，使得读出互补位线SaBLb的电压和读出位线SaBLa的电压下拉不同。第五N型晶体管M6和第六N型晶体管M7在偏差消除使能信号NcEn的控制下保持导通，使得第一N型晶体管N1的栅极和读出互补位线SaBLb接通，第二N型晶体管N2的栅极和读出位线SaBLa接通，从而将读出互补位线SaBLb的电压补偿至位线BLa，将读出位线SaBLa的电压补偿至互补位线BLb，完成第一N型晶体管M0和第二N型晶体管M1的失配补偿。

在电荷共享阶段，第五N型晶体管M6和第六N型晶体管M7在偏差消除使能信号NcEn的控制下断开，开启字线WL，使得存储单元内的晶体管T导通，存储在存储电容C中的电荷与存储在位线BLa中的电荷之间发生电荷共享，则连接到存储单元的位线和互补位线之间存在一个电压差。同时，第三N型晶体管M4和第四N型晶体管M5在隔离控制信号ISO的控制下导通，使得位线BLa连通第二P型晶体管M3的漏极，互补位线BLb连通第一P型晶体管M2的漏极，从而将位线BLa上的信息传输至灵敏放大器内部的读出位线SaBLa上，将互补位线BLb上的信息传输至灵敏放大器内部的读出互补位线SaBLb上。

在感测放大阶段，第九N型晶体管M10在第一使能信号SapEn的控制下导通，第一P型晶体管M2的源极和第二P型晶体管M3的源极的电压为第一电源端提供的电源电压。第十N型晶体管M11在第二使能信号SanEn的控制下导通，第一N型晶体管M0的源极和第二N型晶体管M1的源极的电压为第二电源端提供的接地电压。第三N型晶体管M4和第四N型晶体管M5在隔离控制信号ISO的控制下导通，位线BLa连通第二P型晶体管M3的漏极，互补位线BLb连通第一P型晶体管M2的漏极，若位线BLa上的电压为高电平，互补位线BLb上的电压为低电平，第一P型晶体管M2导通，使得读出互补位线SaBLb上的电压为电源电压，第二N型晶体管M1导通，使得读出位线SaBLa上的电压为接地电压，从而放大位线BLa和互补位线BLb之间的电压差，以正确读出存储单元的信息。

由于行控制信号可以包括与激活和预充电有关的控制信号，则行控制信号可以包括上述的预充电信号Eq、偏差消除使能信号NcEn、隔离控制信号ISO、第一使能信号SapEn和第二使能信号SanEn中的至少一个。

图2为一种阵列读写模块的结构示意图。如图2所示，阵列读写模块包括第一晶体管N1、第二晶体管N2、第三晶体管N3、第四晶体管N4、第五晶体管N5、第六晶体管N6和第七晶体管N7。

第一晶体管N1的栅极和第二晶体管N2的栅极接收写使能信号WrEn，第一晶体管N1的源极连接全局数据线YIO，第一晶体管N1的漏极连接局部数据线IO，第二晶体管N2的源极连接互补全局数据线YION，第二晶体管N2的漏极连接互补局部数据线线ION。局部数据线IO连接位线BLa，互补局部数据线ION连接互补位线BLb。

第三晶体管N3的栅极和第四晶体管N4的栅极接收读使能信号RdEn，第三晶体管N3的源极连接全局数据线YIO，第三晶体管N3的漏极连接第五晶体管N5的漏极，第四晶体管N4的源极连接互补全局数据线YION，第四晶体管N4的漏极连接第六晶体管N6的漏极。第五晶体管N5的栅极连接局部数据线IO，第五晶体管N5的源极连接第六晶体管N6的源极，第六晶体管N6的栅极连接互补局部数据线ION。

第七晶体管N7的栅极也接收读使能信号RdEn，第七晶体管N7的源极连接第五晶体管N5的源极和第六晶体管N6的源极，第七晶体管N7的漏极连接第三电源端，第三电源端提供接地电压。

其中，第一晶体管N1、第二晶体管N2、第三晶体管N3、第四晶体管N4、第五晶体管N5、第六晶体管N6和第七晶体管N7可以均为N型晶体管。

在进行写操作时，写使能信号WrEn有效，第一晶体管N1导通，以将写数据通过全局数据线YIO和局部数据线IO传输至位线BLa，进而写入与位线BLa连接的存储单元中。

在进行读操作时，读使能信号RdEn有效，第三晶体管N3、第四晶体管N4和第七晶体管N7导通，此时第五晶体管N5源极和第六晶体管N6的源极的电压为接地电压，接地电压为低电平。当与存储单元连接的位线BLa为高电平时，第五晶体管N5导通，从而将接地电压通过第五晶体管N5和第三晶体管N3传输至全局数据线YIO，即位线BLa为高电平时，全局数据线YIO为低电平。

由于列控制信号可以包括与读和写相关的控制信号，则，列控制信号可以包括上述的写使能信号WrEn和读使能信号RdEn中的至少一个。

需要说明的是，列控制信号从内存通道(channel)传输过来时，其电压为电源电压(VCC)，例如为1V。由于连接关系和工作状态的影响，在存储阵列区(array)，列控制信号的电压需要使用高于或等于Vdleq(例如1.35～1.5V)的电压，Vdleq可以是用于预充电(EQ)的电压。其中，Vdleq＝VCC+Vth，Vth为列控制信号所控制的晶体管的阈值电压。

本申请实施例中将内存通道传输过来的列控制信号的电压进行转换后，传输至存储阵列区。示例的，进行电压转换(level shift)的电路位于行解码器(XDEC)中，行解码器中的电压转换电路能够将内存通道传输过来的列控制信号的电压转换为列控制信号在存储阵列区所需要的电压。此处，行解码器中包含行控制信号和列控制信号。

本申请实施例提供的电压产生电路输出相互独立的行控制电压和列控制电压，并将行控制电压作为行解码器解码出来的行控制信号的电源电压，将列控制电压作为行解码器解码出来的列控制信号的电源电压。即将行控制电压作为行控制信号在存储阵列区所需的电压，将列控制电压作为列控制信号在存储阵列区所需的电压。并且由于行控制信号和列控制信号各自有对应的电压，则在存储器进行测试时，能够通过调节行控制电压和列控制电压的方式分离行控制信号相关的阶段的表现与列控制信号相关的阶段的表现，即调节行控制电压时，改变与行控制信号有关的阶段的表现，调节列控制电压时，改变与列控制信号有关的阶段的表现，从而能够通过各个阶段的表现有效定位问题，以对存储进行有效测试及时发现存储器的问题。此外，在存储器工作过程中，将行控制电压作为行控制信号的电源电压，将列控制电压作为列控制信号的控制电压，能够为行控制信号和列控制信号提供更为合适的电压，提高工作效率。

其中，行控制电压可以包括第一行控制电压和第二行控制电压，当存储器中的灵敏放大器处于偏差消除阶段时，第一行控制电压作为行解码器出来的行控制信号的电源电压，当存储器中的灵敏放大器处于感测放大阶段时，第二行控制电压作为行解码器出来的行控制信号的电源电压。即在偏差消除阶段和感测放大阶段将不同的控制电压作为行控制信号的电源电压，则调节第一行控制电压，可以改变偏差消除阶段的表现，调节第二行控制电压时，可以改变感测放大阶段的表现，从而可以通过偏差消除阶段的表现分析偏差消除阶段的晶体管是否出现问题，以及通过感测放大阶段的表现分析感测放大阶段的晶体管是否出现问题，进一步有效定位问题。其中，第一行控制电压、第二行控制电压和列控制电压是相互独立的，各自可以独立调节，且第一行控制电压、第二行控制电压和列控制电压的电压幅值不同，电压幅值的调节范围不同，对温度等影响因素的敏感系数也可以不同，能够在不同阶段为行控制信号和列控制信号提供更为合适的电压。第一行控制电压、第二行控制电压和列控制电压可以根据具体实际器件(device)的特性进行调节，例如第一行控制电压可以为1.2V～1.5V，第二行控制电压可以为1.2V～1.5V，列控制电压可以为1.2V～1.5V。

例如，灵敏放大器中的控制晶体管的栅极接收第二使能信号，灵敏放大器处于偏差消除阶段时，第一行控制电压作为第二使能信号的电源电压，灵敏放大器处于感测放大阶段时，第二行控制电压作为第二使能信号的电源电压。其中，控制晶体管的源极连接灵敏放大器的感测模块，例如可以连接感测模块中的第一N型晶体管的源极和第二N型晶体管的源极，控制晶体管的漏极连接第二电源端，第二电源端提供接地电压。需要说明的是，灵敏放大器中的控制模块包括N型控制晶体管和P型控制晶体管。由于N型控制晶体管对电路影响较大，将N型晶体管叫做控制晶体管，则控制晶体管例如可以为上述的第十N型晶体管。在偏差消除阶段和感测放大阶段，第二使能信号对应的控制晶体管需要开启，在偏差消除阶段，将第一行控制电压作为第二使能信号的电源电压，在感测放大阶段，将第二行控制电压作为第二使能信号的电源电压，当调节第一行控制电压，可以改变偏差消除阶段第二使能信号对应的控制晶体管的状态，当调节第二行控制电压时可以改变感测放大阶段第二使能信号对应的控制晶体管的状态，从而能够判断控制晶体管是否出现问题。当然，灵敏放大器处于偏差消除阶段时，第一行控制电压也可以作为行控制信号中除第二使能信号外的其他信号的电源电压，灵敏放大器处于感测放大阶段时，第二行控制电压也可以作为行控制信号中除第二使能信号外的其他信号的电源电压。

本实施例中，电压产生电路可以包括第一电压产生电路、第二电压产生电路和第三电压产生电路。第一电压产生电路用于生成第一行控制电压，第二电压产生电路用于生成第二行控制电压，第三电压产生电路用于生成第三行控制电压，从而能够通过不同的电压控制行控制信号和列控制信号，以及通过不同的电压控制不同阶段的行控制信号。需要说明的是，电压产生电路位于外围区，电压产生电路可以是电荷泵(pump)或电压放大器(AMP)，例如，第一电压产生电路、第二电压产生电路和第三电压产生电路可以是三个独立的电荷泵，三个电荷泵分别产生第一行控制电压、第二行控制电压和列控制电压。

在一些实施例中，存储器包括电压切换电路，电压切换电路的第一输入端接收第一行控制电压，电压切换电路的第二输入端接收第二行控制电压，电压切换电路的控制端接收第一控制信号和第二控制信号。第一控制信号有效时，电压切换电路输出第一行控制电压，第二控制信号有效时，电压切换电路输出第二行控制电压，从而能够输出独立的第一行控制电压和第二行控制电压，以使第一行控制电压作为行控制信号在偏差消除阶段的电源电压，第二行控制电压作为行控制信号在感测放大阶段的电源电压。

本实施例中，参考图3所示，电压切换电路包括第一晶体管和第二晶体管。第一晶体管的第一端作为电压切换电路的第一输入端，接收第一行控制电压，第一晶体管的控制端接收第一控制信号。第二晶体管的第一端作为电压切换电路的第二输入端，接收第二行控制电压，第二晶体管的控制端接收第二控制信号，第二晶体管的第二端和第一晶体管的第二端相互连接，作为电压切换电路的输出端。第一控制信号有效(例如为高电平)时，第一晶体管导通，输出第一行控制电压，第二控制信号有效(例如为高电平)时，第二晶体管导通，输出第二行控制电压。

本实施例中，灵敏放大器处于偏差消除阶段时，电压切换电路根据第一控制信号输出第一行控制电压，灵敏放大器处于电荷共享阶段的预设时间起至感测放大阶段时，电压切换电路根据第二控制信号输出第二行控制电压，则在灵敏放大器处于电荷共享阶段的预设时间内不会输出第一行控制电压和第二行控制电压，避免产生直流通路。

参考图5所示，第二控制信号的有效开始时刻相对第一控制信号的有效结束时刻具有延时，即第二控制信号的有效开始时刻晚于第一控制信号的有效结束时刻，在电荷共享阶段的预设时间内，第一控制信号和第二控制信号均无效，从而使得电压切换电路在灵敏放大器处于偏差消除阶段时输出第一行控制电压，在灵敏放大器处于感测放大阶段时输出第二行控制电压。

继续参考图5所示，在预充电阶段开始时刻，第二控制信号由有效转为无效(高电平转为低电平)，在预充电阶段的预设时间起，第一控制信号由无效转为有效(低电平转为高电平)，则第二控制信号的有效结束时刻早于第一控制信号的有效开始时刻，在预充电阶段的预设时间内，第一控制信号和第二控制信号均有效，避免产生直流通路。

在一些实施例中，存储器还包括电压切换控制电路，电压切换控制电路的输入端接收第三控制信号，用于在灵敏放大器处于偏差消除阶段时生成第一控制信号，以及在灵敏放大器处于电荷共享阶段的预设时间起至感测放大阶段时生成第二控制信号，以使得第一控制信号和第二控制信号的有效时刻不会重合，避免产生直流通路。其中，第三控制信号的电平与偏差消除使能信号NcEn的电平相反。电压切换电路还可以在预充电阶段的预设时间起生成第一控制信号。第三控制信号与偏差消除使能信号为相反的信号，即第三控制信号为偏差消除使能信号的反相信号。

本实施例中，参考图4所示，电压切换控制电路包括第一控制电路、第二控制电路和第三控制电路。第一控制电路的输入端作为电压切换控制电路的输入端，接收第三控制信号，第一控制电路的输出端连接第二控制电路的第一输入端和第三控制电路的第一输入端。第二控制电路的第二输入端连接第三控制电路的输出端，第二控制电路用于生成第一控制信号。第三控制电路的第二输入端连接第二控制电路的输出端，第三控制电路用于生成第二控制信号。具体的，第二控制电路在偏差消除阶段生成第一控制信号，第三控制电路在电荷共享阶段的预设时间起至感测放大阶段生成第二控制信号。

在具体的应用中，参考图4所示，第二控制电路可以包括第一非门、第一与非门和第二非门。第一非门的输入端作为第二控制电路的第二输入端，接收第二控制信号，连接第三控制电路的输出端。第一与非门的第一输入端作为第二控制电路的第一输入端，连接第一控制电路的输出端，第一与非门的第二输入端连接第一非门的输出端。第二非门的输入端连接第一与非门的输出端，第二非门的输出端作为第二控制电路的输出端。通过多非门对第二控制信号进行延迟，保证第二控制电路和第三控制电路两条路径的时间基本一致。

第三控制电路包括第一或非门、第三非门和第四非门。第一或非门的第一输入端作为第三控制电路的第一输入端，连接第一控制电路的输出端，第一或非门的第二输入端作为第三控制电路的第二输入端，接收第一控制信号，第一或非门的输出端连接第三非门的输入端，第三非门的输出端连接第四非门的输入端，第四非门的输出端作为第三控制电路的输出端。通过多非门对第一控制信号进行延迟，保证第二控制电路和第三控制电路两条路径的时间基本一致。

第一控制电路可以包括第五非门，第五非门的输入端作为第一控制电路的输入端，接收第三控制信号，并输出偏差消除使能信号。

在其他实施例中，电压切换控制电路也可以直接接收偏差消除使能NcEn，并在灵敏放大器处于偏差消除阶段时生成第一控制信号，在灵敏放大器处于电荷共享阶段的预设时间起至感测放大阶段时生成第二控制信号，此时电压切换控制电路没有第一控制电路。

本实施例中，电压切换电路包括第二控制电路和第三控制电路，第二控制电路的第一输入端接收偏差消除使能信号，第二控制电路的第二输入端连接第三控制电路的输出端。第三控制电路的第一输入端接收偏差消除使能信号，第三控制电路的第二输入端连接第二控制电路的输出端。

本申请实施例提供一种电压控制方法，电压控制方法包括：

S101、行解码器接收行控制电压和列控制电压，输出电源电压为行控制电压的行控制信号和电源电压为列控制电压的列控制信号。

存储器中的电压产生电路输出行控制电压和列控制电压，行控制电压和列控制电压相互独立。行解码器接收行控制电压和列控制电压，输出电源电压为行控制电压的行控制信号和电源电压为列控制电压的列控制信号。电源电压为行控制电压的行控制信号即行控制信号在存储阵列区的电压为行控制电压，电源电压为列控制电压的列控制信号即列控制信号在存储阵列区的电压为列控制电压。在存储器进行测试时，能够通过调节行控制电压和列控制电压的方式分离行控制信号相关的阶段的表现与列控制信号相关的阶段的表现，从而能够通过各个阶段的表现有效定位问题，以对存储进行有效测试及时发现存储器的问题。此外，在存储器工作过程中，将行控制电压作为行控制信号的电源电压，将列控制电压作为列控制信号的控制电压，能够为行控制信号和列控制信号提供更为合适的电压，提高工作效率。

在一些实施例中，行解码器接收行第一行控制电压、第二行控制电压和列控制电压。存储器中的灵敏放大器处于偏差消除阶段时，行解码器在第一控制信号的控制下输出电源电压为第一行控制电压的行控制信号，灵敏放大器处于感测放大阶段时，行解码器在第二控制信号的控制下输出电源电压为第二行控制电压的行控制信号。则可以通过调节第一行控制电压，改变偏差消除阶段的表现，调节第二行控制电压改变感测放大阶段的表现，进一步有效定位问题。

本实施例中，第一控制信号在偏差消除阶段有效，第二控制信号在电荷共享阶段的预设时间起至感测放大阶段内有效，第二控制信号的有效起始时刻晚于第一控制信号的有效结束时刻，即第二控制信号的有效时间相对第一控制信号的有效时间延时，以避免产生直流通路。则行解码器能够在第一控制信号的控制下在偏差消除阶段输出电源电压为第一行控制电压的行控制信号，在第二控制信号的控制下在感测放大阶段输出电源电压为第二行控制电压的行控制信号。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制。尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换。而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (15)

1.一种存储器，其特征在于，包括：

电压产生电路，其第一输出端输出行控制电压，其第二输出端输出列控制电压，所述行控制电压和所述列控制电压相互独立；

所述行控制电压作为行解码器解码出来的行控制信号的电源电压，所述列控制电压作为所述行解码器解码出来的列控制信号的电源电压。

2.根据权利要求1所述的存储器，其特征在于，所述行控制电压包括第一行控制电压和第二行控制电压；

所述存储器中的灵敏放大器处于偏差消除阶段时，所述第一行控制电压作为所述行解码器解码出来的行控制信号的电源电压；

所述灵敏放大器处于感测放大阶段时，所述第二行控制电压作为所述行解码器解码出来的行控制信号的电源电压。

3.根据权利要求2所述的存储器，其特征在于，所述电压产生电路包括：第一电压产生电路、第二电压产生电路和第三电压产生电路；

所述第一电压产生电路用于生成所述第一行控制电压，所述第二电压产生电路用于生成所述第二行控制电压，所述第三电压产生电路用于生成所述列控制电压。

4.根据权利要求2所述的存储器，其特征在于，所述存储器包括电压切换电路，其第一输入端接收所述第一行控制电压，其第二输入端接收所述第二行控制电压，其控制端接收第一控制信号和第二控制信号；

所述电压转换电路用于在所述第一控制信号有效时，输出所述第一行控制电压，在所述第二控制信号有效时，输出所述第二行控制电压。

5.根据权利要求4所述的存储器，其特征在于，所述电压切换电路包括：第一晶体管和第二晶体管；

所述第一晶体管的第一端作为所述电压切换电路的第一输入端，所述第一晶体管的控制端接收所述第一控制信号，所述第二晶体管的第一端作为所述电压切换电路的第二输入端，所述第二晶体管的控制端接收所述第二控制信号，所述第二晶体管的第二端和所述第一晶体管的第二端相互连接，作为所述电压切换电路的输出端，输出所述第一行控制电压或所述第二行控制电压。

6.根据权利要求4所述的存储器，其特征在于，所述灵敏放大器处于偏差消除阶段时，所述电压切换电路根据所述第一控制信号输出所述第一行控制电压；

所述灵敏放大器处于电荷共享阶段的预设时间起至感测放大阶段时，所述电压切换电路根据所述第二控制信号输出所述第二行控制电压。

7.根据权利要求6所述的存储器，其特征在于，所述存储器还包括：电压切换控制电路；

其输入端接收第三控制信号，其输出端连接所述第一晶体管的控制端和所述第二晶体管的控制端，用于在所述灵敏放大器处于偏差消除阶段时生成所述第一控制信号，以及在所述灵敏放大器处于电荷共享阶段的预设时间起至感测放大阶段时生成所述第二控制信号；

其中，所述第三控制信号的电平与偏差消除使能信号的电平相反。

8.根据权利要求7所述的存储器，其特征在于，所述电压切换控制电路包括：第一控制电路、第二控制电路和第三控制电路；

所述第一控制电路的输入端作为所述电压切换控制电路的输入端，所述第一控制电路的输出端连接所述第二控制电路的第一输入端和所述第二控制电路的第一输入端；

所述第二控制电路的第二输入端连接所述第三控制电路的输出端，所述第二控制电路用于生成所述第一控制信号；

所述第三控制电路的第二输入端连接所述第二控制电路的输出端，所述第三控制电路用于生成所述第二控制信号。

9.根据权利要求8所述的存储器，其特征在于，所述第二控制电路包括：第一非门、第一与非门、第二非门；

所述第一非门的输入端作为第二控制电路的第二输入端，所述第一非门的输出端连接所述第一与非门的第二输入端；

所述第一与非门的第一输入端作为所述第二控制电路的第一输入端，所述第一与非门的输出端连接所述第二非门的输入端；

所述第二非门的输出端作为所述第二控制电路的输出端。

10.根据权利要求8所述的存储器，其特征在于，所述第三控制电路包括：

第一或非门、第三非门和第四非门；

所述第一或非门的第一输入端作为所述第三控制电路的第一输入端，所述第一或非门的第二输入端作为所述第三控制电路的第二输入端，所述第一或非门的输出端连接所述第三非门的输入端；

所述第三非门的输出端连接所述第四非门的输入端，所述第四非门的输出端作为所述第三控制电路的输出端。

11.根据权利要求2-10中任意一项所述的存储器，其特征在于，所述灵敏放大器的控制晶体管的源极连接所述灵敏放大器的感测模块，所述控制晶体管的漏极连接第二电源端，所述第二电源端提供接地电压，所述控制晶体管的栅极接收第二使能信号；

所述灵敏放大器处于偏差消除阶段时，所述第一行控制电压作为所述第二使能信号的电源电压；

所述灵敏放大器处于感测放大阶段时，所述第二行控制电压作为所述第二使能信号的电源电压。

12.根据权利要求2-10所述的存储器，其特征在于，所述第一行控制电压、所述第二行控制电压和所述列控制电压的电压幅值不同，以及电压幅值的调节范围不同。

13.一种电压控制方法，其特征在于，所述方法包括：

行解码器接收行控制电压和列控制电压，输出电源电压为行控制电压的行控制信号和电源电压为列控制电压的列控制信号；

所述行控制电压和所述列控制电压相互独立。

14.根据权利要求13所述的控制方法，其特征在于，所述行解码器接收行控制电压和列控制电压，输出电源电压为行控制电压的行控制信号，具体包括：

行解码器接收第一行控制电压、第二行控制电压和列控制电压；

存储器中的灵敏放大器处于偏差消除阶段时，所述行解码器在第一控制信号的控制下输出电源电压为第一行控制电压的行控制信号；

所述灵敏放大器处于感测放大阶段时，所述行解码器在第二控制信号的控制下输出电源电压为第二行控制电压的行控制信号。

15.根据权利要求14所述的控制方法，其特征在于，所述存储器中的灵敏放大器处于偏差消除阶段时，所述行解码器在第一控制信号的控制下输出电源电压为第一行控制电压的行控制信号，具体包括：

第一控制信号在偏差消除阶段内有效，所述行解码器在所述第一控制信号的控制下在偏差消除阶段输出电源电压为第一行控制电压的行控制信号；

所述灵敏放大器处于感测放大阶段时，所述行解码器在第二控制信号的控制下输出电源电压为第二行控制电压的行控制信号，具体包括：

所述第二控制信号在电荷共享阶段的预设时间起至感测放大阶段内有效，所述行解码器在所述第二控制信号的控制下在感测放大阶段输出电源电压为第二行控制电压的行控制信号。

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