JPH0779146A - ドライバ回路およびそれを用いた半導体集積回路 - Google Patents
ドライバ回路およびそれを用いた半導体集積回路Info
- Publication number
- JPH0779146A JPH0779146A JP5223082A JP22308293A JPH0779146A JP H0779146 A JPH0779146 A JP H0779146A JP 5223082 A JP5223082 A JP 5223082A JP 22308293 A JP22308293 A JP 22308293A JP H0779146 A JPH0779146 A JP H0779146A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- output
- mos transistor
- level
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 出力が低振幅で低消費電力のドライバ回路を
提供する。 【構成】 電源電圧と出力線との間のＰＭＯＳトランジ
スタ１と、出力線と接地との間の２つのＮＭＯＳトラン
ジスタ４、７と、ＮＭＯＳトランジスタ７と接地との間
の容量８と、トランジスタ１、４のカットオフ・導通を
制御する手段９、１２とでドライバを構成し、出力線３
０上の配線容量３３にチャージされた電荷を容量８と容
量分配した結果の電位をＬレベル出力とする。 【効果】 Ｈレベルのデータ出力時はスタティック動作
となり、動作クロックサイクルが低速の場合でも誤動作
しない。Ｌレベルのデータ出力時、出力線の容量３３と
ドライバ側容量８に容量分配された電位が出力され、出
力の低振幅化を実現され、出力充放電で消費される電力
を削減できる。
提供する。 【構成】 電源電圧と出力線との間のＰＭＯＳトランジ
スタ１と、出力線と接地との間の２つのＮＭＯＳトラン
ジスタ４、７と、ＮＭＯＳトランジスタ７と接地との間
の容量８と、トランジスタ１、４のカットオフ・導通を
制御する手段９、１２とでドライバを構成し、出力線３
０上の配線容量３３にチャージされた電荷を容量８と容
量分配した結果の電位をＬレベル出力とする。 【効果】 Ｈレベルのデータ出力時はスタティック動作
となり、動作クロックサイクルが低速の場合でも誤動作
しない。Ｌレベルのデータ出力時、出力線の容量３３と
ドライバ側容量８に容量分配された電位が出力され、出
力の低振幅化を実現され、出力充放電で消費される電力
を削減できる。
Description
【０００１】
【産業上の利用分野】本発明はドライバ回路およびそれ
を用いた半導体集積回路に関し、特に、ロジックＬＳＩ
の内部バスに対して信号出力を行なうドライバ回路に関
する。
を用いた半導体集積回路に関し、特に、ロジックＬＳＩ
の内部バスに対して信号出力を行なうドライバ回路に関
する。
【０００２】
【従来の技術】ＣＭＯＳ回路で構成したロジックＬＳＩ
の内部バスに対して信号出力を行なうドライバ回路は、
出力がＨレベルの電源電圧レベル、またはＬレベルの接
地レベルとなるとともに、出力がフローティング状態と
なるトライステート型ＣＭＯＳドライバ回路構成とする
のが一般的である。しかし、ＣＭＯＳ回路では、Ｐチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タの特性の違いによって、接地レベルから電源電圧レベ
ルへの信号レベル遷移が遅くなりやすい。そのため、こ
の信号伝幡の高速化を図るために、出力線の電位を予め
電源電圧レベルにしておき、Ｌレベルの出力時のみ、出
力線の電位を電源電圧レベルから接地レベルへの遷移を
行なうよう、プリチャージ制御を導入した回路も用いら
れている。一方、ロジックＬＳＩの消費電力を考える
と、内部バスの負荷容量が大きい場合には、このドライ
バ回路によって信号レベルの遷移時に行なわれる内部バ
ス上の電荷の充放電によって多くの電力が消費される。
また、ロジックＬＳＩの電池駆動を考えると、低消費電
力化は必須である。
の内部バスに対して信号出力を行なうドライバ回路は、
出力がＨレベルの電源電圧レベル、またはＬレベルの接
地レベルとなるとともに、出力がフローティング状態と
なるトライステート型ＣＭＯＳドライバ回路構成とする
のが一般的である。しかし、ＣＭＯＳ回路では、Ｐチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タの特性の違いによって、接地レベルから電源電圧レベ
ルへの信号レベル遷移が遅くなりやすい。そのため、こ
の信号伝幡の高速化を図るために、出力線の電位を予め
電源電圧レベルにしておき、Ｌレベルの出力時のみ、出
力線の電位を電源電圧レベルから接地レベルへの遷移を
行なうよう、プリチャージ制御を導入した回路も用いら
れている。一方、ロジックＬＳＩの消費電力を考える
と、内部バスの負荷容量が大きい場合には、このドライ
バ回路によって信号レベルの遷移時に行なわれる内部バ
ス上の電荷の充放電によって多くの電力が消費される。
また、ロジックＬＳＩの電池駆動を考えると、低消費電
力化は必須である。
【０００３】
【発明が解決しようとする課題】以上の技術背景によ
り、ＣＭＯＳドライバ回路による電力消費を低減するた
めの種々の検討が本発明者等に行なわれた。まず行なわ
れた検討は、電源電圧の低電圧化である。さらに、内部
バス上のプリチャージ電荷をコンデンサ容量によって分
割し、出力電位の低振幅化を実現するダイナミック回路
も検討された。この出力電位の低振幅化は信号レベルの
変化による電荷の充放電量が少なくなるため、低消費電
力化に有効である。このように出力電位の低振幅化をコ
ンデンサ容量の分割により実現するダイナミック回路
は、低消費電力化には有効であった。しかし、このダイ
ナミック回路では、低速動作に関しては配慮されていな
い。すなわち、プリチャージを用いたダイナミック回路
は、動作クロックサイクルを低速化させると、電荷の自
然放電(電荷リーク)によってダイナミック回路が誤動作
する可能性がある。一方、ロジックＬＳＩの動作クロッ
クサイクルに関しては、論理機能の未動作時の電力消費
を低減するためダイナミック回路をＤＣ(直流)レベルで
も動作可能なように構成することが望ましい。
り、ＣＭＯＳドライバ回路による電力消費を低減するた
めの種々の検討が本発明者等に行なわれた。まず行なわ
れた検討は、電源電圧の低電圧化である。さらに、内部
バス上のプリチャージ電荷をコンデンサ容量によって分
割し、出力電位の低振幅化を実現するダイナミック回路
も検討された。この出力電位の低振幅化は信号レベルの
変化による電荷の充放電量が少なくなるため、低消費電
力化に有効である。このように出力電位の低振幅化をコ
ンデンサ容量の分割により実現するダイナミック回路
は、低消費電力化には有効であった。しかし、このダイ
ナミック回路では、低速動作に関しては配慮されていな
い。すなわち、プリチャージを用いたダイナミック回路
は、動作クロックサイクルを低速化させると、電荷の自
然放電(電荷リーク)によってダイナミック回路が誤動作
する可能性がある。一方、ロジックＬＳＩの動作クロッ
クサイクルに関しては、論理機能の未動作時の電力消費
を低減するためダイナミック回路をＤＣ(直流)レベルで
も動作可能なように構成することが望ましい。
【０００４】そのために、本発明の目的は出力電位の低
振幅化を実現するＣＭＯＳドライバ回路を、プリチャー
ジ方式のダイナミック動作可能とするとともにスタティ
ック動作可能とすることである。
振幅化を実現するＣＭＯＳドライバ回路を、プリチャー
ジ方式のダイナミック動作可能とするとともにスタティ
ック動作可能とすることである。
【０００５】さらに、本発明の他の目的は、この低振幅
ドライバ回路を、従来のインタフェースを持つＣＰＵ等
のマクロセルと組み合わせて半導体集積回路を実現する
ことである。
ドライバ回路を、従来のインタフェースを持つＣＰＵ等
のマクロセルと組み合わせて半導体集積回路を実現する
ことである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明の代表的実施形態によるドライバー回路は、電
源電圧と出力線(30)との間にそのソース・ドレイン経路
が接続されたＰチャネルＭＯＳトランジスタ(1)と、上
記出力線(30)と接地との間にソース・ドレイン経路が接
続されたＮチャネルＭＯＳトランジスタ(4)とを具備し
てなり、上記ＰチャネルＭＯＳトランジスタ(1)のゲー
トと上記ＮチャネルＭＯＳトランジスタ(4)のゲートと
がデータ入力信号(DOUT i)に応答することにより、上記
出力線(30)に上記データ入力信号に関係した出力信号を
出力するドライバ回路であって、上記ＮチャネルＭＯＳ
トランジスタのソース(4)と上記接地との間にはＮチャ
ネルＭＯＳスイッチングトランジスタ(7)のソース・ド
レイン経路と容量(8)との並列接続がさらに接続されて
なり、プリチャージ信号(PRE)と上記ドライバ回路のド
ライブ状態・フローティング状態を制御するイネーブル
信号(EN)と上記データ入力信号(DOUT i)とによって制御
される制御回路(9,12)によって上記ＰチャネルＭＯＳト
ランジスタ(1)のゲートと上記ＮチャネルＭＯＳトラン
ジスタ(4)のゲートとが制御され、上記ＮチャネルＭＯ
Ｓスイッチングトランジスタ(7)のゲートは上記プリチ
ャージ制御信号(PRE)により制御されたことを特徴とす
る。
の本発明の代表的実施形態によるドライバー回路は、電
源電圧と出力線(30)との間にそのソース・ドレイン経路
が接続されたＰチャネルＭＯＳトランジスタ(1)と、上
記出力線(30)と接地との間にソース・ドレイン経路が接
続されたＮチャネルＭＯＳトランジスタ(4)とを具備し
てなり、上記ＰチャネルＭＯＳトランジスタ(1)のゲー
トと上記ＮチャネルＭＯＳトランジスタ(4)のゲートと
がデータ入力信号(DOUT i)に応答することにより、上記
出力線(30)に上記データ入力信号に関係した出力信号を
出力するドライバ回路であって、上記ＮチャネルＭＯＳ
トランジスタのソース(4)と上記接地との間にはＮチャ
ネルＭＯＳスイッチングトランジスタ(7)のソース・ド
レイン経路と容量(8)との並列接続がさらに接続されて
なり、プリチャージ信号(PRE)と上記ドライバ回路のド
ライブ状態・フローティング状態を制御するイネーブル
信号(EN)と上記データ入力信号(DOUT i)とによって制御
される制御回路(9,12)によって上記ＰチャネルＭＯＳト
ランジスタ(1)のゲートと上記ＮチャネルＭＯＳトラン
ジスタ(4)のゲートとが制御され、上記ＮチャネルＭＯ
Ｓスイッチングトランジスタ(7)のゲートは上記プリチ
ャージ制御信号(PRE)により制御されたことを特徴とす
る。
【０００７】
【作用】Ｈレベルのデータ出力時に、ＰチャネルＭＯＳ
トランジスタ(1)を導通させ、ＮチャネルＭＯＳトラン
ジスタ(4)とＮチャネルＭＯＳスイッチングトランジス
タ(7)とをカットオフさせる。一方、Ｌレベルのデータ
出力時に、ＰチャネルＭＯＳトランジスタ(1)とＮチャ
ネルＭＯＳスイッチングトランジスタ(7)とをカットオ
フさせ、ＮチャネルＭＯＳトランジスタ(4)を導通させ
る。出力線をプリチャージする場合には、ＰチャネルＭ
ＯＳトランジスタ(1)を導通させ、ＮチャネルＭＯＳト
ランジスタ(4)をカットオフさせ、ＮチャネルＭＯＳス
イッチングトランジスタ(7)を導通させる。Ｈレベルの
データ出力時は、電源電圧がＰチャネルＭＯＳトランジ
スタ(1)を通して出力線に与えられるため、スタティッ
ク動作となり、動作クロックサイクルが低速の場合でも
ドライバー回路は誤動作することはない。Ｌレベルのデ
ータ出力時、出力には出力線の容量(33)とドライバ側コ
ンデンサ(8)の容量に容量分割された電位が出力される
ため、出力は接地レベルまで電位変化することはない。
そのため、出力電位は、この容量分割されたＬレベル出
力と電源電圧レベルとの間を遷移することになり、低振
幅化を実現することができる。動作クロックサイクルが
低速な場合、このＬレベル出力の電位は接地レベル側に
徐々に変化するが、Ｌレベル出力であるため、ドライバ
ー回路は誤動作することはない。出力線のプリチャージ
は、Ｈレベル出力と同様に行なうことができるため、信
号伝幡の高速化を図ることも可能である。
トランジスタ(1)を導通させ、ＮチャネルＭＯＳトラン
ジスタ(4)とＮチャネルＭＯＳスイッチングトランジス
タ(7)とをカットオフさせる。一方、Ｌレベルのデータ
出力時に、ＰチャネルＭＯＳトランジスタ(1)とＮチャ
ネルＭＯＳスイッチングトランジスタ(7)とをカットオ
フさせ、ＮチャネルＭＯＳトランジスタ(4)を導通させ
る。出力線をプリチャージする場合には、ＰチャネルＭ
ＯＳトランジスタ(1)を導通させ、ＮチャネルＭＯＳト
ランジスタ(4)をカットオフさせ、ＮチャネルＭＯＳス
イッチングトランジスタ(7)を導通させる。Ｈレベルの
データ出力時は、電源電圧がＰチャネルＭＯＳトランジ
スタ(1)を通して出力線に与えられるため、スタティッ
ク動作となり、動作クロックサイクルが低速の場合でも
ドライバー回路は誤動作することはない。Ｌレベルのデ
ータ出力時、出力には出力線の容量(33)とドライバ側コ
ンデンサ(8)の容量に容量分割された電位が出力される
ため、出力は接地レベルまで電位変化することはない。
そのため、出力電位は、この容量分割されたＬレベル出
力と電源電圧レベルとの間を遷移することになり、低振
幅化を実現することができる。動作クロックサイクルが
低速な場合、このＬレベル出力の電位は接地レベル側に
徐々に変化するが、Ｌレベル出力であるため、ドライバ
ー回路は誤動作することはない。出力線のプリチャージ
は、Ｈレベル出力と同様に行なうことができるため、信
号伝幡の高速化を図ることも可能である。
【０００８】
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。図１に、本発明の一実施例である、出力線のプ
リチャージ制御を行なう出力ドライバ回路の構成図を示
す。電源電圧と出力線３０、３１、３２間にはＰチャネ
ルＭＯＳトランジスタ１、２、３が接続される。出力線
と接地の間に直列接続されるＮチャネルＭＯＳトランジ
スタのうち出力線側のトランジスタは４、５、６であ
る。接地線側のＮチャネルＭＯＳトランジスタ７は、出
力信号線間で共有された構成となっている。この直列接
続されたＮチャネルＭＯＳトランジスタ間と接地の間
に、コンデンサ８が接続される。ＰチャネルＭＯＳトラ
ンジスタの制御信号（ＣＰ＿ｉ）２４、２５、２６は、
複合論理ゲート９、１０、１１によって生成される。出
力線側のＮチャネルＭＯＳトランジスタ２７、２８、２
９の制御信号（ＣＮ＿ｉ）２７、２８、２９は、ＮＯＲ
ゲート１２、１３、１４によって生成される。出力線の
プリチャージタイミングを制御する信号ＰＲＥ１５は、
インバータ１６、１７によって駆動力を高められ、各ビ
ットの制御論理に供給される。ドライバ出力のオン（ド
ライブ状態）・オフ（フローティング状態）を制御する
信号ＥＮ１８も、インバータ１９、２０によって駆動力
を高められ、各ビットの制御論理に供給される。さら
に、この制御論理には、外部出力すべきデータ（ＤＯＵ
Ｔ＿ｉ）２１、２２、２３も入力される。
明する。図１に、本発明の一実施例である、出力線のプ
リチャージ制御を行なう出力ドライバ回路の構成図を示
す。電源電圧と出力線３０、３１、３２間にはＰチャネ
ルＭＯＳトランジスタ１、２、３が接続される。出力線
と接地の間に直列接続されるＮチャネルＭＯＳトランジ
スタのうち出力線側のトランジスタは４、５、６であ
る。接地線側のＮチャネルＭＯＳトランジスタ７は、出
力信号線間で共有された構成となっている。この直列接
続されたＮチャネルＭＯＳトランジスタ間と接地の間
に、コンデンサ８が接続される。ＰチャネルＭＯＳトラ
ンジスタの制御信号（ＣＰ＿ｉ）２４、２５、２６は、
複合論理ゲート９、１０、１１によって生成される。出
力線側のＮチャネルＭＯＳトランジスタ２７、２８、２
９の制御信号（ＣＮ＿ｉ）２７、２８、２９は、ＮＯＲ
ゲート１２、１３、１４によって生成される。出力線の
プリチャージタイミングを制御する信号ＰＲＥ１５は、
インバータ１６、１７によって駆動力を高められ、各ビ
ットの制御論理に供給される。ドライバ出力のオン（ド
ライブ状態）・オフ（フローティング状態）を制御する
信号ＥＮ１８も、インバータ１９、２０によって駆動力
を高められ、各ビットの制御論理に供給される。さら
に、この制御論理には、外部出力すべきデータ（ＤＯＵ
Ｔ＿ｉ）２１、２２、２３も入力される。
【０００９】複合論理ゲート９、１０、１１およびＮＯ
Ｒゲート１２、１３、１４より構成される各ビットの制
御論理の機能を、図２の機能表にまとめた。尚、図２中
で、記号＊はドント・ケアー(信号がＨレベルである
か、Ｌレベルであるかを問わないもの)を示している。
信号ＰＲＥ１５がＨ（＝１）レベルの期間は、出力線３
０、３１、３２のプリチャージを行なう。図２にも示す
ように、この期間は、ＰチャネルＭＯＳトランジスタ
１、２、３の制御信号（ＣＰ＿ｉ）２４、２５、２６は
Ｌ（＝０）レベルとなり、ＰチャネルＭＯＳトランジス
タ１、２、３をＯＮ（導通状態）させる。一方、Ｎチャ
ネルＭＯＳトランジスタ４、５、６の制御信号（ＣＮ＿
ｉ）２７、２８、２９はＬ（＝０）レベルとなりＮチャ
ネルＭＯＳトランジスタ４、５、６をＯＦＦ（カット・
オフ）させる。さらに、ＮチャネルＭＯＳトランジスタ
７のゲート入力はＨ（＝１）レベルとなり、導通状態と
なる。その結果、データ出力線３０、３１、３２はＨレ
ベルにプリチャージされる。また、コンデンサ８もＮチ
ャネルＭＯＳトランジスタ７を通して放電され、ＤＢ＿
ｄｍｙ３６の電位は、接地レベルとなる。信号ＰＲＥ１
５および信号ＥＮ１８がＬ（＝０）レベルの期間は、出
力線３０、３１、３２をフローティング状態に保つ。図
２にも示すように、この期間は、ＰチャネルＭＯＳトラ
ンジスタ１、２、３の制御信号（ＣＰ＿ｉ）２４、２
５、２６はＨ（＝１）レベルとなり、ＰチャネルＭＯＳ
１、２、３トランジスタをカット・オフさせる。一方、
ＮチャネルＭＯＳトランジスタ４、５、６の制御信号
（ＣＮ＿ｉ）２７、２８、２９はＬ（＝０）レベルでＮ
チャネルＭＯＳ４、５、６トランジスタをカット・オフ
させる。さらに、ＮチャネルＭＯＳトランジスタ７のゲ
ート入力もＬ（＝０）レベルとなり、カット・オフされ
る。その結果、データ出力線３０、３１、３２はフロー
ティング状態となる。信号ＰＲＥ１５がＬ（＝０）レベ
ル、信号ＥＮ１８がＨ（＝１）レベルの期間は、外部出
力すべきデータ（ＤＯＵＴ＿ｉ）２１、２２、２３に従
って、出力線３０、３１、３２にデータが出力される。
この期間は、ＰチャネルＭＯＳトランジスタ１、２、
３、ＮチャネルＭＯＳトランジスタ４、５、６のオン・
オフ制御は、図２からも明らかなように、外部出力すべ
きデータ（ＤＯＵＴ＿ｉ）２１、２２、２３の値によっ
て行なわれる。また、ＮチャネルＭＯＳトランジスタ７
のゲート入力はＬ（＝０）レベルで、カット・オフされ
ている。外部出力すべきデータ（ＤＯＵＴ＿ｉ）がＬ
（＝０）レベルの場合は、ＰチャネルＭＯＳトランジス
タ１、２、３がＯＦＦ（カット・オフ）状態、Ｎチャネ
ルＭＯＳトランジスタ４、５、６がＯＮ（導通）状態と
なる。ＮチャネルＭＯＳトランジスタ７はＯＦＦ（カッ
ト・オフ）状態であるから、出力線３０、３１、３２の
配線容量３３、３４、３５上に蓄えられたプリチャージ
電荷は、放電されることなく、この配線容量３３、３
４、３５とコンデンサ８とで分配されることになる。そ
の結果、出力線上の電位は、コンデンサ８に分配された
電荷分、低下することになる。この低下した電位をＬ
（＝０）レベル出力とする。一方、外部出力すべきデー
タ（ＤＯＵＴ＿ｉ）がＨ（＝１）レベルの場合は、Ｐチ
ャネルＭＯＳトランジスタ１、２、３がＯＮ（導通）状
態、ＮチャネルＭＯＳトランジスタ４、５、６がＯＦＦ
（カット・オフ）状態となる。ＮチャネルＭＯＳトラン
ジスタ７もＯＦＦ（カット・オフ）状態であるが、出力
値には影響を与えない。出力線３０、３１、３２には、
ＰチャネルＭＯＳトランジスタ１、２、３を通して電源
電圧が供給され、その結果、出力線上の電位は、電源電
圧レベルを保つ。
Ｒゲート１２、１３、１４より構成される各ビットの制
御論理の機能を、図２の機能表にまとめた。尚、図２中
で、記号＊はドント・ケアー(信号がＨレベルである
か、Ｌレベルであるかを問わないもの)を示している。
信号ＰＲＥ１５がＨ（＝１）レベルの期間は、出力線３
０、３１、３２のプリチャージを行なう。図２にも示す
ように、この期間は、ＰチャネルＭＯＳトランジスタ
１、２、３の制御信号（ＣＰ＿ｉ）２４、２５、２６は
Ｌ（＝０）レベルとなり、ＰチャネルＭＯＳトランジス
タ１、２、３をＯＮ（導通状態）させる。一方、Ｎチャ
ネルＭＯＳトランジスタ４、５、６の制御信号（ＣＮ＿
ｉ）２７、２８、２９はＬ（＝０）レベルとなりＮチャ
ネルＭＯＳトランジスタ４、５、６をＯＦＦ（カット・
オフ）させる。さらに、ＮチャネルＭＯＳトランジスタ
７のゲート入力はＨ（＝１）レベルとなり、導通状態と
なる。その結果、データ出力線３０、３１、３２はＨレ
ベルにプリチャージされる。また、コンデンサ８もＮチ
ャネルＭＯＳトランジスタ７を通して放電され、ＤＢ＿
ｄｍｙ３６の電位は、接地レベルとなる。信号ＰＲＥ１
５および信号ＥＮ１８がＬ（＝０）レベルの期間は、出
力線３０、３１、３２をフローティング状態に保つ。図
２にも示すように、この期間は、ＰチャネルＭＯＳトラ
ンジスタ１、２、３の制御信号（ＣＰ＿ｉ）２４、２
５、２６はＨ（＝１）レベルとなり、ＰチャネルＭＯＳ
１、２、３トランジスタをカット・オフさせる。一方、
ＮチャネルＭＯＳトランジスタ４、５、６の制御信号
（ＣＮ＿ｉ）２７、２８、２９はＬ（＝０）レベルでＮ
チャネルＭＯＳ４、５、６トランジスタをカット・オフ
させる。さらに、ＮチャネルＭＯＳトランジスタ７のゲ
ート入力もＬ（＝０）レベルとなり、カット・オフされ
る。その結果、データ出力線３０、３１、３２はフロー
ティング状態となる。信号ＰＲＥ１５がＬ（＝０）レベ
ル、信号ＥＮ１８がＨ（＝１）レベルの期間は、外部出
力すべきデータ（ＤＯＵＴ＿ｉ）２１、２２、２３に従
って、出力線３０、３１、３２にデータが出力される。
この期間は、ＰチャネルＭＯＳトランジスタ１、２、
３、ＮチャネルＭＯＳトランジスタ４、５、６のオン・
オフ制御は、図２からも明らかなように、外部出力すべ
きデータ（ＤＯＵＴ＿ｉ）２１、２２、２３の値によっ
て行なわれる。また、ＮチャネルＭＯＳトランジスタ７
のゲート入力はＬ（＝０）レベルで、カット・オフされ
ている。外部出力すべきデータ（ＤＯＵＴ＿ｉ）がＬ
（＝０）レベルの場合は、ＰチャネルＭＯＳトランジス
タ１、２、３がＯＦＦ（カット・オフ）状態、Ｎチャネ
ルＭＯＳトランジスタ４、５、６がＯＮ（導通）状態と
なる。ＮチャネルＭＯＳトランジスタ７はＯＦＦ（カッ
ト・オフ）状態であるから、出力線３０、３１、３２の
配線容量３３、３４、３５上に蓄えられたプリチャージ
電荷は、放電されることなく、この配線容量３３、３
４、３５とコンデンサ８とで分配されることになる。そ
の結果、出力線上の電位は、コンデンサ８に分配された
電荷分、低下することになる。この低下した電位をＬ
（＝０）レベル出力とする。一方、外部出力すべきデー
タ（ＤＯＵＴ＿ｉ）がＨ（＝１）レベルの場合は、Ｐチ
ャネルＭＯＳトランジスタ１、２、３がＯＮ（導通）状
態、ＮチャネルＭＯＳトランジスタ４、５、６がＯＦＦ
（カット・オフ）状態となる。ＮチャネルＭＯＳトラン
ジスタ７もＯＦＦ（カット・オフ）状態であるが、出力
値には影響を与えない。出力線３０、３１、３２には、
ＰチャネルＭＯＳトランジスタ１、２、３を通して電源
電圧が供給され、その結果、出力線上の電位は、電源電
圧レベルを保つ。
【００１０】制御信号ＰＲＥ１５とＥＮ１８によって制
御されるこの出力ドライバの動作タイミングを図３に示
す。Ｔ１はプリチャージ期間である。信号ＰＲＥ１５を
Ｈレベルにし、データ出力線（ＤＢ＿ｉ）を電源電圧レ
ベルにプリチャージする。
御されるこの出力ドライバの動作タイミングを図３に示
す。Ｔ１はプリチャージ期間である。信号ＰＲＥ１５を
Ｈレベルにし、データ出力線（ＤＢ＿ｉ）を電源電圧レ
ベルにプリチャージする。
【００１１】Ｔ２はデータ出力期間である。制御信号Ｐ
ＲＥ１５をＬレベル、ＥＮ１８をＨレベルにし、外部出
力すべきデータ（ＤＯＵＴ＿ｉ）２１、２２、２３に従
った値をデータ出力線（ＤＢ＿ｉ）３０、３１、３２に
出力する。Ｈ（＝１）レベルの出力電位は電源電圧レベ
ル、Ｌ（＝０）レベルの出力電位はデータ出力線上の配
線容量に蓄えられた電荷を出力ドライバのコンデンサ８
と容量分配した結果で決まる電位で、接地レベルよりは
高い値となっている。この結果、出力電位の低振幅化が
実現されたことになる。
ＲＥ１５をＬレベル、ＥＮ１８をＨレベルにし、外部出
力すべきデータ（ＤＯＵＴ＿ｉ）２１、２２、２３に従
った値をデータ出力線（ＤＢ＿ｉ）３０、３１、３２に
出力する。Ｈ（＝１）レベルの出力電位は電源電圧レベ
ル、Ｌ（＝０）レベルの出力電位はデータ出力線上の配
線容量に蓄えられた電荷を出力ドライバのコンデンサ８
と容量分配した結果で決まる電位で、接地レベルよりは
高い値となっている。この結果、出力電位の低振幅化が
実現されたことになる。
【００１２】図４に、ＣＰＵ４０の出力ドライバ４３、
メモリ４１の出力ドライバ４４、周辺回路４２の出力ド
ライバ４５として図１の実施例の出力ドライバ回路を組
込んだシングルチップマイコンの構成を示す。従って、
ＣＰＵ４０、内蔵メモリ４１、タイマ、シリアル・コミ
ュニケーションインタフェース等の内蔵周辺回路４２等
は、図１の出力ドライバを組込んだマクロセルとなる。
このようにマクロセルのに、図１の出力ドライバ４３、
４４、４５を付加させて、新たなマクロセル４８、４
９、５０とする。この出力ドライバ４３、４４、４５を
組込む場合、２種類の制御信号ＰＲＥとＥＮを与える必
要がある。このうち、信号ＰＲＥはバス・タイミング制
御信号であるから、バス制御回路４７で生成する。一
方、信号ＥＮはデータ出力を制御する信号であるため、
各出力ドライバと接続させる各マクロセル内から取り出
すことになる。しかしこの制御信号は、マクロセル内の
出力ドライバを制御するために、生成しているはずのも
のであるから、単に配線を付け加えて取り出すことが可
能である。このような構成をとることにより、内部デー
タ・バス４６の出力電位を低振幅化することが可能とな
る。内部データ・バスの付加容量は、配線容量のほか
に、このバスに接続される周辺回路のインタフェース部
分の容量成分（入力ゲート容量、出力ドライバの拡散容
量）も付加されるため、大きな値となっている。そのた
め出力電位の低振幅化によって、大幅な低消費電力化が
可能となる。
メモリ４１の出力ドライバ４４、周辺回路４２の出力ド
ライバ４５として図１の実施例の出力ドライバ回路を組
込んだシングルチップマイコンの構成を示す。従って、
ＣＰＵ４０、内蔵メモリ４１、タイマ、シリアル・コミ
ュニケーションインタフェース等の内蔵周辺回路４２等
は、図１の出力ドライバを組込んだマクロセルとなる。
このようにマクロセルのに、図１の出力ドライバ４３、
４４、４５を付加させて、新たなマクロセル４８、４
９、５０とする。この出力ドライバ４３、４４、４５を
組込む場合、２種類の制御信号ＰＲＥとＥＮを与える必
要がある。このうち、信号ＰＲＥはバス・タイミング制
御信号であるから、バス制御回路４７で生成する。一
方、信号ＥＮはデータ出力を制御する信号であるため、
各出力ドライバと接続させる各マクロセル内から取り出
すことになる。しかしこの制御信号は、マクロセル内の
出力ドライバを制御するために、生成しているはずのも
のであるから、単に配線を付け加えて取り出すことが可
能である。このような構成をとることにより、内部デー
タ・バス４６の出力電位を低振幅化することが可能とな
る。内部データ・バスの付加容量は、配線容量のほか
に、このバスに接続される周辺回路のインタフェース部
分の容量成分（入力ゲート容量、出力ドライバの拡散容
量）も付加されるため、大きな値となっている。そのた
め出力電位の低振幅化によって、大幅な低消費電力化が
可能となる。
【００１３】図５に、図１の出力ドライバの組込み方を
示した他の実施例を示す。図４に示した実施例では、本
発明の出力ドライバをマクロセルとして組込んだもので
ある。これに対し、図５の実施例では、本発明の出力ド
ライバをランダムゲート論理回路の一部として組込む。
シングルチップマイコンやＣＰＵを組込んだＡＳＩＣ等
では、ＣＰＵやメモリ、周辺回路等のマクロセル以外
に、これらを制御するための制御論理回路を内蔵させて
いる。この制御論理回路は、チップ毎に異なるため、Ｎ
ＡＮＤゲート、ＮＯＲゲート等の標準論理ゲート・セル
を組み合わせて構成している。図１の出力ドライバを、
この標準論理ゲート・セルと同じ形状にレイアウトし、
配置する。図５の実施例では、出力ドライバのＰチャネ
ルＭＯＳトランジスタと出力線側のＮチャネルＭＯＳト
ランジスタを１つの標準セル５１、５２、５３として構
成している。さらにコンデンサ部分は、別の標準セル５
４として配置し、これらをセル間配線で接続させてい
る。図５内には図示していないが、接地側のＮチャネル
ＭＯＳスイッチングトランジスタも同様にレイアウトす
る。このようにして、マクロセルでレイアウトされたＣ
ＰＵ４０の外部に、標準セル形態でレイアウトされた出
力ドライバを配置し、それらセル間を配線して、内部デ
ータ・バス（ＤＢ＿ｉ）４６に接続させることにより、
図４の構成と同じ論理構成のロジックＬＳＩを実現する
ことができる。
示した他の実施例を示す。図４に示した実施例では、本
発明の出力ドライバをマクロセルとして組込んだもので
ある。これに対し、図５の実施例では、本発明の出力ド
ライバをランダムゲート論理回路の一部として組込む。
シングルチップマイコンやＣＰＵを組込んだＡＳＩＣ等
では、ＣＰＵやメモリ、周辺回路等のマクロセル以外
に、これらを制御するための制御論理回路を内蔵させて
いる。この制御論理回路は、チップ毎に異なるため、Ｎ
ＡＮＤゲート、ＮＯＲゲート等の標準論理ゲート・セル
を組み合わせて構成している。図１の出力ドライバを、
この標準論理ゲート・セルと同じ形状にレイアウトし、
配置する。図５の実施例では、出力ドライバのＰチャネ
ルＭＯＳトランジスタと出力線側のＮチャネルＭＯＳト
ランジスタを１つの標準セル５１、５２、５３として構
成している。さらにコンデンサ部分は、別の標準セル５
４として配置し、これらをセル間配線で接続させてい
る。図５内には図示していないが、接地側のＮチャネル
ＭＯＳスイッチングトランジスタも同様にレイアウトす
る。このようにして、マクロセルでレイアウトされたＣ
ＰＵ４０の外部に、標準セル形態でレイアウトされた出
力ドライバを配置し、それらセル間を配線して、内部デ
ータ・バス（ＤＢ＿ｉ）４６に接続させることにより、
図４の構成と同じ論理構成のロジックＬＳＩを実現する
ことができる。
【００１４】図６には、出力ドライバ回路の他の実施例
を示す。図１で示した出力ドライバ回路は、データ出力
線のプリチャージ制御を行なっていたが、本実施例で
は、この制御を省略した構成を示す。電源電圧と出力線
７０間にはＰチャネルＭＯＳトランジスタ６０が接続さ
れる。出力線と接地の間には、直列接続されるＮチャネ
ルＭＯＳトランジスタ６１、６２が接続される。この直
列接続されたＮチャネルＭＯＳトランジスタ間と接地の
間に、コンデンサ６３が接続される。ＰチャネルＭＯＳ
トランジスタの制御信号（ＸＰ＿ｉ）６７は、ＮＡＮＤ
ゲート６４によって生成される。ＮチャネルＭＯＳトラ
ンジスタ６１、６２の制御信号（ＹＮ＿ｉ、ＺＮ＿ｉ）
６８、６９は、ＮＯＲゲート６５およびインバータ６６
によって生成される。ドライバ出力のオン（ドライブ状
態）・オフ（フローティング状態）を制御する信号ＥＮ
１８は、インバータ１９、２０によって駆動力を高めら
れ、各ビットの制御論理に供給される。さらにこの制御
論理には、外部出力すべきデータ（ＤＯＵＴ＿ｉ）７０
も入力される。
を示す。図１で示した出力ドライバ回路は、データ出力
線のプリチャージ制御を行なっていたが、本実施例で
は、この制御を省略した構成を示す。電源電圧と出力線
７０間にはＰチャネルＭＯＳトランジスタ６０が接続さ
れる。出力線と接地の間には、直列接続されるＮチャネ
ルＭＯＳトランジスタ６１、６２が接続される。この直
列接続されたＮチャネルＭＯＳトランジスタ間と接地の
間に、コンデンサ６３が接続される。ＰチャネルＭＯＳ
トランジスタの制御信号（ＸＰ＿ｉ）６７は、ＮＡＮＤ
ゲート６４によって生成される。ＮチャネルＭＯＳトラ
ンジスタ６１、６２の制御信号（ＹＮ＿ｉ、ＺＮ＿ｉ）
６８、６９は、ＮＯＲゲート６５およびインバータ６６
によって生成される。ドライバ出力のオン（ドライブ状
態）・オフ（フローティング状態）を制御する信号ＥＮ
１８は、インバータ１９、２０によって駆動力を高めら
れ、各ビットの制御論理に供給される。さらにこの制御
論理には、外部出力すべきデータ（ＤＯＵＴ＿ｉ）７０
も入力される。
【００１５】ＮＡＮＤゲート６４、ＮＯＲゲート６５お
よびインバータ６６より構成される各ビットの制御論理
の機能を、図７の機能表にまとめた。信号ＥＮ１８がＬ
（＝０）レベルの期間は、出力線７１をフローティング
状態に保つ。図７にも示すように、この期間は、Ｐチャ
ネルＭＯＳトランジスタ６０の制御信号（ＸＰ＿ｉ）６
７はＨ（＝１）レベルとなり、ＭＯＳトランジスタをカ
ット・オフさせる。一方、ＮチャネルＭＯＳトランジス
タ６１の制御信号（ＹＮ＿ｉ）６８はＬ（＝０）レベル
でＭＯＳトランジスタをカット・オフさせる。また、Ｎ
チャネルＭＯＳスイッチングトランジスタ６２の制御信
号（ＺＮ＿ｉ）６９はＨ（＝１）レベルとなり、導通状
態となる。その結果、データ出力線７１はフローティン
グ状態となり、コンデンサ６３に蓄えられていた電荷は
放電される。信号ＥＮ１８がＨ（＝１）レベルの期間
は、外部出力すべきデータ（ＤＯＵＴ＿ｉ）７０に従っ
て、出力線７１にデータが出力される。この期間は、Ｐ
チャネルＭＯＳトランジスタ６０、ＮチャネルＭＯＳト
ランジスタ６１、６２のオン・オフ制御は、図７からも
明らかなように、外部出力すべきデータ（ＤＯＵＴ＿
ｉ）７０の値によって行なわれる。外部出力すべきデー
タ（ＤＯＵＴ＿ｉ）がＨ（＝１）レベルの場合は、Ｐチ
ャネルＭＯＳトランジスタ６０がＯＮ（導通）状態、Ｎ
チャネルＭＯＳトランジスタ６１がＯＦＦ（カット・オ
フ）状態となる。ＮチャネルＭＯＳスイッチングトラン
ジスタ６２はＯＮ（導通）状態となり、コンデンサ６３
に蓄えられた電荷を放電するが、出力値には影響を与え
ない。出力線７１には、ＰチャネルＭＯＳトランジスタ
６０を通して電源電圧が供給され、その結果、出力線上
の電位は電源電圧レベルとなる。外部出力すべきデータ
（ＤＯＵＴ＿ｉ）がＬ（＝０）レベルの場合は、Ｐチャ
ネルＭＯＳトランジスタ６０がＯＦＦ（カット・オフ）
状態、ＮチャネルＭＯＳトランジスタ６１がＯＮ（導
通）状態となる。ＮチャネルＭＯＳスイッチングトラン
ジスタ６２はＯＦＦ（カット・オフ）状態であるから、
出力線７１の配線容量７２上に蓄えられた電荷があった
としても、放電されることなく、この配線容量とコンデ
ンサ６３とで分配されることになる。その結果、出力線
上の電位は、コンデンサ６３に分配された電荷分、低下
することになる。この低下した電位をＬ（＝０）レベル
出力とする。データ出力線７１は、毎サイクル、プリチ
ャージされるわけではないので、このＬレベル出力値
は、その前のサイクルに出力された電位に依存して変化
するが、Ｈレベルが常に電源電圧レベルなので、誤動作
の原因となることはない。この結果、出力電位の低振幅
化が実現できる。
よびインバータ６６より構成される各ビットの制御論理
の機能を、図７の機能表にまとめた。信号ＥＮ１８がＬ
（＝０）レベルの期間は、出力線７１をフローティング
状態に保つ。図７にも示すように、この期間は、Ｐチャ
ネルＭＯＳトランジスタ６０の制御信号（ＸＰ＿ｉ）６
７はＨ（＝１）レベルとなり、ＭＯＳトランジスタをカ
ット・オフさせる。一方、ＮチャネルＭＯＳトランジス
タ６１の制御信号（ＹＮ＿ｉ）６８はＬ（＝０）レベル
でＭＯＳトランジスタをカット・オフさせる。また、Ｎ
チャネルＭＯＳスイッチングトランジスタ６２の制御信
号（ＺＮ＿ｉ）６９はＨ（＝１）レベルとなり、導通状
態となる。その結果、データ出力線７１はフローティン
グ状態となり、コンデンサ６３に蓄えられていた電荷は
放電される。信号ＥＮ１８がＨ（＝１）レベルの期間
は、外部出力すべきデータ（ＤＯＵＴ＿ｉ）７０に従っ
て、出力線７１にデータが出力される。この期間は、Ｐ
チャネルＭＯＳトランジスタ６０、ＮチャネルＭＯＳト
ランジスタ６１、６２のオン・オフ制御は、図７からも
明らかなように、外部出力すべきデータ（ＤＯＵＴ＿
ｉ）７０の値によって行なわれる。外部出力すべきデー
タ（ＤＯＵＴ＿ｉ）がＨ（＝１）レベルの場合は、Ｐチ
ャネルＭＯＳトランジスタ６０がＯＮ（導通）状態、Ｎ
チャネルＭＯＳトランジスタ６１がＯＦＦ（カット・オ
フ）状態となる。ＮチャネルＭＯＳスイッチングトラン
ジスタ６２はＯＮ（導通）状態となり、コンデンサ６３
に蓄えられた電荷を放電するが、出力値には影響を与え
ない。出力線７１には、ＰチャネルＭＯＳトランジスタ
６０を通して電源電圧が供給され、その結果、出力線上
の電位は電源電圧レベルとなる。外部出力すべきデータ
（ＤＯＵＴ＿ｉ）がＬ（＝０）レベルの場合は、Ｐチャ
ネルＭＯＳトランジスタ６０がＯＦＦ（カット・オフ）
状態、ＮチャネルＭＯＳトランジスタ６１がＯＮ（導
通）状態となる。ＮチャネルＭＯＳスイッチングトラン
ジスタ６２はＯＦＦ（カット・オフ）状態であるから、
出力線７１の配線容量７２上に蓄えられた電荷があった
としても、放電されることなく、この配線容量とコンデ
ンサ６３とで分配されることになる。その結果、出力線
上の電位は、コンデンサ６３に分配された電荷分、低下
することになる。この低下した電位をＬ（＝０）レベル
出力とする。データ出力線７１は、毎サイクル、プリチ
ャージされるわけではないので、このＬレベル出力値
は、その前のサイクルに出力された電位に依存して変化
するが、Ｈレベルが常に電源電圧レベルなので、誤動作
の原因となることはない。この結果、出力電位の低振幅
化が実現できる。
【００１６】こ図６の実施例の出力ドライバも、図４お
よび図５に示したシングルチップマイコン、ＣＰＵ内蔵
ＡＳＩＣ等に組込んで利用可能なことは明らかである。
図４、図５の実施例では明示したプリチャージ制御用の
信号ＰＲＥが、第２の実施例として示した図６の出力ド
ライバには不要であるため、この制御信号系を削除する
だけで、このドライバを組込むことが可能である。
よび図５に示したシングルチップマイコン、ＣＰＵ内蔵
ＡＳＩＣ等に組込んで利用可能なことは明らかである。
図４、図５の実施例では明示したプリチャージ制御用の
信号ＰＲＥが、第２の実施例として示した図６の出力ド
ライバには不要であるため、この制御信号系を削除する
だけで、このドライバを組込むことが可能である。
【００１７】
【発明の効果】本発明によれば、ドライバ回路の出力電
位を小振幅化することができる。その結果、データ出力
線上の負荷容量の充放電よる電力消費を低減することが
でき、低消費電力化の効果がある。
位を小振幅化することができる。その結果、データ出力
線上の負荷容量の充放電よる電力消費を低減することが
でき、低消費電力化の効果がある。
【００１８】さらに、ドライバ回路はスタティック動作
が可能となっているため、低速動作においても電荷の自
然放電によってドライバ回路が誤動作することはない。
動作クロックサイクルの速度を直流レベルから可変にす
ることができるため、クロック制御による低消費電力回
路の構築が容易になるという効果もある。
が可能となっているため、低速動作においても電荷の自
然放電によってドライバ回路が誤動作することはない。
動作クロックサイクルの速度を直流レベルから可変にす
ることができるため、クロック制御による低消費電力回
路の構築が容易になるという効果もある。
【図１】本発明の実施例による出力ドライバ回路であ
る。
る。
【図２】図１の出力ドライバ回路内の制御論理回路の機
能を示す図である。
能を示す図である。
【図３】図１の出力ドライバ回路の動作タイミング・チ
ャートを示す図である。
ャートを示す図である。
【図４】図１の出力ドライバ回路のシングルチップマイ
コンへの適用を示す構成例である。
コンへの適用を示す構成例である。
【図５】図１の出力ドライバ回路のシングルチップマイ
コンへの他の適用を示す構成例である。
コンへの他の適用を示す構成例である。
【図６】本発明の他の実施例による出力ドライバ回路で
ある。
ある。
【図７】図６の出力ドライバ回路内の制御論理回路の機
能を示す図である。
能を示す図である。
1、2、3：ＰチャネルＭＯＳトランジスタ、 4、5、6、7：ＮチャネルＭＯＳトランジスタ 9、10、11、12、13、14：出力ドライバ回路内の制御論
理回路 8：コンデンサ、33、34、35：配線容量 40：ＣＰＵ、41：内蔵メモリ、42：内蔵周辺回路、43：
出力ドライバ回路
理回路 8：コンデンサ、33、34、35：配線容量 40：ＣＰＵ、41：内蔵メモリ、42：内蔵周辺回路、43：
出力ドライバ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 (72)発明者 堀田 正生 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小久保 優 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (6)
- 【請求項１】第１動作電位点と出力線との間にそのソー
ス・ドレイン経路が接続されたＰチャネルＭＯＳトラン
ジスタと、 上記出力線と第２動作電位点との間にソース・ドレイン
経路が接続されたＮチャネルＭＯＳトランジスタとを具
備してなり、 上記ＰチャネルＭＯＳトランジスタのゲートと上記Ｎチ
ャネルＭＯＳトランジスタのゲートとがデータ入力信号
に応答することにより、上記出力線に上記データ入力信
号に関係した出力信号を出力するドライバ回路であっ
て、 上記ＮチャネルＭＯＳトランジスタのソースと上記第２
動作電位点との間にはＮチャネルＭＯＳスイッチングト
ランジスタのソース・ドレイン経路と容量との並列接続
がさらに接続されてなり、 プリチャージ信号と上記ドライバ回路のドライブ状態・
フローティング状態を制御するイネーブル信号と上記デ
ータ入力信号とによって制御される制御回路によって上
記ＰチャネルＭＯＳトランジスタのゲートと上記Ｎチャ
ネルＭＯＳトランジスタのゲートとが制御され、 上記ＮチャネルＭＯＳスイッチングトランジスタのゲー
トは上記プリチャージ制御信号により制御されたことを
特徴とするドライバ回路。 - 【請求項２】チップ内にＣＰＵと、メモリと、周辺回路
と、内部バスとを含む半導体集積回路であって、 上記ＣＰＵ、上記メモリ、上記周辺回路の少なくともひ
とつと上記内部バスとの間に請求項１のドライバ回路を
配置したことを特徴とする半導体集積回路。 - 【請求項３】上記チップはシングルチップマイクロコン
ピュータもしくはＣＰＵコア内蔵のＡＳＩＣを構成する
ことを特徴とする請求項２に記載の半導体集積回路。 - 【請求項４】第１動作電位点と出力線との間にそのソー
ス・ドレイン経路が接続されたＰチャネルＭＯＳトラン
ジスタと、 上記出力線と第２動作電位点との間にソース・ドレイン
経路が接続されたＮチャネルＭＯＳトランジスタとを具
備してなり、 上記ＰチャネルＭＯＳトランジスタのゲートと上記Ｎチ
ャネルＭＯＳトランジスタのゲートとがデータ入力信号
に応答することにより、上記出力線に上記データ入力信
号に関係した出力信号を出力するドライバ回路であっ
て、 上記ＮチャネルＭＯＳトランジスタのソースと上記第２
動作電位点との間にはＮチャネルＭＯＳスイッチングト
ランジスタのソース・ドレイン経路と容量との並列接続
がさらに接続されてなり、 上記ドライバ回路のドライブ状態・フローティング状態
を制御するイネーブル信号と上記データ入力信号とによ
って制御される制御回路によって上記ＰチャネルＭＯＳ
トランジスタのゲートと上記ＮチャネルＭＯＳトランジ
スタのゲートとが制御され、 上記ＮチャネルＭＯＳスイッチングトランジスタのゲー
トは上記ＮチャネルＭＯＳトランジスタのゲートと逆相
の信号で駆動されることを特徴とするドライバ回路。 - 【請求項５】チップ内にＣＰＵと、メモリと、周辺回路
と、内部バスとを含む半導体集積回路であって、 上記ＣＰＵ、上記メモリ、上記周辺回路の少なくともひ
とつと上記内部バスとの間に請求項４のドライバ回路を
配置したことを特徴とする半導体集積回路。 - 【請求項６】上記チップはシングルチップマイクロコン
ピュータもしくはＣＰＵコア内蔵のＡＳＩＣを構成する
ことを特徴とする請求項５に記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223082A JPH0779146A (ja) | 1993-09-08 | 1993-09-08 | ドライバ回路およびそれを用いた半導体集積回路 |
| KR94011640A KR0137108B1 (en) | 1993-06-25 | 1994-05-27 | Bus driving system and integrated circuit device using the same |
| US08/251,185 US5966407A (en) | 1993-06-25 | 1994-05-31 | Bus driving system and integrated circuit device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223082A JPH0779146A (ja) | 1993-09-08 | 1993-09-08 | ドライバ回路およびそれを用いた半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0779146A true JPH0779146A (ja) | 1995-03-20 |
Family
ID=16792563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5223082A Pending JPH0779146A (ja) | 1993-06-25 | 1993-09-08 | ドライバ回路およびそれを用いた半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779146A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114523A1 (ja) * | 2003-06-23 | 2004-12-29 | Rohm Co., Ltd. | 半導体集積回路装置 |
| CN112185447A (zh) * | 2020-09-29 | 2021-01-05 | 中科院微电子研究所南京智能技术研究院 | 一种8管双分裂控制存储单元、存储阵列及存内计算装置 |
-
1993
- 1993-09-08 JP JP5223082A patent/JPH0779146A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114523A1 (ja) * | 2003-06-23 | 2004-12-29 | Rohm Co., Ltd. | 半導体集積回路装置 |
| US7514963B2 (en) | 2003-06-23 | 2009-04-07 | Rohm Co., Ltd. | Semiconductor integrated circuit device |
| CN112185447A (zh) * | 2020-09-29 | 2021-01-05 | 中科院微电子研究所南京智能技术研究院 | 一种8管双分裂控制存储单元、存储阵列及存内计算装置 |
| CN112185447B (zh) * | 2020-09-29 | 2023-08-01 | 中科南京智能技术研究院 | 一种8管双分裂控制存储单元、存储阵列及存内计算装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2550138B2 (ja) | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 | |
| US5859547A (en) | Dynamic logic circuit | |
| JPH06140578A (ja) | 半導体集積装置 | |
| US4622479A (en) | Bootstrapped driver circuit for high speed applications | |
| KR100518127B1 (ko) | 스탠바이 모드 동안 회로의 서브스레스홀드 누설을 감소시키는 방법 | |
| JPH0311571B2 (ja) | ||
| US6184718B1 (en) | Dynamic logic circuit | |
| JP2806335B2 (ja) | 論理回路及びこれを用いた半導体集積回路 | |
| JPH0779146A (ja) | ドライバ回路およびそれを用いた半導体集積回路 | |
| JP3179059B2 (ja) | バス制御バッファー増幅器 | |
| US7741866B2 (en) | Load-aware circuit arrangement | |
| JPS63246925A (ja) | Ｃｍｏｓ論理回路 | |
| US6084455A (en) | High-speed CMOS latch | |
| US6407604B1 (en) | Register and latch circuits | |
| JP2561167B2 (ja) | バス回路 | |
| JP2001024496A (ja) | 入出力回路 | |
| KR960003596B1 (ko) | 반도체 기억 장치 | |
| JPH06105875B2 (ja) | 半導体集積論理回路 | |
| JP2600481B2 (ja) | 半導体集積回路 | |
| US5939923A (en) | Selectable low power signal line and method of operation | |
| EP3912047B1 (en) | High-voltage and low-voltage signaling output driver | |
| JPH0529914A (ja) | 出力バツフア回路 | |
| JP2767909B2 (ja) | 出力バッファ回路 | |
| JPH0430120B2 (ja) | ||
| JPH0353715A (ja) | 出力バッファ回路 |