TWI613650B - 在記憶體系統中並行使用具有ｎｍｏｓ和ｐｍｏｓ傳輸門的ｓｒａｍ單元 - Google Patents

在記憶體系統中並行使用具有ｎｍｏｓ和ｐｍｏｓ傳輸門的ｓｒａｍ單元 Download PDF

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Abstract

一種記憶體系統，包括第一記憶體單元和第二記憶體單元。第一記憶體單元中的每個第一記憶體單元包括第一和第二傳輸門，第一和第二傳輸門包括NMOS電晶體。第二記憶體單元中的每個第二記憶體單元包括第一和第二傳輸門，第一和第二傳輸門包括PMOS電晶體。第一記憶體單元由電壓供應的一個極預充電。第二記憶體單元由電壓供應的相反極預充電。

Description

在記憶體系統中並行使用具有NMOS和PMOS傳輸門的SRAM單元 【相關申請的交叉引用】
本申請要求2012年11月12日提交的第61/725,163號美國臨時申請的權益。以上引用的申請的全部公開內容通過引用而結合於此。
本申請與提交於2013年10月30日(現為美國公告第9042162號專利案)、名稱為“SRAM Cells Suitable for Fin Field-Effect Transistor(FinFET)Process”的第US 14/066817號美國申請相關。以上引用的申請的全部公開內容通過引用而結合於此。
本公開內容涉及記憶體系統，並且更具體地涉及包括靜態隨機存取記憶體(SRAM)單元的記憶體系統，該SRAM單元使用PMOS和NMOS傳輸門二者。
在本文中提供的背景描述是為了總體呈現公開內容的背景。當前署名的發明人的工作在這一背景技術部分中描述該工作的程度上以及該描述的可以在提交時未另外限定為現有技術的方面既未明確地也未暗示地承認為相對於本公開內容的現有技術。
現在參照圖1，靜態隨機存取記憶體(SRAM)單元10被示 出為包括佈置為傳輸門的NMOS電晶體14和18。電晶體對22和24各自包括PMOS電晶體和NMOS電晶體，該PMOS電晶體具有連接到VDD的第一端子，該NMOS電晶體具有連接到VSS的第二端子。電晶體14和18包括連接到字線(WL)40的柵極，以及分別連接於電晶體對22和24與位線BL 42和BLB 44之間的第一和第二端子。
如果未確立字線，則電晶體14和18將SRAM單元10與位線BL 42和BLB 44斷開連接。
通過對位線BL 42和BLB 44預充電並且然後確立字線WL 40(其將兩個電晶體14和18使能)來開始讀取週期。然後通過使BL或者BLB處於它的預充電的值並且對BLB或者BL放電來向位線傳送由電晶體對22和24存儲的值。感測放大器(未示出)感測BL或者BLB是否具有較高電壓以確定是否存儲1或者0。
在寫入週期期間，向位線BL 42和BLB 44施加待寫入的值。在寫入0時，通過將BL或者BLB設置成1並且將BLB或者BL設置成0來向位線施加0。這類似于向SR鎖存器施加復位脈衝，這使觸發器改變狀態。通過反轉位線BL 42和BLB 44的值來寫入1。然後確立字線40，並且鎖存待存儲的值。
SRAM設計將NMOS晶體管用於傳輸門，因為NMOS電晶體對於給定的尺寸具有比PMOS電晶體更高的驅動強度(Idsat)。更高驅動強度與使用PMOS傳輸門的SRAM單元比較為SRAM單元提供更高讀取性能、更低面積和減少的功耗。
圖2示出字線節段100的示例，該字線節段包括連接在一起的 SRAM單元102-1、102-2、…102-T(統稱為SRAM單元102)，其中T是大於1的整數。字線節段100也包括緩衝器106，該緩衝器包括兩個反相器108和110。SRAM單元102中的每個SRAM單元如以上描述的那樣使用NMOS電晶體作為傳輸門。
圖3示出記憶體行118，該記憶體行包括連接在一起的字線節段100-1、100-2、…100-R(統稱為字線節段100)，其中R是大於1的整數。字線解碼器/驅動器120生成用於驅動字線節段100的控制信號。在圖3中的示例中，R=4，並且存在與記憶體行118關聯的共計2 x 4=8個反相器。
一種記憶體系統包括第一記憶體單元和第二記憶體單元。第一記憶體單元中的每個第一記憶體單元包括第一和第二傳輸門，該第一和第二傳輸門包括NMOS電晶體。第二記憶體單元中的每個第二記憶體單元包括第一和第二傳輸門，該第一和第二傳輸門包括PMOS電晶體。第一記憶體單元由電壓供應的一個極預充電。第二記憶體單元由電壓供應的相反極預充電。
在其他特徵中，第一預充電電路連接到電壓供應的一個極和第一記憶體單元。第二預充電電路連接到電壓供應的相反極和第二記憶體單元。
在其他特徵中，記憶體包括第一字線節段和第二字線節段。第一字線節段中的每個第一字線節段包括多個第一記憶體單元。第二字線節段中的每個第二字線節段包括多個第二記憶體單元。第一字線節段中的第一字線節段佈置於第二字線節段中的第二字線節段之間。
在其他特徵中，第一記憶體單元和第二記憶體單元包括靜態隨機存取記憶體(SRAM)單元。
在其他特徵中，第一字線節段中的每個第一字線節段包括緩衝器，緩衝器包括單個反相器，並且第二字線節段中的每個第二字線節段包括緩衝器，緩衝器包括單個反相器。
在其他特徵中，第一字線節段中的第一記憶體單元的第一位線由電壓供應的一個極選擇性地預充電。第二字線節段中的第二記憶體單元的第二位線由電壓供應的相反極選擇性地預充電。
一種記憶體陣列包括第一陣列，第一陣列包括多個第一字線節段。多個第一字線節段中的每個第一字線節段包括多個第一記憶體單元。多個第一記憶體單元中的每個第一記憶體單元包括第一和第二傳輸門，該第一和第二傳輸門包括NMOS電晶體。第二陣列包括多個第二字線節段。多個第二字線節段中的每個第二字線節段包括多個第二記憶體單元。多個第二記憶體單元中的每個第二記憶體單元包括第一和第二傳輸門，該第一和第二傳輸門包括PMOS電晶體。字線解碼器/驅動器連接至多個第一字線節段的第一字線和多個第一字線節段的第二字線。
本公開內容的更多適用領域將從具體實施方式、權利要求書和附圖中變得清楚。具體實施方式和具體示例旨在於僅舉例說明而並非旨在於限制公開內容的範圍。
10‧‧‧靜態隨機存取記憶體(SRAM)單元
14、18‧‧‧NMOS電晶體
22、24‧‧‧電晶體
40‧‧‧字線
42、44‧‧‧位線
100、100-1、100-2、…、100-R‧‧‧字線節段
102、102-1、102-2、…、102-T‧‧‧SRAM單元
106‧‧‧緩衝器
108、110‧‧‧反相器
118‧‧‧記憶體行
120‧‧‧字線解碼器/驅動器
150‧‧‧SRAM單元
162、164、168‧‧‧電晶體
180‧‧‧字線
182、184‧‧‧位線
190‧‧‧記憶體
192‧‧‧記憶體單元
200、200-1、200-2‧‧‧字線節段(N字線節段)
202-1~202-T‧‧‧NS單元
204‧‧‧緩衝器
208‧‧‧反相器
220、220-1、220-2‧‧‧字線節段(P字線節段)
222-1~222-T‧‧‧PS單元
224‧‧‧緩衝器
228‧‧‧反相器
230‧‧‧記憶體
240‧‧‧字線解碼器/驅動器
250‧‧‧NS單元陣列
254‧‧‧字線解碼器/驅動器
258‧‧‧PS單元陣列
262‧‧‧預充電電路
263‧‧‧PMOS電晶體
268‧‧‧預充電電路
269‧‧‧電晶體
270‧‧‧記憶體系統
271‧‧‧陣列
272‧‧‧NS單元部分
274‧‧‧PS單元部分
276‧‧‧字線解碼器/驅動器
278‧‧‧PS單元陣列
280、284、286‧‧‧預充電電路
290‧‧‧記憶體系統
291‧‧‧陣列
292‧‧‧NS單元部分
294‧‧‧PS單元部分
296‧‧‧字線解碼器/驅動器
298‧‧‧NS單元陣列
300、304、310‧‧‧預充電電路
350‧‧‧記憶體系統
354‧‧‧字線解碼器/驅動器
358‧‧‧陣列
359‧‧‧N字線節段
360‧‧‧P字線節段
368‧‧‧陣列
370‧‧‧N字線節段
372‧‧‧P字線節段
380‧‧‧記憶體系統
384‧‧‧字線解碼器/驅動器
388‧‧‧陣列
389‧‧‧N字線節段
390‧‧‧P字線節段
398‧‧‧陣列
400‧‧‧N字線節段、系統、記憶體系統
402‧‧‧P字線節段
404‧‧‧記憶體系統
410‧‧‧第一積體電路(IC)
412‧‧‧第二積體電路(IC)
416‧‧‧電源
450‧‧‧系統、記憶體系統
454‧‧‧記憶體系統
460‧‧‧第一片上系統(SOC)
462‧‧‧第二片上系統(SOC)
466‧‧‧電源
500、510、514、518‧‧‧方法
圖1是根據現有技術的使用NMOS電晶體作為傳輸門的SRAM單元的示例的 電氣原理圖。
圖2是根據現有技術的字線節段的電氣原理圖和功能框圖，該字線節段包括多個反相器和使用NMOS電晶體作為傳輸門的多個SRAM單元。
圖3是根據現有技術的記憶體的電氣原理圖和功能框圖，該記憶體包括利用NMOS電晶體作為傳輸門的多個字線節段以及字線解碼器/驅動器。
圖4A是使用PMOS電晶體作為傳輸門的SRAM單元的示例的電氣原理圖。
圖4B是使用PMOS電晶體作為傳輸門的記憶體單元(諸如DRAM、RRAM等)的示例的電氣原理圖。
圖5是根據本公開內容的字線節段的電氣原理圖和功能框圖，該字線節段包括單個反相器和使用NMOS電晶體作為傳輸門的多個SRAM單元。
圖6是根據本公開內容的字線節段的電氣原理圖和功能框圖，該字線節段包括單個反相器和使用PMOS電晶體作為傳輸門的多個SRAM單元。
圖7是根據本公開內容的利用NMOS和PMOS電晶體二者作為傳輸門的多個字線節段以及字線解碼器/驅動器的電氣原理圖和功能框圖。
圖8至圖11B是記憶體系統的電氣原理圖和功能框圖，這些記憶體系統包括NMOS SRAM單元部分、PMOS SRAM單元部分、PMOS SRAM單元陣列和/或NMOS SRAM單元陣列的各種組合。
圖12是包括第一IC、第二IC以及連接到第一和第二IC的電源的系統的功能框圖，該第一IC包括具有NMOS傳輸門的第一記憶體單元，第二IC包括具有PMOS傳輸門的第二記憶體單元。
圖13是包括第一SOC、第二SOC以及連接到第一和第二記憶體SOC的電源的系統的功能框圖，該第一IC包括具有NMOS傳輸門的第一記憶體單元，第二 IC包括具有PMOS傳輸門的第二記憶體單元。
圖14是圖示根據本公開內容的用於操作包括記憶體的系統的方法的示例的流程圖。
在附圖中，可以重用標號以標識相似和/或相同元件。
儘管前文描述涉及SRAM單元，但是本公開內容適用於任何記憶體單元。附加示例包括但不限於電阻式隨機存取記憶體(RRAM)、動態隨機存取記憶體(DRAM)和其他記憶體單元。
SRAM單元通常將NMOS晶體管用於傳輸門，因為NMOS電晶體對於特徵尺寸大於或者等於20nm的工藝針對給定的尺寸通常具有比PMOS電晶體高得多的驅動強度(Idsat)。更高驅動強度與使用PMOS傳輸門的SRAM單元比較對於SRAM單元而言轉變成更高讀取性能、更低面積和減少的功耗。然而隨著特徵尺寸變得更小(例如小於20nm)，NMOS與PMOS Idsat之比接近1。因此，SRAM單元可以使用PMOS晶體管用於傳輸門。
現在參照圖4A，SRAM單元150被示出為包括作為傳輸門操作的PMOS電晶體154和158。電晶體對162和164包括連接到VDD的PMOS電晶體和連接到VSS的NMOS電晶體。電晶體154和158具有連接到字線(WL)180的柵極以及分別連接於電晶體對162和164與位線BL 182和BLB 184之間的第一和第二端子。
本公開內容涉及記憶體系統，這些記憶體系統包括在相同記憶體系統內的NMOS SRAM單元(NS單元)和PMOS SRAM(PS單元)。本公開內容也描述包括PS單元和NS單元的記憶體系統。使用混合的記憶體單 元的優點包括減少的面積、增加的性能和減少的瞬態功率雜訊。僅舉例而言，記憶體可以包括記憶體節段、陣列、使用連接到相同電源以及接地參考的PS單元和NS單元二者的IC或者SOC。
隨著特徵尺寸變得更小，金屬薄片電阻增加。這對字線電阻和可以沿著字線放置的單元數目具有很顯著影響。一些設計使用具有局部緩衝器的全局字線以避免RC時間常數問題。這一方式由於全局字線所需要的額外金屬層而昂貴。
另一方法將字線劃分成節段並且將緩衝器放置于節段之間以驅動下一節段。通常，緩衝器包括如圖2中所示串聯連接的兩個反相器。這一方式的一個缺點是兩個反相器引起的延遲和與反相器所需要的面積關聯的成本。在每節段具有兩個反相器延遲時，高性能設計通常不能容許多於幾個節段，在這些節段之後更多記憶體單元放置於新陣列中。隨著需要的陣列數目增加，需要的面積也增加。
圖4B示出用於記憶體190的佈置，除了SRAM記憶體單元的電晶體對替換為另一記憶體單元192之外該佈置與圖4A相似。在一些示例中，記憶體單元192包括動態隨機存取記憶體(DRAM)單元、電阻式隨機存取記憶體(RRAM)單元或者其他記憶體單元。如可以理解的那樣，可以變化用於每個記憶體單元的選擇門(select gate)的數目。僅舉例而言，DRAM和RRAM單元通常僅需一個選擇門，但是雙埠sram記憶體單元可能需要四個選擇門。
圖5示出使用NMOS電晶體作為傳輸門的字線節段200(下文為N字線節段200)的示例，該字線節段包括NS單元202-1、202-2、…和 202-T。T是大於1的整數。緩衝器204僅包括連接到字線的單個反相器208，該字線耦合到NS單元202-1、202-2、…和202-T的傳輸門。N字線節段200包括具有如下傳輸門的NS單元，這些傳輸門耦合到反相器208的輸出。
圖6示出使用PMOS電晶體作為傳輸門的字線節段220(下文為P字線節段220)的示例，該字線節段包括PS單元222-1、222-2、…和222-T。T是大於1的整數。緩衝器224僅包括連接到字線的單個反相器228，該字線耦合到PS單元222-1、222-2、…和222-T的傳輸門。P字線節段220包括具有如下傳輸門的PS單元，這些傳輸門耦合到反相器228的輸出。
圖7示出包括交替的N字線節段200(200-1，200-2，…)和P字線節段220(220-1，220-2，…)的記憶體230。字線解碼器/驅動器240生成用於N字線節段200和P字線節段220的字線信號。
圖5至圖7圖示在一個字線節段中使用NS單元並且在另一字線節段中使用PS單元，以將在字線節段之間的延遲減少至1個反相器延遲。反相器用來反轉為了訪問NS單元和PS單元而需要的信號的極。由於在字線節段之間僅需一個反相器，所以減少布圖面積。此外，對於每字線的給定的可允許緩衝延遲數量，兩倍數目的單元可以耦合到字線。反言之，如果面積將相對於常規方式保持恒定，則根據本公開內容的記憶體系統可以提供更短總延遲，因為附加的和更短的節段可以用來減少每個字線節段的RC常數。
圖8示出記憶體240，該記憶體包括NS單元陣列250、字線解碼器/驅動器254和PS單元陣列258。用於NS單元陣列250的預充電電路262包括PMOS電晶體263，PMOS電晶體263具有連接到NS單元陣列250中的位 線BL和BLB的第二端子。電晶體263的第一端子連接到VSS。預充電電路262的電晶體263的控制端子連接在一起。
用於PS單元陣列258的預充電電路268包括NMOS電晶體269，NMOS電晶體269包括連接到位線BL和BLB的第一端子。NMOS電晶體269的第二端子連接到VSS。NMOS電晶體269的控制端子連接在一起。
利用傳統NS單元陣列，存在從VDD電源汲取的顯著瞬態電流以用於在讀取或者寫入操作之後將所有陣列位線預充電成高。瞬態電流可能在同時操作許多記憶體時在系統電源線上引起瞬態電壓尖峰。在設計中使用NS單元和PS單元可以減少瞬態，因為NS位線被預充電成高而PS單元位線(其餘位線)被預充電成低，從而與常規設計比較引起VDD產生的電流的小部分。
為了對所有位線預充電而需要的總電荷轉移保持相同。然而一些電荷轉移由VSS進行處理。例如，如果將一半列數的NS單元轉換成PS單元列，則用於預充電操作的來自VDD的充電量減半並且另一半被轉移至VSS。實質上，使用NS單元和PS單元允許所需位線預充電電流由兩個電網而不是一個供應。
通常，VDD和VSS電網電阻和電感在記憶體設計內或者在併入記憶體的系統內不相等。記憶體設計可以在策略上按比例設置在設計內對NS單元和PS單元的使用以最小化功率軌瞬態。另外，在併入許多記憶體巨集的系統中，系統設計者可以在策略上按比例設置對包括NS單元、PS單元或者二者的記憶體的使用。
圖9示出包括陣列271的記憶體系統270的另一示例，該陣列 具有NS單元部分272和PS單元部分274。記憶體系統270還包括字線解碼器/驅動器276和PS單元陣列278。NS單元部分272、PS單元部分274和PS單元陣列278分別與預充電電路280、284和286關聯。字線解碼器/驅動器276連接於PS單元部分274與PS單元陣列278之間。PS單元部分274連接於NS單元部分272與字線解碼器/驅動器276之間。
圖10示出包括陣列291的記憶體系統290的另一示例，該陣列具有NS單元部分292和PS單元部分294。記憶體系統290還包括字線解碼器/驅動器296和NS單元陣列298。NS單元部分292、PS單元部分294和NS單元陣列298分別與預充電電路300、304和310關聯。字線解碼器/驅動器296連接於PS單元部分294與NS單元陣列298之間。PS單元部分294連接於NS單元部分292與字線解碼器/驅動器296之間。
在對單元進行讀取或者寫入之前將PS單元陣列的位線預充電或者參考成低。在尺寸上設置PS單元的電晶體，使得可以在寫入操作期間改變單元的內容並且內容在讀取操作期間不變。
圖11A示出包括字線解碼器/驅動器354和陣列358的記憶體系統350的示例，該陣列包括連接到字線解碼器/驅動器354的交替的N字線節段359和P字線節段360。另一陣列368包括交替的N字線節段370和P字線節段372，並且連接到字線解碼器/驅動器354。
圖11B示出包括字線解碼器/驅動器384和陣列388的記憶體系統380的示例，該陣列包括連接到字線解碼器/驅動器384的交替的N字線節段389和P字線節段390。另一陣列398包括交替的N字線節段400和P字線節段402，並且連接到字線解碼器/驅動器384。
儘管以上示出和描述各種示例，但是附加變化包括併入PS單元、或者PS單元和NS單元的記憶體。記憶體的另一示例包括在僅PS單元陣列中的PS單元和在僅NS單元陣列中的NS單元。記憶體的另一示例包括在僅PS單元陣列中的PS單元和在僅NS單元陣列中的NS單元以及包括PS單元和NS單元二者的陣列。記憶體的另一示例包括在僅PS單元陣列中的PS單元以及包括PS單元和NS單元二者的陣列。記憶體的另一示例包括在僅NS單元陣列中的NS單元以及包括PS單元和NS單元二者的陣列。記憶體的另一示例僅包括如下陣列，這些陣列包含PS單元和NS單元二者。記憶體的另一示例包括被預充電或者參考成高的陣列位線總數的子集，並且其餘陣列位線在讀取或者寫入操作之前被預充電或者參考成低。
在其他示例中，記憶體包括記憶體陣列字線，這些記憶體陣列字線包括PS單元。記憶體的另一示例包括陣列字線，這些陣列字線包括連接到PS單元的節段和連接到NS單元的節段。
在其他示例中，儘管圖5至圖7示出具有被佈置於字線節段的輸入處單個反相器的字線節段的示例，但是反相器可以佈置於字線節段的輸出處。換而言之，一個類型的記憶體單元節段的末端耦合到反相器的輸入。反相器的輸出驅動相反類型的記憶體單元節段。
圖12圖示包括記憶體系統404的系統400，該記憶體系統包括具有第一記憶體單元的第一積體電路(IC)410、具有第二記憶體單元的第二IC 412和電源416，第一記憶體單元具有NMOS傳輸門，第二記憶體單元具有PMOS傳輸門。電源416可以與記憶體系統400的IC之一集成或者分離。第一IC 410和第二IC 412二者可以連接到相同電源並且由該電源供電。如可 以理解的那樣，圖12中所示佈置減少了對如以上描述的電源的要求。
圖13圖示包括記憶體系統454的系統450，該記憶體系統包括具有第一記憶體單元的第一片上系統(SOC)460、具有第二記憶體單元的第二SOC 462和電源466，第一記憶體單元具有NMOS傳輸門，第二記憶體單元具有PMOS傳輸門。電源466可以與記憶體系統450的SOC之一集成或者分離。僅舉例而言，第一SOC 460和第二SOC 462二者可以連接到相同電源並且由該電源供電。如可以理解的那樣，圖13中所示佈置減少了對如以上描述的電源的需求。
現在參照圖14，示出一種用於提供記憶體系統的方法。在500，第一SOC、IC、陣列或者節段被提供並且包括具有NMOS傳輸門的第一記憶體單元。在510，第二SOC、IC、陣列或者節段被提供並且包括具有NMOS傳輸門的第二記憶體單元。在514，第一SOC、IC、陣列或者節段由電源的一個極預充電。在518，第二SOC、IC、陣列或者節段由電源的相反極預充電。在一些示例中，第一SOC、IC、陣列或者節段由連接到電源的一個極的預充電電路預充電，並且第二SOC、IC、陣列或者節段由連接到電源的相反極的預充電電路預充電。
前文描述在本質上僅為示例並且絕非旨在於限制公開內容、其應用或者使用。可以用多種形式實施公開內容的廣義教導。因此，儘管本公開內容包括具體示例，但是不應這樣限制公開內容的範圍，因為其他修改將在研讀附圖、說明書和所附權利要求書時變得清楚。如在本文中所用，短語A、B和C中的至少一個意味著使用非排它邏輯OR的邏輯(A或者B或者C)。應當理解，可以按照不同順序(或者同時)執行方法內的一 個或者多個步驟而不更改本公開內容的原理。
150‧‧‧SRAM單元
162‧‧‧電晶體
164‧‧‧電晶體
168‧‧‧電晶體
180‧‧‧字線
182‧‧‧位線
184‧‧‧位線

Claims (20)

  1. 一種記憶體，包括：第一記憶體單元，所述第一記憶體單元中的每個第一記憶體單元包括第一傳輸門和第二傳輸門，該第一傳輸門和第二傳輸門包括NMOS電晶體；第二記憶體單元，所述第二記憶體單元中的每個第二記憶體單元包括第一傳輸門和第二傳輸門，該第一傳輸門和第二傳輸門包括PMOS電晶體，其中所述第一記憶體單元由電壓供應的一個極預充電，並且其中所述第二記憶體單元由所述電壓供應的相反極預充電，第一字線節段，所述第一字線節段中的每個第一字線節段包括多個所述第一記憶體單元；以及第二字線節段，所述第二字線節段中的每個第二字線節段包括多個所述第二記憶體單元，其中所述第一字線節段中的每一個佈置於所述第二字線節段中的每一個之間，以使所述第一字線節段中的每一個與所述第二字線節段中的每一個於該記憶體之一列中交替。
  2. 如請求項1所述的記憶體，還包括：第一預充電電路，連接到所述電壓供應的所述一個極和所述第一記憶體單元；以及第二預充電電路，連接到所述電壓供應的所述相反極和所述第二記憶體單元。
  3. 如請求項1所述的記憶體，還包括：包括所述第一記憶體單元的第一積體電路；以及 包括所述第二記憶體單元的第二積體電路。
  4. 如請求項1所述的記憶體，還包括：包括所述第一記憶體單元的第一片上系統(SOC)；以及包括所述第二記憶體單元的第二SOC。
  5. 如請求項1所述的記憶體，還包括：包括所述第一記憶體單元的第一陣列；包括所述第二記憶體單元的第二陣列；以及連接到所述第一陣列和所述第二陣列中的至少一個陣列的解碼器電路。
  6. 如請求項1所述的記憶體，其中所述第一記憶體單元和所述第二記憶體單元包括靜態隨機存取記憶體(SRAM)單元。
  7. 如請求項1所述的記憶體，其中：所述第一字線節段中的每個第一字線節段包括緩衝器，該緩衝器包括單個反相器；以及所述第二字線節段中的每個第二字線節段包括緩衝器，該緩衝器包括單個反相器。
  8. 如請求項1所述的記憶體，其中：所述第一字線節段中的所述第一記憶體單元的第一位線由所述電壓供應的所述一個極選擇性地預充電；並且所述第二字線節段中的所述第二記憶體單元的第二位線由所述電壓供應的所述相反極選擇性地預充電。
  9. 一種記憶體系統，包括：如請求項1所述的記憶體的第一記憶體和第二記憶體；以及 連接到所述第一記憶體和所述第二記憶體的字線的字線解碼器/驅動器。
  10. 一種記憶體系統，包括：如請求項1所述的記憶體；以及字線解碼器/驅動器，連接到所述記憶體的字線。
  11. 一種記憶體系統，包括：包括多個第一字線節段的第一陣列，其中所述多個第一字線節段中的每個第一字線節段包括多個第一記憶體單元，並且所述多個第一記憶體單元中的每個第一記憶體單元包括第一傳輸門和第二傳輸門，該第一傳輸門和第二傳輸門包括NMOS電晶體；包括多個第二字線節段的第二陣列，其中：所述多個第二字線節段中的每個第二字線節段包括多個第二記憶體單元，並且所述多個第二記憶體單元中的每個第二記憶體單元包括第一傳輸門和第二傳輸門，該第一傳輸門和第二傳輸門包括PMOS電晶體；以及字線解碼器/驅動器，連接到所述多個第一字線節段的第一字線和所述多個第一字線節段的第二字線；其中所述第一字線節段中的每一個佈置於所述第二字線節段中的每一個之間，以使所述第一字線節段中的每一個與所述第二字線節段中的每一個於該記憶體系統之一列中交替。
  12. 如請求項11所述的記憶體系統，其中：所述多個第一字線節段中的每個第一字線節段包括緩衝器，所述緩衝器僅 包括單個反相器，並且所述多個第二字線節段中的每個第二字線節段包括緩衝器，所述緩衝器僅包括單個反相器。
  13. 如請求項11所述的記憶體系統，其中：所述第一字線節段中的所述多個第一記憶體單元由電壓供應的一個極選擇性地預充電；並且所述第二字線節段中的所述多個第二記憶體單元由所述電壓供應的相反極選擇性地預充電。
  14. 一種記憶體系統，包括：第一陣列，包括：多個第一字線節段，所述多個第一字線節段中的每個第一字線節段包括多個第一記憶體單元，所述多個第一記憶體單元中的每個第一記憶體單元包括第一傳輸門和第二傳輸門，該第一傳輸門和第二傳輸門包括NMOS電晶體；以及多個第二字線節段，所述多個第二字線節段中的每個第二字線節段包括多個第二記憶體單元，所述多個第二記憶體單元中的每個第二記憶體單元包括第一傳輸門和第二傳輸門，該第一傳輸門和第二輸門包括PMOS電晶體，其中所述多個第一字線節段中的第一字線節段佈置於所述多個第二字線節段中的第二字線節段之間；第二陣列，包括：多個第三字線節段，所述多個第三字線節段中的每個第三字線節段包 括多個第三記憶體單元，所述多個第三記憶體單元中的每個第三記憶體單元包括第一傳輸門和第二傳輸門，該第一傳輸門和第二傳輸門包括NMOS電晶體；以及多個第四字線節段，所述多個第四字線節段中的每個第四字線節段包括多個第四記憶體單元，所述多個第四記憶體單元中的每個第四記憶體單元包括第一傳輸門和第二傳輸門，該第一傳輸門和第二傳輸門包括PMOS電晶體，其中所述多個第三字線節段中的第三字線節段佈置於所述多個第四字線節段中的第四字線節段之間；以及字線解碼器/驅動器，連接到所述第一陣列的第一字線和所述第二陣列的第二字線之間。
  15. 如請求項14所述的記憶體系統，其中：所述多個第一字線節段中的每個第一字線節段包括緩衝器，該緩衝器僅包括單個反相器，並且所述多個第二字線節段中的每個第二字線節段包括緩衝器，該緩衝器僅包括單個反相器。
  16. 如請求項15所述的記憶體系統，其中：所述第一字線節段中的所述多個第一記憶體單元由第一電壓供應選擇性地預充電成第一電壓參考，所述第二字線節段中的所述多個第二記憶體單元由第二電壓供應選擇性地預充電成第二電壓參考。
  17. 一種用於提供系統中的記憶體的方法，包括： 提供第一陣列或者第一節段，其中所述第一陣列或者所述第一節段包括具有NMOS傳輸門的第一記憶體單元；提供第二陣列或者第二節段，其中所述第二陣列或者所述第二節段包括具有PMOS傳輸門的第二記憶體單元；將所述第一陣列或者所述第一節段連接到電源的一個極，並且將所述第二陣列或者所述第二節段連接到所述電源的相反極；利用所述電源的所述一個極對所述第一記憶體單元預充電；並且利用所述電源的所述相反極對所述第二記憶體單元預充電，其中所述第一陣列或者所述第一節段包括多個第一字線節段，所述多個第一字線節段中的每個第一字線節段包括所述第一記憶體單元，所述第二陣列或者所述第二節段包括多個第二字線節段，所述多個第二字線節段中的每個第二字線節段包括所述第二記憶體單元，並且所述第一字線節段之一佈置於所述第二字線節段之一之間。
  18. 如請求項17所述的方法，其中所述第一記憶體單元和所述第二記憶體單元包括靜態隨機存取記憶體(SRAM)單元。
  19. 如請求項17所述的方法，其中所述多個第一字線節段中的每個第一字線節段包括緩衝器，該緩衝器包括單個反相器，並且所述多個第二字線節段中的每個第二字線節段包括緩衝器，該緩衝器包括單個反相器。
  20. 如請求項17所述的方法，其中所述連接包括：使用所述電源的一個極對所述第一陣列或者所述第一節段的所述第一記憶體單元的位線預充電；並且使用所述電源的相反極對所述第二陣列或者所述第二節段的所述第二 記憶體單元的位線預充電。
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Xu Wang et al: "A nove 1 1 ow power 64-kb SRAM using bit-lines charge-recycling and non-uniform cell scheme", Electronics, Circuits and Systems (ICECS), 2011 18th IEEE International Conference on, IEEE, Dec. 11, 2011,

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