JPH04241442A - 半導体装置 - Google Patents
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- JPH04241442A JPH04241442A JP3014746A JP1474691A JPH04241442A JP H04241442 A JPH04241442 A JP H04241442A JP 3014746 A JP3014746 A JP 3014746A JP 1474691 A JP1474691 A JP 1474691A JP H04241442 A JPH04241442 A JP H04241442A
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Classifications
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
- B65D—CONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
ならびに配線修正装置に関し、例えば、欠陥救済機能を
備えるダイナミック型ＲＡＭ（ランダムアクセスメモリ
）ならびにその配線修正装置に適用して特に有効な技術
に関するものである。
ならびに配線修正装置に関し、例えば、欠陥救済機能を
備えるダイナミック型ＲＡＭ（ランダムアクセスメモリ
）ならびにその配線修正装置に適用して特に有効な技術
に関するものである。
【０００２】
【従来の技術】直交して配置される複数のワード線及び
ビット線ならびにこれらのワード線及びビット線の交点
に格子状に配置される複数のダイナミック型メモリセル
からなるメモリアレイを基本構成とするダイナミック型
ＲＡＭがある。また、これらのダイナミック型ＲＡＭの
製品歩留まりを高める一つの手段として、メモリアレイ
に冗長ワード線及び冗長ビット線を設けこれを異常が検
出された欠陥ワード線又は欠陥ビット線に選択的に置き
換えるいわゆる欠陥救済方式があり、このような欠陥救
済機能を備えるダイナミック型ＲＡＭがある。
ビット線ならびにこれらのワード線及びビット線の交点
に格子状に配置される複数のダイナミック型メモリセル
からなるメモリアレイを基本構成とするダイナミック型
ＲＡＭがある。また、これらのダイナミック型ＲＡＭの
製品歩留まりを高める一つの手段として、メモリアレイ
に冗長ワード線及び冗長ビット線を設けこれを異常が検
出された欠陥ワード線又は欠陥ビット線に選択的に置き
換えるいわゆる欠陥救済方式があり、このような欠陥救
済機能を備えるダイナミック型ＲＡＭがある。
【０００３】欠陥救済機能を備えるダイナミック型ＲＡ
Ｍについては、例えば、日経マグロウヒル社発行、１９
８５年６月３日付『日経エレクトロニクス』の第２０９
頁〜第２３１頁に記載されている。
Ｍについては、例えば、日経マグロウヒル社発行、１９
８５年６月３日付『日経エレクトロニクス』の第２０９
頁〜第２３１頁に記載されている。
【０００４】
【発明が解決しようとする課題】上記に記載されるよう
な欠陥救済機能を備える従来のダイナミック型ＲＡＭ等
において、冗長ワード線又は冗長ビット線に置き換えら
れた欠陥ワード線及び欠陥ビット線は、メモリアレイか
ら切り離されることなく放置される。このため、例えば
コモンソース線やビット線プリチャージ回路とこれらの
欠陥ワード線又は欠陥ビット線を介して電流リーク経路
が形成される場合、そのチップは、機能的には正常であ
るにもかかわらず、いわゆるスタンバイ電流不良やプレ
ートレベル不良等をかかえるＤＣ（直流）不良品となる
。その結果、欠陥救済機能を備えている割にはダイナミ
ック型ＲＡＭ等の救済率が思うように改善されず、その
低コスト化が制限されるという問題が生じた。
な欠陥救済機能を備える従来のダイナミック型ＲＡＭ等
において、冗長ワード線又は冗長ビット線に置き換えら
れた欠陥ワード線及び欠陥ビット線は、メモリアレイか
ら切り離されることなく放置される。このため、例えば
コモンソース線やビット線プリチャージ回路とこれらの
欠陥ワード線又は欠陥ビット線を介して電流リーク経路
が形成される場合、そのチップは、機能的には正常であ
るにもかかわらず、いわゆるスタンバイ電流不良やプレ
ートレベル不良等をかかえるＤＣ（直流）不良品となる
。その結果、欠陥救済機能を備えている割にはダイナミ
ック型ＲＡＭ等の救済率が思うように改善されず、その
低コスト化が制限されるという問題が生じた。
【０００５】一方、欠陥救済機能を備える従来のダイナ
ミック型ＲＡＭは、冗長ワード線又は冗長ビット線に対
応して設けられ複数のヒューズ手段が所定の組み合わせ
で切断されることによって対応する冗長ワード線又は冗
長ビット線に割り当てられた不良アドレスを記憶する複
数の不良アドレスＲＯＭと、これらの不良アドレスとメ
モリアクセスに際して供給されるアドレスとをビットご
と比較照合し両アドレスが一致したとき対応する冗長ワ
ード線又は冗長ビット線を選択的に選択状態とする複数
のアドレス比較回路とを備える。ダイナミック型ＲＡＭ
等の大容量化が進みアドレス信号のビット数が増大する
のにともなって、必要とされるヒューズ手段の数が増大
し、不良アドレスＲＯＭやアドレス比較回路としての所
要レイアウト面積も増大する。さらに、アドレス比較回
路等の論理段数が深くなり、ダイナミック型ＲＡＭが起
動されてから冗長ワード線又は冗長ビット線が選択状態
とされるまでに比較的長い時間を要するものとなる。そ
の結果、欠陥救済機能を備えるダイナミック型ＲＡＭ等
のチップ面積が増大し、その低コスト化が妨げられると
ともに、そのアクセスタイムが遅くなるという問題が生
じた。
ミック型ＲＡＭは、冗長ワード線又は冗長ビット線に対
応して設けられ複数のヒューズ手段が所定の組み合わせ
で切断されることによって対応する冗長ワード線又は冗
長ビット線に割り当てられた不良アドレスを記憶する複
数の不良アドレスＲＯＭと、これらの不良アドレスとメ
モリアクセスに際して供給されるアドレスとをビットご
と比較照合し両アドレスが一致したとき対応する冗長ワ
ード線又は冗長ビット線を選択的に選択状態とする複数
のアドレス比較回路とを備える。ダイナミック型ＲＡＭ
等の大容量化が進みアドレス信号のビット数が増大する
のにともなって、必要とされるヒューズ手段の数が増大
し、不良アドレスＲＯＭやアドレス比較回路としての所
要レイアウト面積も増大する。さらに、アドレス比較回
路等の論理段数が深くなり、ダイナミック型ＲＡＭが起
動されてから冗長ワード線又は冗長ビット線が選択状態
とされるまでに比較的長い時間を要するものとなる。そ
の結果、欠陥救済機能を備えるダイナミック型ＲＡＭ等
のチップ面積が増大し、その低コスト化が妨げられると
ともに、そのアクセスタイムが遅くなるという問題が生
じた。
【０００６】この発明の第１の目的は、冗長素子又は回
路に切り換えられた欠陥素子又は回路を容易に分離する
手段を提供することにある。この発明の第２の目的は、
欠陥救済後におけるＤＣ不良等の発生を抑え、欠陥救済
機能を備えるダイナミック型ＲＡＭ等の製品歩留まりを
高めることにある。この発明の第３の目的は、アクセス
タイムを犠牲にし所要レイアウト面積を増大させること
なく欠陥素子又は回路を冗長素子又は回路に切り換える
手段を提供することにある。この発明の第４の目的は、
欠陥救済機能を備えるダイナミック型ＲＡＭ等の高速性
を損なうことなくチップ面積を縮小し、その低コスト化
を推進することにある。この発明の第５の目的は、半導
体基板上に形成された所望の配線を容易に切断し又は追
加する手段を提供することにある。この発明の第６の目
的は、配線を切断し又は追加する手段を用いた種々の応
用例を示すことにある。
路に切り換えられた欠陥素子又は回路を容易に分離する
手段を提供することにある。この発明の第２の目的は、
欠陥救済後におけるＤＣ不良等の発生を抑え、欠陥救済
機能を備えるダイナミック型ＲＡＭ等の製品歩留まりを
高めることにある。この発明の第３の目的は、アクセス
タイムを犠牲にし所要レイアウト面積を増大させること
なく欠陥素子又は回路を冗長素子又は回路に切り換える
手段を提供することにある。この発明の第４の目的は、
欠陥救済機能を備えるダイナミック型ＲＡＭ等の高速性
を損なうことなくチップ面積を縮小し、その低コスト化
を推進することにある。この発明の第５の目的は、半導
体基板上に形成された所望の配線を容易に切断し又は追
加する手段を提供することにある。この発明の第６の目
的は、配線を切断し又は追加する手段を用いた種々の応
用例を示すことにある。
【０００７】
【課題を解決するための手段】ダイナミック型ＲＡＭ等
が形成されたチップの機能試験を所定の試験装置により
ウェハ状態で実施し、その結果を配線修正データとして
ＥＢ直描装置又はＦＩＢ装置あるいはレーザリペア装置
を基本構成とする配線修正装置にオンラインで伝達する
。そして、これらの配線修正データに基づいてチップ上
の対応する配線を直接又は間接的に切断又は追加するこ
とで、欠陥素子又は回路を冗長素子又は回路に置き換え
、またこれらの欠陥素子又は回路を介して形成される電
流経路を切断状態とする。さらに、このような配線の切
断又は追加を、パーシャル製品における正常でない部分
の切り離しや、所定の内部回路の動作特性あるいは製品
仕様の切り換えに応用するものである。
が形成されたチップの機能試験を所定の試験装置により
ウェハ状態で実施し、その結果を配線修正データとして
ＥＢ直描装置又はＦＩＢ装置あるいはレーザリペア装置
を基本構成とする配線修正装置にオンラインで伝達する
。そして、これらの配線修正データに基づいてチップ上
の対応する配線を直接又は間接的に切断又は追加するこ
とで、欠陥素子又は回路を冗長素子又は回路に置き換え
、またこれらの欠陥素子又は回路を介して形成される電
流経路を切断状態とする。さらに、このような配線の切
断又は追加を、パーシャル製品における正常でない部分
の切り離しや、所定の内部回路の動作特性あるいは製品
仕様の切り換えに応用するものである。
【０００８】
【作用】上記手段によれば、ダイナミック型ＲＡＭ等の
アクセスタイムを犠牲にし所要レイアウト面積を増大さ
せることなく、欠陥素子又は回路を冗長素子又は回路に
切り換えうるとともに、冗長素子又は回路に切り換えら
れた欠陥素子又は回路を効率的に分離し、これらの欠陥
素子又は回路を介して形成されるリーク電流経路を切断
することができる。また、パーシャル製品の正常でない
部分を効率的に切り離し、その低消費電力化を推進でき
るとともに、ヒューズ手段等を設けることなく、ダイナ
ミック型ＲＡＭ等の内部回路の動作特性やその製品仕様
を切り換えることができる。これらの結果、欠陥救済機
能を備えるダイナミック型ＲＡＭ等の冗長切り換え後に
おけるＤＣ不良等を救済し、その製品歩留まりを高める
ことができるとともに、ダイナミック型ＲＡＭ等の高速
性を損なうことなく、チップ面積及び動作電流ならびに
試験工数を削減し、その低コスト化及び低消費電力化を
推進することができる。
アクセスタイムを犠牲にし所要レイアウト面積を増大さ
せることなく、欠陥素子又は回路を冗長素子又は回路に
切り換えうるとともに、冗長素子又は回路に切り換えら
れた欠陥素子又は回路を効率的に分離し、これらの欠陥
素子又は回路を介して形成されるリーク電流経路を切断
することができる。また、パーシャル製品の正常でない
部分を効率的に切り離し、その低消費電力化を推進でき
るとともに、ヒューズ手段等を設けることなく、ダイナ
ミック型ＲＡＭ等の内部回路の動作特性やその製品仕様
を切り換えることができる。これらの結果、欠陥救済機
能を備えるダイナミック型ＲＡＭ等の冗長切り換え後に
おけるＤＣ不良等を救済し、その製品歩留まりを高める
ことができるとともに、ダイナミック型ＲＡＭ等の高速
性を損なうことなく、チップ面積及び動作電流ならびに
試験工数を削減し、その低コスト化及び低消費電力化を
推進することができる。
【０００９】
【実施例】１．ダイナミック型ＲＡＭのブロック構成図
１には、この発明が適用されたダイナミック型ＲＡＭの
一実施例のブロック図が示されている。また、図２には
、図１のダイナミック型ＲＡＭに含まれるメモリモジュ
ールＭＯＤ０の一実施例のブロック図が示されている。 これらの図をもとに、この実施例のダイナミック型ＲＡ
Ｍの構成と動作の概要について説明すする。なお、図１
及び図２の各ブロックを構成する回路素子は、特に制限
されないが、単結晶シリコンのような１個の半導体基板
上に形成される。
１には、この発明が適用されたダイナミック型ＲＡＭの
一実施例のブロック図が示されている。また、図２には
、図１のダイナミック型ＲＡＭに含まれるメモリモジュ
ールＭＯＤ０の一実施例のブロック図が示されている。 これらの図をもとに、この実施例のダイナミック型ＲＡ
Ｍの構成と動作の概要について説明すする。なお、図１
及び図２の各ブロックを構成する回路素子は、特に制限
されないが、単結晶シリコンのような１個の半導体基板
上に形成される。
【００１０】図１において、この実施例のダイナミック
型ＲＡＭは、特に制限されないが、半導体基板面の大半
を占めて配置される４個のメモリモジュールＭＯＤ０〜
ＭＯＤ３を基本構成とする。これらのメモリモジュール
は、特に制限されないが、メモリモジュールＭＯＤ０に
代表して示されるように、メインアンプ群ＭＡＧ０〜Ｍ
ＡＧ３と、これらのメインアンプ群をはさんで４個ずつ
配置される計８個のメモリマットＭＡＴ０〜ＭＡＴ７と
をそれぞれ備える。特に制限されないが、メインアンプ
群ＭＡＧ０〜ＭＡＧ３の右側に配置される４個のメモリ
マットＭＡＴ０〜ＭＡＴ３は、メモリマット群ＭＧ００
〜ＭＧ０３としてそれぞれグループ化され、左側に配置
される４個のメモリマットＭＡＴ４〜ＭＡＴ７は、メモ
リマット群ＭＧ０１〜ＭＧ３１としてそれぞれグループ
化される。
型ＲＡＭは、特に制限されないが、半導体基板面の大半
を占めて配置される４個のメモリモジュールＭＯＤ０〜
ＭＯＤ３を基本構成とする。これらのメモリモジュール
は、特に制限されないが、メモリモジュールＭＯＤ０に
代表して示されるように、メインアンプ群ＭＡＧ０〜Ｍ
ＡＧ３と、これらのメインアンプ群をはさんで４個ずつ
配置される計８個のメモリマットＭＡＴ０〜ＭＡＴ７と
をそれぞれ備える。特に制限されないが、メインアンプ
群ＭＡＧ０〜ＭＡＧ３の右側に配置される４個のメモリ
マットＭＡＴ０〜ＭＡＴ３は、メモリマット群ＭＧ００
〜ＭＧ０３としてそれぞれグループ化され、左側に配置
される４個のメモリマットＭＡＴ４〜ＭＡＴ７は、メモ
リマット群ＭＧ０１〜ＭＧ３１としてそれぞれグループ
化される。
【００１１】ここで、メモリモジュールＭＯＤ０〜ＭＯ
Ｄ３を構成するメモリマットＭＡＴ０〜ＭＡＴ７のそれ
ぞれは、特に制限されないが、図２のメモリマットＭＡ
Ｔ０及びＭＡＴ４に代表して示されるように、センスア
ンプＳＡをはさんで配置される一対のメモリアレイＡＲ
ＹＬ及びＡＲＹＲと、これらのメモリアレイに対応して
設けられる一対のＸアドレスデコーダＸＤＬ及びＸＤＲ
ならびにセンスアンプＳＡに対応して設けられるセンス
アンプ駆動回路ＣＳＤとを含む。ＸアドレスデコーダＸ
ＤＬ及びＸＤＲには、特に制限されないが、タイミング
発生回路ＴＧから内部制御信号ＸＤＧが供給されるとと
もに、後述するＸプリデコーダＸＰＤから所定のプリデ
コード信号ＸＰが供給される。また、センスアンプＳＡ
及びセンスアンプ駆動回路ＣＳＤには、特に制限されな
いが、タイミング発生回路ＴＧから内部制御信号ＳＨＬ
及びＳＨＲならびにＰＣが供給されるとともに、メモリ
マット選択回路ＭＳＬから対応するメモリマット選択信
号ＭＳ０〜ＭＳ７がそれぞれ供給される。メモリマット
ＭＡＴ０〜ＭＡＴ７のセンスアンプＳＡは、４組のコモ
ンＩ／Ｏ線を介して、メインアンプ群ＭＡＧ０〜ＭＡＧ
３を構成する４個のメインアンプＭＡ０〜ＭＡ３にそれ
ぞれ結合される。
Ｄ３を構成するメモリマットＭＡＴ０〜ＭＡＴ７のそれ
ぞれは、特に制限されないが、図２のメモリマットＭＡ
Ｔ０及びＭＡＴ４に代表して示されるように、センスア
ンプＳＡをはさんで配置される一対のメモリアレイＡＲ
ＹＬ及びＡＲＹＲと、これらのメモリアレイに対応して
設けられる一対のＸアドレスデコーダＸＤＬ及びＸＤＲ
ならびにセンスアンプＳＡに対応して設けられるセンス
アンプ駆動回路ＣＳＤとを含む。ＸアドレスデコーダＸ
ＤＬ及びＸＤＲには、特に制限されないが、タイミング
発生回路ＴＧから内部制御信号ＸＤＧが供給されるとと
もに、後述するＸプリデコーダＸＰＤから所定のプリデ
コード信号ＸＰが供給される。また、センスアンプＳＡ
及びセンスアンプ駆動回路ＣＳＤには、特に制限されな
いが、タイミング発生回路ＴＧから内部制御信号ＳＨＬ
及びＳＨＲならびにＰＣが供給されるとともに、メモリ
マット選択回路ＭＳＬから対応するメモリマット選択信
号ＭＳ０〜ＭＳ７がそれぞれ供給される。メモリマット
ＭＡＴ０〜ＭＡＴ７のセンスアンプＳＡは、４組のコモ
ンＩ／Ｏ線を介して、メインアンプ群ＭＡＧ０〜ＭＡＧ
３を構成する４個のメインアンプＭＡ０〜ＭＡ３にそれ
ぞれ結合される。
【００１２】メインアンプ群ＭＡＧ０〜ＭＡＧ３は、特
に制限されないが、図２のメインアンプ群ＭＡＧ０に代
表して示されるように、４個のメインアンプＭＡ０〜Ｍ
Ａ３をそれぞれ含む。これらのメインアンプには、特に
制限されないが、タイミング発生回路ＴＧから内部制御
信号ＭＡＷ及びＭＡＲが共通に供給されるとともに、コ
モンＩ／Ｏ選択回路ＩＯＳＬから対応するコモンＩ／Ｏ
選択信号ＡＳ０〜ＡＳ３がそれぞれ供給される。メイン
アンプＭＡ０〜ＭＡ３は、さらに対応するデータ入力信
号線ＤＩ０〜ＤＩ３ならびにデータ出力信号線ＤＯ０〜
ＤＯ３を介してデータ入出力回路ＤＩＯに結合される。
に制限されないが、図２のメインアンプ群ＭＡＧ０に代
表して示されるように、４個のメインアンプＭＡ０〜Ｍ
Ａ３をそれぞれ含む。これらのメインアンプには、特に
制限されないが、タイミング発生回路ＴＧから内部制御
信号ＭＡＷ及びＭＡＲが共通に供給されるとともに、コ
モンＩ／Ｏ選択回路ＩＯＳＬから対応するコモンＩ／Ｏ
選択信号ＡＳ０〜ＡＳ３がそれぞれ供給される。メイン
アンプＭＡ０〜ＭＡ３は、さらに対応するデータ入力信
号線ＤＩ０〜ＤＩ３ならびにデータ出力信号線ＤＯ０〜
ＤＯ３を介してデータ入出力回路ＤＩＯに結合される。
【００１３】この実施例において、メモリマットＭＡＴ
０〜ＭＡＴ７を構成するメモリアレイＡＲＹＬ及びＡＲ
ＹＲのそれぞれは、特に制限されないが、後述するよう
に、いわゆる２５６キロビットの記憶容量を有する。し
たがって、メモリマットＭＡＴ０〜ＭＡＴ７のそれぞれ
は、いわゆる５１２キロビットの記憶容量を有し、メモ
リモジュールＭＯＤ０〜ＭＯＤ３のそれぞれは、いわゆ
る４メガビットの記憶容量を有するものとされる。その
結果、この実施例のダイナミック型ＲＡＭは、いわゆる
１６メガビットの記憶容量を有するものとされる。
０〜ＭＡＴ７を構成するメモリアレイＡＲＹＬ及びＡＲ
ＹＲのそれぞれは、特に制限されないが、後述するよう
に、いわゆる２５６キロビットの記憶容量を有する。し
たがって、メモリマットＭＡＴ０〜ＭＡＴ７のそれぞれ
は、いわゆる５１２キロビットの記憶容量を有し、メモ
リモジュールＭＯＤ０〜ＭＯＤ３のそれぞれは、いわゆ
る４メガビットの記憶容量を有するものとされる。その
結果、この実施例のダイナミック型ＲＡＭは、いわゆる
１６メガビットの記憶容量を有するものとされる。
【００１４】一方、この実施例のダイナミック型ＲＡＭ
では、特に制限されないが、各メモリモジュールを構成
する８個のメモリマットＭＡＴ０〜ＭＡＴ７の中からメ
モリマット選択信号ＭＳ０〜ＭＳ７により指定されるそ
れぞれ１個、合計４個のメモリマットが同時に選択状態
とされる。このとき、選択状態とされるメモリマットで
は、後述するように、同時に４個のメモリセルが選択状
態とされ、対応する相補ビット線ならびに４組のコモン
Ｉ／Ｏ線を介して対応するメインアンプ群を構成するメ
インアンプＭＡ０〜ＭＡ３にそれぞれ結合される。そし
て、これらのメインアンプは、コモンＩ／Ｏ線選択信号
ＡＳ０〜ＡＳ３に従って択一的に動作状態とされ、例え
ば対応するデータ入力信号線ＤＩ０又はデータ出力信号
線ＤＯ０を介してデータ入出力回路ＤＩＯに接続状態と
される。
では、特に制限されないが、各メモリモジュールを構成
する８個のメモリマットＭＡＴ０〜ＭＡＴ７の中からメ
モリマット選択信号ＭＳ０〜ＭＳ７により指定されるそ
れぞれ１個、合計４個のメモリマットが同時に選択状態
とされる。このとき、選択状態とされるメモリマットで
は、後述するように、同時に４個のメモリセルが選択状
態とされ、対応する相補ビット線ならびに４組のコモン
Ｉ／Ｏ線を介して対応するメインアンプ群を構成するメ
インアンプＭＡ０〜ＭＡ３にそれぞれ結合される。そし
て、これらのメインアンプは、コモンＩ／Ｏ線選択信号
ＡＳ０〜ＡＳ３に従って択一的に動作状態とされ、例え
ば対応するデータ入力信号線ＤＩ０又はデータ出力信号
線ＤＯ０を介してデータ入出力回路ＤＩＯに接続状態と
される。
【００１５】さらに、この実施例のダイナミック型ＲＡ
Ｍは、特に制限されないが、後述するように、所定の配
線が所定の組み合わせで切断されることにより、選択的
にいわゆる×１ビット又は×４ビット構成とされる。ダ
イナミック型ＲＡＭが×１ビット構成とされるとき、デ
ータ入出力回路ＤＩＯでは、４組のコモンＩ／Ｏ線がメ
モリモジュール選択信号ＮＡ０〜ＮＡ３に従って択一的
に選択され、１ビット単位の書き込み又は読み出し動作
が実行される。このとき、書き込みデータは、特に制限
されないが、データ入出力端子ＤＩＯ０すなわちデータ
入力端子Ｄｉｎを介してダイナミック型ＲＡＭに入力さ
れ、読み出しデータはデータ入出力端子ＤＩＯ３すなわ
ちデータ出力端子Ｄｏｕｔを介して送出される。
Ｍは、特に制限されないが、後述するように、所定の配
線が所定の組み合わせで切断されることにより、選択的
にいわゆる×１ビット又は×４ビット構成とされる。ダ
イナミック型ＲＡＭが×１ビット構成とされるとき、デ
ータ入出力回路ＤＩＯでは、４組のコモンＩ／Ｏ線がメ
モリモジュール選択信号ＮＡ０〜ＮＡ３に従って択一的
に選択され、１ビット単位の書き込み又は読み出し動作
が実行される。このとき、書き込みデータは、特に制限
されないが、データ入出力端子ＤＩＯ０すなわちデータ
入力端子Ｄｉｎを介してダイナミック型ＲＡＭに入力さ
れ、読み出しデータはデータ入出力端子ＤＩＯ３すなわ
ちデータ出力端子Ｄｏｕｔを介して送出される。
【００１６】２．メモリアレイ及びセンスアンプとＤＣ
欠陥救済方式ならびにパーシャル製品の構成方法２．１
．メモリアレイ 図３には、図１及び図２のダイナミック型ＲＡＭのメモ
リモジュールＭＯＤ０のメモリマットＭＡＴ０に含まれ
るメモリアレイＡＲＹＬの一実施例の回路図が示されて
いる。また、図４及び図５には、図３のメモリアレイＡ
ＲＹＬの一実施例の部分的な断面構造図及び平面構造図
がそれぞれ示されている。以下、このメモリアレイＡＲ
ＹＬを例に、この実施例のダイナミック型ＲＡＭを構成
するメモリアレイの具体的な構成と動作の概要を説明す
る。以下の回路図において、そのチャンネル（バックゲ
ート）部に矢印が付されるＭＯＳＦＥＴ（金属酸化物半
導体型電界効果トランジスタ。この明細書では、ＭＯＳ
ＦＥＴをして絶縁ゲート型電界効果トランジスタの総称
とする）は、Ｐチャンネル型であって、矢印の付されな
いＮチャンネルＭＯＳＦＥＴと区別して示される。
欠陥救済方式ならびにパーシャル製品の構成方法２．１
．メモリアレイ 図３には、図１及び図２のダイナミック型ＲＡＭのメモ
リモジュールＭＯＤ０のメモリマットＭＡＴ０に含まれ
るメモリアレイＡＲＹＬの一実施例の回路図が示されて
いる。また、図４及び図５には、図３のメモリアレイＡ
ＲＹＬの一実施例の部分的な断面構造図及び平面構造図
がそれぞれ示されている。以下、このメモリアレイＡＲ
ＹＬを例に、この実施例のダイナミック型ＲＡＭを構成
するメモリアレイの具体的な構成と動作の概要を説明す
る。以下の回路図において、そのチャンネル（バックゲ
ート）部に矢印が付されるＭＯＳＦＥＴ（金属酸化物半
導体型電界効果トランジスタ。この明細書では、ＭＯＳ
ＦＥＴをして絶縁ゲート型電界効果トランジスタの総称
とする）は、Ｐチャンネル型であって、矢印の付されな
いＮチャンネルＭＯＳＦＥＴと区別して示される。
【００１７】図３において、メモリアレイＡＲＹＬは、
特に制限されないが、同図の垂直方向に平行して配置さ
れる２５６本のワード線Ｗ０〜Ｗ２５５ならびに４本の
冗長ワード線ＷＲ０〜ＷＲ３と、水平方向に平行して配
置される１０２４組の相補ビット線Ｂ０〜Ｂ１０２３（
ここで、例えば非反転ビット線Ｂ０と反転ビット線Ｂ０
Ｂをあわせて相補ビット線Ｂ０のように下線を付して表
す。また、反転ビット線Ｂ０Ｂのようにそれが有効とさ
れるとき選択的にロウレベルとされるいわゆる反転信号
又は反転信号線については、その名称の末尾にＢを付し
て表す。以下、同様）ならびに８組の冗長相補ビット線
ＢＲ０〜ＢＲ７とを含む。これらのワード線及び冗長ワ
ード線ならびに相補ビット線及び冗長相補ビット線の交
点には、２６０×１０３２個のダイナミック型メモリセ
ルが格子状に配置される。これにより、メモリアレイＡ
ＲＹＬは、実質的に合計２６２１４４ビットすなわちい
わゆる２５６キロビットの記憶容量を有するものとなる
。
特に制限されないが、同図の垂直方向に平行して配置さ
れる２５６本のワード線Ｗ０〜Ｗ２５５ならびに４本の
冗長ワード線ＷＲ０〜ＷＲ３と、水平方向に平行して配
置される１０２４組の相補ビット線Ｂ０〜Ｂ１０２３（
ここで、例えば非反転ビット線Ｂ０と反転ビット線Ｂ０
Ｂをあわせて相補ビット線Ｂ０のように下線を付して表
す。また、反転ビット線Ｂ０Ｂのようにそれが有効とさ
れるとき選択的にロウレベルとされるいわゆる反転信号
又は反転信号線については、その名称の末尾にＢを付し
て表す。以下、同様）ならびに８組の冗長相補ビット線
ＢＲ０〜ＢＲ７とを含む。これらのワード線及び冗長ワ
ード線ならびに相補ビット線及び冗長相補ビット線の交
点には、２６０×１０３２個のダイナミック型メモリセ
ルが格子状に配置される。これにより、メモリアレイＡ
ＲＹＬは、実質的に合計２６２１４４ビットすなわちい
わゆる２５６キロビットの記憶容量を有するものとなる
。
【００１８】メモリアレイＡＲＹＬを構成するダイナミ
ック型メモリセルのそれぞれは、図３に示されるように
、アドレス選択ＭＯＳＦＥＴＱａ及び情報蓄積キャパシ
タＣｓを含む。メモリアレイＡＲＹＬの同一の列に配置
される計２６０個のメモリセルのアドレス選択ＭＯＳＦ
ＥＴＱａのドレインは、対応する相補ビット線Ｂ０〜Ｂ
１０２３あるいは冗長相補ビット線ＢＲ０〜ＢＲ７の非
反転又は反転信号線に所定の規則性をもって交互に結合
される。また、同一の行に配置される計１０３２個のメ
モリセルのアドレス選択ＭＯＳＦＥＴＱａのゲートは、
対応するワード線Ｗ０〜Ｗ２５５又は冗長ワード線ＷＲ
０〜ＷＲ３にそれぞれ共通結合される。すべてのメモリ
セルの情報蓄積キャパシタＣｓの他方の電極には、所定
のプレート電圧ＶＰＬが共通に供給される。
ック型メモリセルのそれぞれは、図３に示されるように
、アドレス選択ＭＯＳＦＥＴＱａ及び情報蓄積キャパシ
タＣｓを含む。メモリアレイＡＲＹＬの同一の列に配置
される計２６０個のメモリセルのアドレス選択ＭＯＳＦ
ＥＴＱａのドレインは、対応する相補ビット線Ｂ０〜Ｂ
１０２３あるいは冗長相補ビット線ＢＲ０〜ＢＲ７の非
反転又は反転信号線に所定の規則性をもって交互に結合
される。また、同一の行に配置される計１０３２個のメ
モリセルのアドレス選択ＭＯＳＦＥＴＱａのゲートは、
対応するワード線Ｗ０〜Ｗ２５５又は冗長ワード線ＷＲ
０〜ＷＲ３にそれぞれ共通結合される。すべてのメモリ
セルの情報蓄積キャパシタＣｓの他方の電極には、所定
のプレート電圧ＶＰＬが共通に供給される。
【００１９】この実施例において、メモリアレイＡＲＹ
Ｌを構成するメモリセルは、特に制限されないが、図４
に例示されるように、いわゆる積層構造（スタックドキ
ャパシタ）型のメモリセルとされ、その情報蓄積キャパ
シタＣｓは、所定の絶縁膜ＩＳをはさんで形成されるポ
リシリコンのプレート電極ＰＬ及び情報蓄積電極ＳＰか
らなる。また、アドレス選択ＭＯＳＦＥＴＱａは、Ｐ型
半導体基板ＰＳＵＢのＰ型ウェル領域ＰＷＥＬＬに形成
されたＮ型拡散層すなわちドレインＤ及びソースＳと、
ワード線Ｗ０〜Ｗ２５５又は冗長ワード線ＷＲ０〜ＷＲ
３として兼用されるポリシリコンのゲート層とからなる
。アドレス選択ＭＯＳＦＥＴＱａのドレインＤは、タン
グステンポリサイドからなる非反転ビット線Ｂ０等に結
合され、そのゲートつまりワード線又は冗長ワード線は
、さらにシャント用のメインワード線ＭＷ０〜ＭＷ２５
５あるいはＭＷＲ０〜ＭＷＲ３に結合される。非反転ビ
ット線Ｂ０等とメインワード線との間には、タングステ
ンポリサイドからなるビット線選択信号線ＹＳ０等が形
成される。これらのビット線選択信号線（ＹＳＬ）は、
後述するように、ビット線の延長方向に隣接して配置さ
れる８個のメモリマットを串刺しするように貫通して配
置されるため、図５に例示されるように、比較的大きな
配線幅をもって形成される。
Ｌを構成するメモリセルは、特に制限されないが、図４
に例示されるように、いわゆる積層構造（スタックドキ
ャパシタ）型のメモリセルとされ、その情報蓄積キャパ
シタＣｓは、所定の絶縁膜ＩＳをはさんで形成されるポ
リシリコンのプレート電極ＰＬ及び情報蓄積電極ＳＰか
らなる。また、アドレス選択ＭＯＳＦＥＴＱａは、Ｐ型
半導体基板ＰＳＵＢのＰ型ウェル領域ＰＷＥＬＬに形成
されたＮ型拡散層すなわちドレインＤ及びソースＳと、
ワード線Ｗ０〜Ｗ２５５又は冗長ワード線ＷＲ０〜ＷＲ
３として兼用されるポリシリコンのゲート層とからなる
。アドレス選択ＭＯＳＦＥＴＱａのドレインＤは、タン
グステンポリサイドからなる非反転ビット線Ｂ０等に結
合され、そのゲートつまりワード線又は冗長ワード線は
、さらにシャント用のメインワード線ＭＷ０〜ＭＷ２５
５あるいはＭＷＲ０〜ＭＷＲ３に結合される。非反転ビ
ット線Ｂ０等とメインワード線との間には、タングステ
ンポリサイドからなるビット線選択信号線ＹＳ０等が形
成される。これらのビット線選択信号線（ＹＳＬ）は、
後述するように、ビット線の延長方向に隣接して配置さ
れる８個のメモリマットを串刺しするように貫通して配
置されるため、図５に例示されるように、比較的大きな
配線幅をもって形成される。
【００２０】メモリアレイＡＲＹＬを構成するワード線
Ｗ０〜Ｗ２５５ならびに冗長ワード線ＷＲ０〜ＷＲ３は
、特に制限されないが、図３に例示されるように、その
一方において、対応するＸアドレスデコーダＸＤＬ又は
ＸＤＲに結合され、択一的にハイレベルの選択状態とさ
れる。また、その他方において、対応するワード線クリ
アＭＯＳＦＥＴＱ２５及びＱ２６等を介して回路の接地
電位に結合され、ダイナミック型ＲＡＭが非選択状態と
される間、回路の接地電位のようなロウレベルとされる
。このようなワード線及び冗長ワード線のクリア動作は
、ダイナミック型ＲＡＭが選択状態とされ内部制御信号
ＷＣ０又はＷＣ１が択一的にロウレベルとされることで
、選択的に解除される。メモリアレイＡＲＹＬを構成す
る相補ビット線Ｂ０〜Ｂ１０２３ならびに冗長相補ビッ
ト線ＢＲ０〜ＢＲ７は、センスアンプＳＡの対応する単
位回路に結合される。
Ｗ０〜Ｗ２５５ならびに冗長ワード線ＷＲ０〜ＷＲ３は
、特に制限されないが、図３に例示されるように、その
一方において、対応するＸアドレスデコーダＸＤＬ又は
ＸＤＲに結合され、択一的にハイレベルの選択状態とさ
れる。また、その他方において、対応するワード線クリ
アＭＯＳＦＥＴＱ２５及びＱ２６等を介して回路の接地
電位に結合され、ダイナミック型ＲＡＭが非選択状態と
される間、回路の接地電位のようなロウレベルとされる
。このようなワード線及び冗長ワード線のクリア動作は
、ダイナミック型ＲＡＭが選択状態とされ内部制御信号
ＷＣ０又はＷＣ１が択一的にロウレベルとされることで
、選択的に解除される。メモリアレイＡＲＹＬを構成す
る相補ビット線Ｂ０〜Ｂ１０２３ならびに冗長相補ビッ
ト線ＢＲ０〜ＢＲ７は、センスアンプＳＡの対応する単
位回路に結合される。
【００２１】２．２．センスアンプ
図６には、図１及び図２のダイナミック型ＲＡＭのメモ
リモジュールＭＯＤ０のメモリマットＭＡＴ０に含まれ
るセンスアンプＳＡの一実施例の回路図が示されている
。このセンスアンプＳＡを例に、ダイナミック型ＲＡＭ
を構成するセンスアンプの具体的構成と動作の概要を説
明する。
リモジュールＭＯＤ０のメモリマットＭＡＴ０に含まれ
るセンスアンプＳＡの一実施例の回路図が示されている
。このセンスアンプＳＡを例に、ダイナミック型ＲＡＭ
を構成するセンスアンプの具体的構成と動作の概要を説
明する。
【００２２】図６において、センスアンプＳＡは、特に
制限されないが、メモリアレイＡＲＹＬ及びＡＲＹＲの
相補ビット線Ｂ０〜Ｂ１０２３ならびに冗長相補ビット
線ＢＲ０〜ＢＲ７に対応して設けられる合計１０３２個
の単位回路を備える。これらの単位回路は、Ｐチャンネ
ルＭＯＳＦＥＴＱ１及びＮチャンネルＭＯＳＦＥＴＱ１
１ならびにＰチャンネルＭＯＳＦＥＴＱ２ならびにＮチ
ャンネルＭＯＳＦＥＴＱ１２からなる一対のＣＭＯＳイ
ンバータ回路が交差接続されてなる単位増幅回路を基本
構成とする。センスアンプＳＡの各単位回路は、特に制
限されないが、さらにＮチャンネルＭＯＳＦＥＴＱ１３
〜Ｑ１５からなるビット線プリチャージ回路を備え、Ｎ
チャンネルＭＯＳＦＥＴＱ２０及びＱ２１に代表される
ビット線選択用のスイッチＭＯＳＦＥＴを備える。
制限されないが、メモリアレイＡＲＹＬ及びＡＲＹＲの
相補ビット線Ｂ０〜Ｂ１０２３ならびに冗長相補ビット
線ＢＲ０〜ＢＲ７に対応して設けられる合計１０３２個
の単位回路を備える。これらの単位回路は、Ｐチャンネ
ルＭＯＳＦＥＴＱ１及びＮチャンネルＭＯＳＦＥＴＱ１
１ならびにＰチャンネルＭＯＳＦＥＴＱ２ならびにＮチ
ャンネルＭＯＳＦＥＴＱ１２からなる一対のＣＭＯＳイ
ンバータ回路が交差接続されてなる単位増幅回路を基本
構成とする。センスアンプＳＡの各単位回路は、特に制
限されないが、さらにＮチャンネルＭＯＳＦＥＴＱ１３
〜Ｑ１５からなるビット線プリチャージ回路を備え、Ｎ
チャンネルＭＯＳＦＥＴＱ２０及びＱ２１に代表される
ビット線選択用のスイッチＭＯＳＦＥＴを備える。
【００２３】センスアンプＳＡの各単位回路を構成する
単位増幅回路の非反転及び反転入出力ノードは、内部制
御信号ＳＨＬがハイレベルとされるとき、左側のシェア
ドＭＯＳＦＥＴＱ１６及びＱ１７を介してメモリアレイ
ＡＲＹＬの対応する相補ビット線又は冗長相補ビット線
にそれぞれ接続され、また内部制御信号ＳＨＲがハイレ
ベルとされるとき、右側のシェアドＭＯＳＦＥＴＱ１８
及びＱ１９を介してメモリアレイＡＲＹＲの対応する相
補ビット線又は冗長相補ビット線にそれぞれ接続される
。各単位増幅回路を構成するＰチャンネルＭＯＳＦＥＴ
Ｑ１及びＱ２のソースは、コモンソース線ＣＳＰに共通
結合され、ＮチャンネルＭＯＳＦＥＴＱ１１及びＱ１２
のソースは、コモンソース線ＣＳＮに共通結合される。 これらのコモンソース線には、センスアンプ駆動回路Ｃ
ＳＤの対応する駆動ＭＯＳＦＥＴを介して、回路の電源
電圧又は接地電位が選択的に供給される。センスアンプ
ＳＡの各単位回路を構成する単位増幅回路は、コモンソ
ース線ＣＳＰ及びＣＳＮに回路の電源電圧又は接地電位
が供給されることで、選択的に動作状態とされる。 この動作状態において、各単位増幅回路は、メモリアレ
イＡＲＹＬ又はＡＲＹＲの選択されたワード線に結合さ
れる１０３２個のメモリセルから対応する相補ビット線
又は冗長相補ビット線を介して出力される微小読み出し
信号を増幅し、ハイレベル又はロウレベルの２値読み出
し信号とする。
単位増幅回路の非反転及び反転入出力ノードは、内部制
御信号ＳＨＬがハイレベルとされるとき、左側のシェア
ドＭＯＳＦＥＴＱ１６及びＱ１７を介してメモリアレイ
ＡＲＹＬの対応する相補ビット線又は冗長相補ビット線
にそれぞれ接続され、また内部制御信号ＳＨＲがハイレ
ベルとされるとき、右側のシェアドＭＯＳＦＥＴＱ１８
及びＱ１９を介してメモリアレイＡＲＹＲの対応する相
補ビット線又は冗長相補ビット線にそれぞれ接続される
。各単位増幅回路を構成するＰチャンネルＭＯＳＦＥＴ
Ｑ１及びＱ２のソースは、コモンソース線ＣＳＰに共通
結合され、ＮチャンネルＭＯＳＦＥＴＱ１１及びＱ１２
のソースは、コモンソース線ＣＳＮに共通結合される。 これらのコモンソース線には、センスアンプ駆動回路Ｃ
ＳＤの対応する駆動ＭＯＳＦＥＴを介して、回路の電源
電圧又は接地電位が選択的に供給される。センスアンプ
ＳＡの各単位回路を構成する単位増幅回路は、コモンソ
ース線ＣＳＰ及びＣＳＮに回路の電源電圧又は接地電位
が供給されることで、選択的に動作状態とされる。 この動作状態において、各単位増幅回路は、メモリアレ
イＡＲＹＬ又はＡＲＹＲの選択されたワード線に結合さ
れる１０３２個のメモリセルから対応する相補ビット線
又は冗長相補ビット線を介して出力される微小読み出し
信号を増幅し、ハイレベル又はロウレベルの２値読み出
し信号とする。
【００２４】センスアンプＳＡのビット線プリチャージ
回路を構成するＭＯＳＦＥＴＱ１３〜Ｑ１５のゲートに
は、タイミング発生回路ＴＧから内部制御信号ＰＣが供
給される。また、ＭＯＳＦＥＴＱ１３及びＱ１４の共通
結合されたソースには、所定のプリチャージ電圧ＨＶＣ
が供給される。このプリチャージ電圧ＨＶＣは、特に制
限されないが、回路の電源電圧及び接地電位間のほぼ中
間電位とされる。内部制御信号ＰＣは、ダイナミック型
ＲＡＭが非選択状態とされるとき、所定のタイミングで
選択的にハイレベルとされる。このとき、シェアド用の
内部制御信号ＳＨＬ及びＳＨＲは、ともにハイレベルと
される。これにより、ＭＯＳＦＥＴＱ１３〜Ｑ１５は、
上記内部制御信号ＰＣがハイレベルとされることで選択
的にかつ一斉にオン状態となり、対応する単位増幅回路
の非反転及び反転入出力ノードならびに相補ビット線又
は冗長相補ビット線の非反転及び反転信号線を上記プリ
チャージ電圧ＨＶＣにプリチャージする。特に制限され
ないが、ＮチャンネルＭＯＳＦＥＴＱ２２〜Ｑ２４から
なる同様なコモンソース線プリチャージ回路が、上記コ
モンソース線ＣＳＰ及びＣＳＮ間にも設けられる。
回路を構成するＭＯＳＦＥＴＱ１３〜Ｑ１５のゲートに
は、タイミング発生回路ＴＧから内部制御信号ＰＣが供
給される。また、ＭＯＳＦＥＴＱ１３及びＱ１４の共通
結合されたソースには、所定のプリチャージ電圧ＨＶＣ
が供給される。このプリチャージ電圧ＨＶＣは、特に制
限されないが、回路の電源電圧及び接地電位間のほぼ中
間電位とされる。内部制御信号ＰＣは、ダイナミック型
ＲＡＭが非選択状態とされるとき、所定のタイミングで
選択的にハイレベルとされる。このとき、シェアド用の
内部制御信号ＳＨＬ及びＳＨＲは、ともにハイレベルと
される。これにより、ＭＯＳＦＥＴＱ１３〜Ｑ１５は、
上記内部制御信号ＰＣがハイレベルとされることで選択
的にかつ一斉にオン状態となり、対応する単位増幅回路
の非反転及び反転入出力ノードならびに相補ビット線又
は冗長相補ビット線の非反転及び反転信号線を上記プリ
チャージ電圧ＨＶＣにプリチャージする。特に制限され
ないが、ＮチャンネルＭＯＳＦＥＴＱ２２〜Ｑ２４から
なる同様なコモンソース線プリチャージ回路が、上記コ
モンソース線ＣＳＰ及びＣＳＮ間にも設けられる。
【００２５】センスアンプＳＡの各単位回路を構成する
スイッチＭＯＳＦＥＴＱ２０及びＱ２１の他方は、４組
のコモンＩ／Ｏ線ＩＯ０〜ＩＯ３の非反転又は反転信号
線に４対おきに結合される。また、これらのスイッチＭ
ＯＳＦＥＴのゲートは、４対ずつ順次共通結合され、Ｙ
アドレスデコーダＹＤ０等から対応するビット線選択信
号ＹＳ０〜ＹＳ２５５あるいは冗長ビット線選択信号Ｙ
Ｒ０〜ＹＲ１がそれぞれ供給される。これにより、隣接
する４組のスイッチＭＯＳＦＥＴＱ２０及びＱ２１は、
対応する上記ビット線選択信号あるいは冗長ビット線選
択信号が択一的にハイレベルとされることで選択的にか
つ一斉にオン状態となり、センスアンプＳＡの対応する
４個の単位増幅回路の非反転及び反転入出力ノードとコ
モンＩ／Ｏ線ＩＯ０〜ＩＯ３とを選択的に接続する。
スイッチＭＯＳＦＥＴＱ２０及びＱ２１の他方は、４組
のコモンＩ／Ｏ線ＩＯ０〜ＩＯ３の非反転又は反転信号
線に４対おきに結合される。また、これらのスイッチＭ
ＯＳＦＥＴのゲートは、４対ずつ順次共通結合され、Ｙ
アドレスデコーダＹＤ０等から対応するビット線選択信
号ＹＳ０〜ＹＳ２５５あるいは冗長ビット線選択信号Ｙ
Ｒ０〜ＹＲ１がそれぞれ供給される。これにより、隣接
する４組のスイッチＭＯＳＦＥＴＱ２０及びＱ２１は、
対応する上記ビット線選択信号あるいは冗長ビット線選
択信号が択一的にハイレベルとされることで選択的にか
つ一斉にオン状態となり、センスアンプＳＡの対応する
４個の単位増幅回路の非反転及び反転入出力ノードとコ
モンＩ／Ｏ線ＩＯ０〜ＩＯ３とを選択的に接続する。
【００２６】２．３．ＤＣ欠陥救済方式図７には、この
実施例のダイナミック型ＲＡＭのメモリモジュールＭＯ
Ｄ０のメモリマットＭＡＴ０に含まれるメモリアレイＡ
ＲＹＬとその周辺部におけるＤＣ欠陥救済方式を説明す
るための部分的な回路図が示され、図８には、図７のＤ
Ｃ欠陥救済方式の評価グラフが示されている。また、図
９ないし図１３には、図７に掲げられた切断個所ＣＰ３
ないしＣＰ６に関するセンスアンプＳＡの部分的な断面
構造図及び平面構造図がそれぞれ示されている。これら
の図をもとに、この実施例のダイナミック型ＲＡＭのＤ
Ｃ欠陥救済の具体的方法とその特徴について説明する。 なお、以下に示されるＤＣ欠陥救済は、対をなすメモリ
アレイＡＲＹＲならびにその他のメモリマット又はメモ
リモジュールを構成する他のメモリアレイＡＲＹＬ及び
ＡＲＹＲにおいても同様に実施される。
実施例のダイナミック型ＲＡＭのメモリモジュールＭＯ
Ｄ０のメモリマットＭＡＴ０に含まれるメモリアレイＡ
ＲＹＬとその周辺部におけるＤＣ欠陥救済方式を説明す
るための部分的な回路図が示され、図８には、図７のＤ
Ｃ欠陥救済方式の評価グラフが示されている。また、図
９ないし図１３には、図７に掲げられた切断個所ＣＰ３
ないしＣＰ６に関するセンスアンプＳＡの部分的な断面
構造図及び平面構造図がそれぞれ示されている。これら
の図をもとに、この実施例のダイナミック型ＲＡＭのＤ
Ｃ欠陥救済の具体的方法とその特徴について説明する。 なお、以下に示されるＤＣ欠陥救済は、対をなすメモリ
アレイＡＲＹＲならびにその他のメモリマット又はメモ
リモジュールを構成する他のメモリアレイＡＲＹＬ及び
ＡＲＹＲにおいても同様に実施される。
【００２７】図７において、ダイナミック型ＲＡＭのＤ
Ｃ不良は、特に制限されないが、一般的に次の４ヶ所に
おける不本意な短絡障害をその原因とする。すなわち、
（１）短絡抵抗ＲＳ１によるワード線ＷＬｍ等とワード
線選択レベル供給線すなわち高電圧ＶＣＨとの間の短絡
。このとき、ダイナミック型ＲＡＭが非選択状態とされ
ると、高電圧ＶＣＨから短絡抵抗ＲＳ１、ワード線ＷＬ
ｍ及びワード線クリアＭＯＳＦＥＴＱ２６、もしくは高
電圧ＶＣＨから短絡抵抗ＲＳ１及びワード線リセットＭ
ＯＳＦＥＴＱ２７を介するリーク電流経路が形成され、
ダイナミック型ＲＡＭのスタンバイ電流が増大して、Ｄ
Ｃ不良となる。このことは、反転ビット線ＢＬＢについ
ても同様に発生する。 （２）短絡抵抗ＲＳ２によるワード線ＷＬｍ等と非反転
ビット線ＢＬ等との間の短絡。このとき、ダイナミック
型ＲＡＭが非選択状態とされると、プリチャージレベル
供給線ＨＶＣからプリチャージＭＯＳＦＥＴＱ１３、シ
ェアドＭＯＳＦＥＴＱ１６、非反転ビット線ＢＬ、短絡
抵抗ＲＳ２、ワード線ＷＬｍ及びワード線クリアＭＯＳ
ＦＥＴＱ２６、もしくはプリチャージレベル供給線ＨＶ
ＣからプリチャージＭＯＳＦＥＴＱ２３、コモンソース
線ＣＳＰ、ＭＯＳＦＥＴＱ２、プリチャージＭＯＳＦＥ
ＴＱ１４及びＱ１３、シェアドＭＯＳＦＥＴＱ１６、非
反転ビット線ＢＬ、短絡抵抗ＲＳ２、ワード線ＷＬｍな
らびにワード線クリアＭＯＳＦＥＴＱ２６を介するリー
ク電流経路が形成され、ダイナミック型ＲＡＭのスタン
バイ電流が増大して、ＤＣ不良となる。このことは、反
転ビット線ＢＬＢについても同様に発生する。 （３）短絡抵抗ＲＳ３による非反転ビット線ＢＬ等とビ
ット線選択信号線ＹＳｎ等との間の短絡。このとき、ダ
イナミック型ＲＡＭが非選択状態とされると、プリチャ
ージレベル供給線ＨＶＣからプリチャージＭＯＳＦＥＴ
Ｑ１３、短絡抵抗ＲＳ３及びビット線選択信号線ＹＳｎ
、もしくはプリチャージレベル供給線ＨＶＣからプリチ
ャージＭＯＳＦＥＴＱ２３、コモンソース線ＣＳＰ、Ｍ
ＯＳＦＥＴＱ２、プリチャージＭＯＳＦＥＴＱ１４及び
Ｑ１３、短絡抵抗ＲＳ３ならびにビット線選択信号線Ｙ
Ｓｎを介するリーク電流経路が形成され、ダイナミック
型ＲＡＭのスタンバイ電流が増大して、ＤＣ不良となる
。このことは、反転ビット線ＢＬＢについても同様に発
生する。 （４）短絡抵抗ＲＳ４による反転ビット線ＢＬＢ等とシ
ェアド信号線ＳＨＬとの間の短絡。このとき、ダイナミ
ック型ＲＡＭが非選択状態とされると、プリチャージレ
ベル供給線ＨＶＣからプリチャージＭＯＳＦＥＴＱ１４
、短絡抵抗ＲＳ４及びシェアド信号線ＳＨＬ、もしくは
プリチャージレベル供給線ＨＶＣからプリチャージＭＯ
ＳＦＥＴＱ２３、コモンソース線ＣＳＰ、ＭＯＳＦＥＴ
Ｑ１、プリチャージＭＯＳＦＥＴＱ１３及びＱ１４、短
絡抵抗ＲＳ４ならびにシェアド信号線ＳＨＬを介するリ
ーク電流経路が形成され、ダイナミック型ＲＡＭのスタ
ンバイ電流が増大して、ＤＣ不良となる。このことは、
シェアド信号線ＳＨＲについても同様に発生する。 （５）短絡抵抗ＲＳ５による反転ビット線ＢＬＢ等とプ
リチャージ制御信号線ＰＣとの間の短絡。このとき、ダ
イナミック型ＲＡＭが非選択状態とされると、プリチャ
ージレベル供給線ＨＶＣからプリチャージＭＯＳＦＥＴ
Ｑ１４、短絡抵抗ＲＳ５及びプリチャージ制御信号線Ｐ
Ｃを介するリーク電流経路が形成され、ダイナミック型
ＲＡＭのスタンバイ電流が増大して、ＤＣ不良となる。 なお、ワード線と対応するワード線クリアＭＯＳＦＥＴ
Ｑ２６との間を切断することにより電流経路の一部を切
断することも考えられるが、この場合、切断されたワー
ド線がフローティング状態となり、対応する相補ビット
線の非反転又は反転信号線から情報蓄積キャパシタの容
量が見えるために、相補ビット線の容量バランスが崩れ
てしまうという問題が生じる。
Ｃ不良は、特に制限されないが、一般的に次の４ヶ所に
おける不本意な短絡障害をその原因とする。すなわち、
（１）短絡抵抗ＲＳ１によるワード線ＷＬｍ等とワード
線選択レベル供給線すなわち高電圧ＶＣＨとの間の短絡
。このとき、ダイナミック型ＲＡＭが非選択状態とされ
ると、高電圧ＶＣＨから短絡抵抗ＲＳ１、ワード線ＷＬ
ｍ及びワード線クリアＭＯＳＦＥＴＱ２６、もしくは高
電圧ＶＣＨから短絡抵抗ＲＳ１及びワード線リセットＭ
ＯＳＦＥＴＱ２７を介するリーク電流経路が形成され、
ダイナミック型ＲＡＭのスタンバイ電流が増大して、Ｄ
Ｃ不良となる。このことは、反転ビット線ＢＬＢについ
ても同様に発生する。 （２）短絡抵抗ＲＳ２によるワード線ＷＬｍ等と非反転
ビット線ＢＬ等との間の短絡。このとき、ダイナミック
型ＲＡＭが非選択状態とされると、プリチャージレベル
供給線ＨＶＣからプリチャージＭＯＳＦＥＴＱ１３、シ
ェアドＭＯＳＦＥＴＱ１６、非反転ビット線ＢＬ、短絡
抵抗ＲＳ２、ワード線ＷＬｍ及びワード線クリアＭＯＳ
ＦＥＴＱ２６、もしくはプリチャージレベル供給線ＨＶ
ＣからプリチャージＭＯＳＦＥＴＱ２３、コモンソース
線ＣＳＰ、ＭＯＳＦＥＴＱ２、プリチャージＭＯＳＦＥ
ＴＱ１４及びＱ１３、シェアドＭＯＳＦＥＴＱ１６、非
反転ビット線ＢＬ、短絡抵抗ＲＳ２、ワード線ＷＬｍな
らびにワード線クリアＭＯＳＦＥＴＱ２６を介するリー
ク電流経路が形成され、ダイナミック型ＲＡＭのスタン
バイ電流が増大して、ＤＣ不良となる。このことは、反
転ビット線ＢＬＢについても同様に発生する。 （３）短絡抵抗ＲＳ３による非反転ビット線ＢＬ等とビ
ット線選択信号線ＹＳｎ等との間の短絡。このとき、ダ
イナミック型ＲＡＭが非選択状態とされると、プリチャ
ージレベル供給線ＨＶＣからプリチャージＭＯＳＦＥＴ
Ｑ１３、短絡抵抗ＲＳ３及びビット線選択信号線ＹＳｎ
、もしくはプリチャージレベル供給線ＨＶＣからプリチ
ャージＭＯＳＦＥＴＱ２３、コモンソース線ＣＳＰ、Ｍ
ＯＳＦＥＴＱ２、プリチャージＭＯＳＦＥＴＱ１４及び
Ｑ１３、短絡抵抗ＲＳ３ならびにビット線選択信号線Ｙ
Ｓｎを介するリーク電流経路が形成され、ダイナミック
型ＲＡＭのスタンバイ電流が増大して、ＤＣ不良となる
。このことは、反転ビット線ＢＬＢについても同様に発
生する。 （４）短絡抵抗ＲＳ４による反転ビット線ＢＬＢ等とシ
ェアド信号線ＳＨＬとの間の短絡。このとき、ダイナミ
ック型ＲＡＭが非選択状態とされると、プリチャージレ
ベル供給線ＨＶＣからプリチャージＭＯＳＦＥＴＱ１４
、短絡抵抗ＲＳ４及びシェアド信号線ＳＨＬ、もしくは
プリチャージレベル供給線ＨＶＣからプリチャージＭＯ
ＳＦＥＴＱ２３、コモンソース線ＣＳＰ、ＭＯＳＦＥＴ
Ｑ１、プリチャージＭＯＳＦＥＴＱ１３及びＱ１４、短
絡抵抗ＲＳ４ならびにシェアド信号線ＳＨＬを介するリ
ーク電流経路が形成され、ダイナミック型ＲＡＭのスタ
ンバイ電流が増大して、ＤＣ不良となる。このことは、
シェアド信号線ＳＨＲについても同様に発生する。 （５）短絡抵抗ＲＳ５による反転ビット線ＢＬＢ等とプ
リチャージ制御信号線ＰＣとの間の短絡。このとき、ダ
イナミック型ＲＡＭが非選択状態とされると、プリチャ
ージレベル供給線ＨＶＣからプリチャージＭＯＳＦＥＴ
Ｑ１４、短絡抵抗ＲＳ５及びプリチャージ制御信号線Ｐ
Ｃを介するリーク電流経路が形成され、ダイナミック型
ＲＡＭのスタンバイ電流が増大して、ＤＣ不良となる。 なお、ワード線と対応するワード線クリアＭＯＳＦＥＴ
Ｑ２６との間を切断することにより電流経路の一部を切
断することも考えられるが、この場合、切断されたワー
ド線がフローティング状態となり、対応する相補ビット
線の非反転又は反転信号線から情報蓄積キャパシタの容
量が見えるために、相補ビット線の容量バランスが崩れ
てしまうという問題が生じる。
【００２８】しかるに、この実施例のダイナミック型Ｒ
ＡＭでは、次の複数の切断個所を障害の内容に応じて選
択的に組み合わせて切断することによって、対応する上
記電流経路を切断状態とし、ダイナミック型ＲＡＭのス
タンバイ電流を削減して、そのＤＣ不良を解消するいわ
ゆるＤＣ欠陥救済を行っている。すなわち、（１）切断
個所ＣＰ１すなわちＸアドレスデコーダＸＤＬ等の欠陥
が生じたワード線ＷＬｍ等に対応するワード線駆動回路
ＷＤｍ等の出力ノードとワード線選択レベル供給線つま
りは高電圧ＶＣＨの間。 （２）切断個所ＣＰ２すなわち欠陥が生じたワード線Ｗ
Ｌｍ等と高電圧ＶＣＨとの間。 （３）切断個所ＣＰ３及びＣＰ４すなわち欠陥が生じた
相補ビット線の非反転及び反転信号線とセンスアンプＳ
Ａの対応する単位回路との間。 （４）切断個所ＣＰ５すなわちセンスアンプＳＡの欠陥
が生じたビット線に対応する単位増幅回路のＰチャンネ
ルＭＯＳＦＥＴＱ１及びＱ２のソースとコモンソース線
ＣＳＰとの間。 （５）切断個所ＣＰ６すなわちセンスアンプＳＡの欠陥
が生じたビット線に対応するビット線プリチャージ回路
つまりプリチャージＭＯＳＦＥＴＱ１３及びＱ１４とプ
リチャージレベル供給線ＨＶＣとの間。
ＡＭでは、次の複数の切断個所を障害の内容に応じて選
択的に組み合わせて切断することによって、対応する上
記電流経路を切断状態とし、ダイナミック型ＲＡＭのス
タンバイ電流を削減して、そのＤＣ不良を解消するいわ
ゆるＤＣ欠陥救済を行っている。すなわち、（１）切断
個所ＣＰ１すなわちＸアドレスデコーダＸＤＬ等の欠陥
が生じたワード線ＷＬｍ等に対応するワード線駆動回路
ＷＤｍ等の出力ノードとワード線選択レベル供給線つま
りは高電圧ＶＣＨの間。 （２）切断個所ＣＰ２すなわち欠陥が生じたワード線Ｗ
Ｌｍ等と高電圧ＶＣＨとの間。 （３）切断個所ＣＰ３及びＣＰ４すなわち欠陥が生じた
相補ビット線の非反転及び反転信号線とセンスアンプＳ
Ａの対応する単位回路との間。 （４）切断個所ＣＰ５すなわちセンスアンプＳＡの欠陥
が生じたビット線に対応する単位増幅回路のＰチャンネ
ルＭＯＳＦＥＴＱ１及びＱ２のソースとコモンソース線
ＣＳＰとの間。 （５）切断個所ＣＰ６すなわちセンスアンプＳＡの欠陥
が生じたビット線に対応するビット線プリチャージ回路
つまりプリチャージＭＯＳＦＥＴＱ１３及びＱ１４とプ
リチャージレベル供給線ＨＶＣとの間。
【００２９】周知のように、欠陥救済が施された後にお
けるダイナミック型ＲＡＭ等の製品歩留まりは、上記し
た不本意な短絡障害を原因とするＤＣ不良の発生によっ
て低下する。すなわち、従来の冗長方式による欠陥救済
後のいわゆるファンクション良品率をＹｏ、メモリアレ
イ内のＤＣ欠陥密度をＤｉ、メモリアレイ面積をＳｍと
するとき、ダイナミック型ＲＡＭ等の欠陥救済後の製品
歩留まりＹは、 Ｙ＝Ｙｏ・ｅｘｐ（−Ｄｉ・Ｓｍ） に低下する。したがって、６４メガビットのダイナミッ
ク型ＲＡＭについて予測した場合、図８に示されるよう
に、例えばＤＣ欠陥密度Ｄｉを５（個／ｃｍ２ ）とし
ても、従来の欠陥救済による製品歩留まりは、ファンク
ション良品率つまりは救済可能歩留まりが約５５％ある
にもかかわらず、約１５％まで低下する。この実施例の
ダイナミック型ＲＡＭでは、上記のような複数の切断個
所を所定の組み合わせで切断しリーク電流経路を切断す
ることによってほとんどのＤＣ不良を解消でき、いわゆ
るＤＣ欠陥救済が実現される。その結果、ダイナミック
型ＲＡＭの製品歩留まりは、図８に矢印で示されるよう
に、ファンクション良品率つまり救済可能歩留まりに向
かって改善されるものとなる。
けるダイナミック型ＲＡＭ等の製品歩留まりは、上記し
た不本意な短絡障害を原因とするＤＣ不良の発生によっ
て低下する。すなわち、従来の冗長方式による欠陥救済
後のいわゆるファンクション良品率をＹｏ、メモリアレ
イ内のＤＣ欠陥密度をＤｉ、メモリアレイ面積をＳｍと
するとき、ダイナミック型ＲＡＭ等の欠陥救済後の製品
歩留まりＹは、 Ｙ＝Ｙｏ・ｅｘｐ（−Ｄｉ・Ｓｍ） に低下する。したがって、６４メガビットのダイナミッ
ク型ＲＡＭについて予測した場合、図８に示されるよう
に、例えばＤＣ欠陥密度Ｄｉを５（個／ｃｍ２ ）とし
ても、従来の欠陥救済による製品歩留まりは、ファンク
ション良品率つまりは救済可能歩留まりが約５５％ある
にもかかわらず、約１５％まで低下する。この実施例の
ダイナミック型ＲＡＭでは、上記のような複数の切断個
所を所定の組み合わせで切断しリーク電流経路を切断す
ることによってほとんどのＤＣ不良を解消でき、いわゆ
るＤＣ欠陥救済が実現される。その結果、ダイナミック
型ＲＡＭの製品歩留まりは、図８に矢印で示されるよう
に、ファンクション良品率つまり救済可能歩留まりに向
かって改善されるものとなる。
【００３０】ところで、この実施例のダイナミック型Ｒ
ＡＭにおける上記切断個所ＣＰ１〜ＣＰ６の切断は、特
に制限されないが、最上層の金属配線層すなわちアルミ
ニウム配線層を後述する配線修正装置を用いて直接的又
は間接的に切断することによって実現される。このため
、例えば切断個所ＣＰ３及びＣＰ４の場合、特に制限さ
れないが、図９及び図１０に示されるように、タングス
テンポリサイド等により形成される非反転ビット線ＢＬ
等が予め各切断個所において切断され、さらに最上層の
アルミニウム配線層ＡＬ１を介して接続される。これに
より、上記最上層のアルミニウム配線層ＡＬ１を切断す
るだけで、非反転ビット線ＢＬ等の実質的な切断が可能
となる。一方、切断個所ＣＰ５の場合、特に制限されな
いが、図１１に例示されるように、最上層のアルミニウ
ム配線層ＡＬ１により大きな配線幅で形成されるコモン
ソース線ＣＳＰを楕円状の切断領域ＣＥにそってくりぬ
くことで、実質的な切断が実現される。このため、セン
スアンプＳＡの各単位増幅回路を構成するＰチャンネル
ＭＯＳＦＥＴＱ１及びＱ２のソースＳ１及びＳ２は、図
１２に示されるように、メタルパッドＭＰを介して最上
層のアルミニウム配線層ＡＬ１つまりは切断領域ＣＥの
内側に結合される。さらに、切断個所ＣＰ６の場合、特
に制限されないが、図１３に例示されるように、ビット
線プリチャージＭＯＳＦＥＴＱ１３及びＱ１４のソース
Ｓ１３及びＳ１４が形成される拡散層とプリチャージレ
ベル供給線ＨＶＣとの間に、最上層のアルミニウム配線
層ＡＬ１で形成されかつ容易に切断可能な引き出し線が
設けられる。
ＡＭにおける上記切断個所ＣＰ１〜ＣＰ６の切断は、特
に制限されないが、最上層の金属配線層すなわちアルミ
ニウム配線層を後述する配線修正装置を用いて直接的又
は間接的に切断することによって実現される。このため
、例えば切断個所ＣＰ３及びＣＰ４の場合、特に制限さ
れないが、図９及び図１０に示されるように、タングス
テンポリサイド等により形成される非反転ビット線ＢＬ
等が予め各切断個所において切断され、さらに最上層の
アルミニウム配線層ＡＬ１を介して接続される。これに
より、上記最上層のアルミニウム配線層ＡＬ１を切断す
るだけで、非反転ビット線ＢＬ等の実質的な切断が可能
となる。一方、切断個所ＣＰ５の場合、特に制限されな
いが、図１１に例示されるように、最上層のアルミニウ
ム配線層ＡＬ１により大きな配線幅で形成されるコモン
ソース線ＣＳＰを楕円状の切断領域ＣＥにそってくりぬ
くことで、実質的な切断が実現される。このため、セン
スアンプＳＡの各単位増幅回路を構成するＰチャンネル
ＭＯＳＦＥＴＱ１及びＱ２のソースＳ１及びＳ２は、図
１２に示されるように、メタルパッドＭＰを介して最上
層のアルミニウム配線層ＡＬ１つまりは切断領域ＣＥの
内側に結合される。さらに、切断個所ＣＰ６の場合、特
に制限されないが、図１３に例示されるように、ビット
線プリチャージＭＯＳＦＥＴＱ１３及びＱ１４のソース
Ｓ１３及びＳ１４が形成される拡散層とプリチャージレ
ベル供給線ＨＶＣとの間に、最上層のアルミニウム配線
層ＡＬ１で形成されかつ容易に切断可能な引き出し線が
設けられる。
【００３１】図１４及び図１５には、ＤＣ欠陥救済のた
めの配線切断を実現する他の二つの実施例が示されてい
る。図１４において、センスアンプＳＡのビット線プリ
チャージ回路を構成するＭＯＳＦＥＴＱ１３及びＱ１４
のソースとプリチャージレベル供給線ＨＶＣとの間には
、特に制限されないが、そのゲートにインバータ回路Ｎ
２つまりは単位制御回路ＶＣ１の出力信号を受けるＮチ
ャンネルＭＯＳＦＥＴＱ２８（スイッチ手段）が設けら
れる。単位制御回路ＶＣ１は、特に制限されないが、回
路の電源電圧及び接地電位間に直列形態に設けられるＮ
チャンネルＭＯＳＦＥＴＱ２９及びＱ３０と、これらの
ＭＯＳＦＥＴＱ２９及びＱ３０と並列形態に設けられる
もう一つのＮチャンネルＭＯＳＦＥＴＱ３１とを含む。 ＭＯＳＦＥＴＱ２９のゲートには、内部制御信号Ｒ１が
供給され、ＭＯＳＦＥＴＱ３０のゲートは、回路の電源
電圧に結合される。回路の電源電圧とＭＯＳＦＥＴＱ２
９及びＱ３１の共通結合されたドレインとの間に設けら
れる配線は、切断個所ＣＰ７として、最上層のアルミニ
ウム配線層ＡＬ１を介して形成される。ＭＯＳＦＥＴＱ
２９及びＱ３１の共通結合されたドレインは、さらにイ
ンバータ回路Ｎ１の入力端子に結合される。このインバ
ータ回路Ｎ１の出力信号は、インバータ回路Ｎ２に供給
されるとともに、ＭＯＳＦＥＴＱ３１のゲートに供給さ
れる。
めの配線切断を実現する他の二つの実施例が示されてい
る。図１４において、センスアンプＳＡのビット線プリ
チャージ回路を構成するＭＯＳＦＥＴＱ１３及びＱ１４
のソースとプリチャージレベル供給線ＨＶＣとの間には
、特に制限されないが、そのゲートにインバータ回路Ｎ
２つまりは単位制御回路ＶＣ１の出力信号を受けるＮチ
ャンネルＭＯＳＦＥＴＱ２８（スイッチ手段）が設けら
れる。単位制御回路ＶＣ１は、特に制限されないが、回
路の電源電圧及び接地電位間に直列形態に設けられるＮ
チャンネルＭＯＳＦＥＴＱ２９及びＱ３０と、これらの
ＭＯＳＦＥＴＱ２９及びＱ３０と並列形態に設けられる
もう一つのＮチャンネルＭＯＳＦＥＴＱ３１とを含む。 ＭＯＳＦＥＴＱ２９のゲートには、内部制御信号Ｒ１が
供給され、ＭＯＳＦＥＴＱ３０のゲートは、回路の電源
電圧に結合される。回路の電源電圧とＭＯＳＦＥＴＱ２
９及びＱ３１の共通結合されたドレインとの間に設けら
れる配線は、切断個所ＣＰ７として、最上層のアルミニ
ウム配線層ＡＬ１を介して形成される。ＭＯＳＦＥＴＱ
２９及びＱ３１の共通結合されたドレインは、さらにイ
ンバータ回路Ｎ１の入力端子に結合される。このインバ
ータ回路Ｎ１の出力信号は、インバータ回路Ｎ２に供給
されるとともに、ＭＯＳＦＥＴＱ３１のゲートに供給さ
れる。
【００３２】切断個所ＣＰ７に対応する配線が切断状態
にないとき、インバータ回路Ｎ２の出力信号はハイレベ
ルとされる。このとき、センスアンプＳＡでは、ＭＯＳ
ＦＥＴＱ２８がオン状態とされ、ＭＯＳＦＥＴＱ１３〜
Ｑ１５からなるビット線プリチャージ回路は正常に機能
する。一方、切断個所ＣＰ７に対応する配線が所定の配
線修正装置によって切断されると、インバータ回路Ｎ２
の出力信号はロウレベルとなり、ＭＯＳＦＥＴＱ２８が
オフ状態とされる。このため、プリチャージＭＯＳＦＥ
ＴＱ１３及びＱ１４のソースとプリチャージレベル供給
線ＨＶＣとの間は実質的に切断状態とされ、これらを介
して形成されるリーク電流経路が間接的に切断される。 つまり、この方法による配線の切断は、切断すべき個所
を含む部分のレイアウトが非常に煩雑であるなどの理由
から直接的に切断できない場合等において有効な手段と
なる。
にないとき、インバータ回路Ｎ２の出力信号はハイレベ
ルとされる。このとき、センスアンプＳＡでは、ＭＯＳ
ＦＥＴＱ２８がオン状態とされ、ＭＯＳＦＥＴＱ１３〜
Ｑ１５からなるビット線プリチャージ回路は正常に機能
する。一方、切断個所ＣＰ７に対応する配線が所定の配
線修正装置によって切断されると、インバータ回路Ｎ２
の出力信号はロウレベルとなり、ＭＯＳＦＥＴＱ２８が
オフ状態とされる。このため、プリチャージＭＯＳＦＥ
ＴＱ１３及びＱ１４のソースとプリチャージレベル供給
線ＨＶＣとの間は実質的に切断状態とされ、これらを介
して形成されるリーク電流経路が間接的に切断される。 つまり、この方法による配線の切断は、切断すべき個所
を含む部分のレイアウトが非常に煩雑であるなどの理由
から直接的に切断できない場合等において有効な手段と
なる。
【００３３】なお、図１５の実施例では、図１４のＭＯ
ＳＦＥＴＱ２８に対応するスイッチ手段すなわちＭＯＳ
ＦＥＴＱ３２と単位制御回路ＵＣ２とを複数のビット線
プリチャージ回路により共有でき、回路素子数の増大を
抑制できる。
ＳＦＥＴＱ２８に対応するスイッチ手段すなわちＭＯＳ
ＦＥＴＱ３２と単位制御回路ＵＣ２とを複数のビット線
プリチャージ回路により共有でき、回路素子数の増大を
抑制できる。
【００３４】２．３．パーシャル製品の構成この実施例
のダイナミック型ＲＡＭは、前述のように、４個のメモ
リモジュールＭＯＤ０〜ＭＯＤ３を備え、各メモリモジ
ュールは、メインアンプ群ＭＡＧ０〜ＭＡＧ３をはさん
で対称的に配置される４組のメモリマット群ＭＧ００及
びＭＧ０１ないしＭＧ３０及びＭＧ３１を備える。この
実施例において、これらのメモリモジュール及びメモリ
マット群は、所定の配線が切断されることで選択的に無
効としうる構成とされる。これにより、欠陥を含まない
正常なメモリモジュール又はメモリマット群を選択的に
有効とし、言い換えるならば欠陥を含む正常でないメモ
リモジュール又はメモリマット群を選択的に切り離して
、ダイナミック型ＲＡＭのパーシャル製品を構成するこ
とができる。
のダイナミック型ＲＡＭは、前述のように、４個のメモ
リモジュールＭＯＤ０〜ＭＯＤ３を備え、各メモリモジ
ュールは、メインアンプ群ＭＡＧ０〜ＭＡＧ３をはさん
で対称的に配置される４組のメモリマット群ＭＧ００及
びＭＧ０１ないしＭＧ３０及びＭＧ３１を備える。この
実施例において、これらのメモリモジュール及びメモリ
マット群は、所定の配線が切断されることで選択的に無
効としうる構成とされる。これにより、欠陥を含まない
正常なメモリモジュール又はメモリマット群を選択的に
有効とし、言い換えるならば欠陥を含む正常でないメモ
リモジュール又はメモリマット群を選択的に切り離して
、ダイナミック型ＲＡＭのパーシャル製品を構成するこ
とができる。
【００３５】すなわち、例えば欠陥が検出された２個の
メモリモジュールＭＯＤ２及びＭＯＤ３を無効とした場
合、正常な残り２個のメモリモジュールＭＯＤ０及びＭ
ＯＤ１によって、いわゆる８メガビットの記憶容量を有
するダイナミック型ＲＡＭのパーシャル製品を構成する
ことができる。この場合、例えば最上位ビットのＹアド
レス信号ＡＹ１１をロウレベルに固定することによって
、メモリモジュールＭＯＤ２及びＭＯＤ３の選択動作を
禁止することができる。一方、例えばメインアンプ群Ｍ
ＡＧ０〜ＭＡＧ３の右側に配置される４個のメモリマッ
ト群ＭＧ０１〜ＭＧ３１を無効とした場合、正常な残り
４個のメモリマット群ＭＧ００〜ＭＧ３０によって、い
わゆる８メガビットの記憶容量を有するダイナミック型
ＲＡＭのパーシャル製品を構成することができる。この
場合、例えば最上位ビットのＸアドレス信号ＡＸ１１を
ロウレベルに固定することによって、メモリマット群Ｍ
Ｇ０１〜ＭＧ３１の選択動作を禁止することができる。
メモリモジュールＭＯＤ２及びＭＯＤ３を無効とした場
合、正常な残り２個のメモリモジュールＭＯＤ０及びＭ
ＯＤ１によって、いわゆる８メガビットの記憶容量を有
するダイナミック型ＲＡＭのパーシャル製品を構成する
ことができる。この場合、例えば最上位ビットのＹアド
レス信号ＡＹ１１をロウレベルに固定することによって
、メモリモジュールＭＯＤ２及びＭＯＤ３の選択動作を
禁止することができる。一方、例えばメインアンプ群Ｍ
ＡＧ０〜ＭＡＧ３の右側に配置される４個のメモリマッ
ト群ＭＧ０１〜ＭＧ３１を無効とした場合、正常な残り
４個のメモリマット群ＭＧ００〜ＭＧ３０によって、い
わゆる８メガビットの記憶容量を有するダイナミック型
ＲＡＭのパーシャル製品を構成することができる。この
場合、例えば最上位ビットのＸアドレス信号ＡＸ１１を
ロウレベルに固定することによって、メモリマット群Ｍ
Ｇ０１〜ＭＧ３１の選択動作を禁止することができる。
【００３６】図１６には、この発明が適用されたダイナ
ミック型ＲＡＭのメモリモジュールＭＯＤ０を構成する
メモリマットＭＡＴ０の一実施例の回路図が示されてい
る。メモリモジュールＭＯＤ０は、このメモリマットＭ
ＡＴ０を含む８個のメモリマットＭＡＴ０〜ＭＡＴ７を
無効とすることによって選択的に無効とされ、メモリマ
ット群ＭＧ００は、メモリマットＭＡＴ０を含む４個の
メモリマットＭＡＴ０〜ＭＡＴ３を無効とすることによ
って選択的に無効とされる。以下、メモリマットＭＡＴ
０を例に、メモリモジュールＭＯＤ０あるいはメモリマ
ット群ＭＧ００を選択的に無効とする具体的な方法につ
いて説明する。
ミック型ＲＡＭのメモリモジュールＭＯＤ０を構成する
メモリマットＭＡＴ０の一実施例の回路図が示されてい
る。メモリモジュールＭＯＤ０は、このメモリマットＭ
ＡＴ０を含む８個のメモリマットＭＡＴ０〜ＭＡＴ７を
無効とすることによって選択的に無効とされ、メモリマ
ット群ＭＧ００は、メモリマットＭＡＴ０を含む４個の
メモリマットＭＡＴ０〜ＭＡＴ３を無効とすることによ
って選択的に無効とされる。以下、メモリマットＭＡＴ
０を例に、メモリモジュールＭＯＤ０あるいはメモリマ
ット群ＭＧ００を選択的に無効とする具体的な方法につ
いて説明する。
【００３７】図１６において、メモリマットＭＡＴ０は
、前述のように、センスアンプＳＡをはさんで対称的に
配置される一対のメモリアレイＡＲＹＬ及びＡＲＹＲと
、これらのメモリアレイに対応して設けられる一対のＸ
アドレスデコーダＸＤＬ及びＸＤＲならびにセンスアン
プ駆動回路ＣＳＤとを含む。この実施例において、メモ
リアレイＡＲＹＬ及びＡＲＹＲを構成するワード線及び
冗長ワード線（ＷＬ）は、図１６に例示されるように、
最上層のアルミニウム配線層ＡＬ１からなる切断個所Ｃ
Ｐ５９及びＣＰ６０等あるいはＣＰ６９及びＣＰ７０等
を介して、対応するＸアドレスデコーダＸＤＬ又はＸＤ
Ｒに結合される。また、センスアンプＳＡとセンスアン
プ駆動回路ＣＳＤとの間に設けられるシェアド信号線Ｓ
ＨＬ及びＳＨＲとコモンソース線ＣＳＰ及びＣＳＮなら
びにプリチャージレベル供給線ＨＶＣ及びプリチャージ
制御信号線ＰＣは、同様に最上層のアルミニウム配線層
ＡＬ１からなる切断個所ＣＰ６１ならびにＣＰ６５〜Ｃ
Ｐ６８を介して結合され、コモンＩ／Ｏ線の非反転信号
線ＩＯ及び反転信号線ＩＯＢも、同様な切断個所ＣＰ６
２〜ＣＰ６４を介してメインアンプ群ＭＡＧ０に結合さ
れる。なお、上記切断個所ＣＰ５９〜ＣＰ７０は、特に
制限されないが、ほぼ一直線上に配置され、配線修正装
置による切断処理の効率化が図られる。
、前述のように、センスアンプＳＡをはさんで対称的に
配置される一対のメモリアレイＡＲＹＬ及びＡＲＹＲと
、これらのメモリアレイに対応して設けられる一対のＸ
アドレスデコーダＸＤＬ及びＸＤＲならびにセンスアン
プ駆動回路ＣＳＤとを含む。この実施例において、メモ
リアレイＡＲＹＬ及びＡＲＹＲを構成するワード線及び
冗長ワード線（ＷＬ）は、図１６に例示されるように、
最上層のアルミニウム配線層ＡＬ１からなる切断個所Ｃ
Ｐ５９及びＣＰ６０等あるいはＣＰ６９及びＣＰ７０等
を介して、対応するＸアドレスデコーダＸＤＬ又はＸＤ
Ｒに結合される。また、センスアンプＳＡとセンスアン
プ駆動回路ＣＳＤとの間に設けられるシェアド信号線Ｓ
ＨＬ及びＳＨＲとコモンソース線ＣＳＰ及びＣＳＮなら
びにプリチャージレベル供給線ＨＶＣ及びプリチャージ
制御信号線ＰＣは、同様に最上層のアルミニウム配線層
ＡＬ１からなる切断個所ＣＰ６１ならびにＣＰ６５〜Ｃ
Ｐ６８を介して結合され、コモンＩ／Ｏ線の非反転信号
線ＩＯ及び反転信号線ＩＯＢも、同様な切断個所ＣＰ６
２〜ＣＰ６４を介してメインアンプ群ＭＡＧ０に結合さ
れる。なお、上記切断個所ＣＰ５９〜ＣＰ７０は、特に
制限されないが、ほぼ一直線上に配置され、配線修正装
置による切断処理の効率化が図られる。
【００３８】メモリマットＭＡＴ０内において複数の異
常が検出され、しかも冗長切り換え等によって救済でき
ない場合、このメモリマットＭＡＴ０は全体が不良品と
して判定される。そして、正常な他のメモリモジュール
又はメモリマット群によりダイナミック型ＲＡＭのパー
シャル製品が構成され、正常でないメモリモジュール又
はメモリマット群を切り離すための配線修正データが試
験装置から配線修正装置にオンラインで伝達される。こ
れにより、メモリマットＭＡＴ０を含む複数のメモリマ
ットにおいて、上記切断個所ＣＰ５９〜ＣＰ７０が切断
され、これらのメモリマットが無効とされる。その結果
、無効とされるメモリマットでは、ほとんどの電流経路
が切断され、これによってダイナミック型ＲＡＭのパー
シャル製品としての低消費電力化が図られるものとなる
。
常が検出され、しかも冗長切り換え等によって救済でき
ない場合、このメモリマットＭＡＴ０は全体が不良品と
して判定される。そして、正常な他のメモリモジュール
又はメモリマット群によりダイナミック型ＲＡＭのパー
シャル製品が構成され、正常でないメモリモジュール又
はメモリマット群を切り離すための配線修正データが試
験装置から配線修正装置にオンラインで伝達される。こ
れにより、メモリマットＭＡＴ０を含む複数のメモリマ
ットにおいて、上記切断個所ＣＰ５９〜ＣＰ７０が切断
され、これらのメモリマットが無効とされる。その結果
、無効とされるメモリマットでは、ほとんどの電流経路
が切断され、これによってダイナミック型ＲＡＭのパー
シャル製品としての低消費電力化が図られるものとなる
。
【００３９】３．Ｘ系及びＹ系選択回路と冗長切り換え
方式 この実施例のダイナミック型ＲＡＭは、前述のように、
いわゆる１６メガビットの記憶容量を有する。ダイナミ
ック型ＲＡＭがいわゆる×１ビット構成とされるとき、
そのアドレスは、アドレス入力端子Ａ０〜Ａ１１を介し
て時分割的に供給される１２ビットのＸアドレス信号Ａ
Ｘ０〜ＡＸ１１ならびにＹアドレス信号ＡＹ０〜ＡＹ１
１によって択一的に指定される。このうち、上位３ビッ
トのＸアドレス信号ＡＸ９〜ＡＸ１１は、各メモリモジ
ュールに設けられる８個のメモリマットＭＡＴ０〜ＭＡ
Ｔ７を択一的に指定するために供される。また、次ビッ
トのＸアドレス信号ＡＸ８は、各メモリマット内のメモ
リアレイＡＲＹＬ又はＡＲＹＲを択一的に指定するため
に供され、残り８ビットのＸアドレス信号ＡＸ０〜ＡＸ
７は、各メモリアレイ内の２５６本のワード線を択一的
に指定するために供される。さらに、上位２ビットのＹ
アドレス信号ＡＹ１０及びＡＹ１１は、データ入出力回
路ＤＩＯによるメインアンプ群ＭＡＧ０〜ＭＡＧ３つま
りメモリモジュールＭＯＤ０〜ＭＯＤ３の選択に供され
、下位２ビットのＹアドレス信号ＡＹ０及びＡＹ１は、
各メモリモジュール内におけるコモンＩ／Ｏ線ＩＯ０〜
ＩＯ３の選択に供される。そして、残り８ビットのＹア
ドレス信号ＡＹ２〜ＡＹ９は、各メモリアレイを構成す
る実質１０２４組の相補ビット線を４組ずつ選択的に指
定するために供される。
方式 この実施例のダイナミック型ＲＡＭは、前述のように、
いわゆる１６メガビットの記憶容量を有する。ダイナミ
ック型ＲＡＭがいわゆる×１ビット構成とされるとき、
そのアドレスは、アドレス入力端子Ａ０〜Ａ１１を介し
て時分割的に供給される１２ビットのＸアドレス信号Ａ
Ｘ０〜ＡＸ１１ならびにＹアドレス信号ＡＹ０〜ＡＹ１
１によって択一的に指定される。このうち、上位３ビッ
トのＸアドレス信号ＡＸ９〜ＡＸ１１は、各メモリモジ
ュールに設けられる８個のメモリマットＭＡＴ０〜ＭＡ
Ｔ７を択一的に指定するために供される。また、次ビッ
トのＸアドレス信号ＡＸ８は、各メモリマット内のメモ
リアレイＡＲＹＬ又はＡＲＹＲを択一的に指定するため
に供され、残り８ビットのＸアドレス信号ＡＸ０〜ＡＸ
７は、各メモリアレイ内の２５６本のワード線を択一的
に指定するために供される。さらに、上位２ビットのＹ
アドレス信号ＡＹ１０及びＡＹ１１は、データ入出力回
路ＤＩＯによるメインアンプ群ＭＡＧ０〜ＭＡＧ３つま
りメモリモジュールＭＯＤ０〜ＭＯＤ３の選択に供され
、下位２ビットのＹアドレス信号ＡＹ０及びＡＹ１は、
各メモリモジュール内におけるコモンＩ／Ｏ線ＩＯ０〜
ＩＯ３の選択に供される。そして、残り８ビットのＹア
ドレス信号ＡＹ２〜ＡＹ９は、各メモリアレイを構成す
る実質１０２４組の相補ビット線を４組ずつ選択的に指
定するために供される。
【００４０】一方、この実施例のダイナミック型ＲＡＭ
には、前述のように、メモリマットＭＡＴ０〜ＭＡＴ７
に対応して一対のメモリアレイＡＲＹＬ及びＡＲＹＲが
設けられ、これらのメモリアレイには、４本の冗長ワー
ド線ＷＲ０〜ＷＲ３と８組の冗長相補ビット線ＢＲ０〜
ＢＲ７とが設けられる。この実施例において、これらの
冗長ワード線及び冗長相補ビット線の欠陥ワード線又は
欠陥相補ビット線に対する切り換えは、後述するように
、Ｘアドレスデコーダ又はＹアドレスデコーダの論理条
件を直接的に切り換えるいわゆるデコード方式によって
実現される。また、これらの切り換えは、特に制限され
ないが、各メモリマットごとに独立して行われ、ともに
グループ化された４本のワード線又は４組の相補ビット
線を単位として行われる。以下、図１及び図２のブロッ
ク図と図１７ないし図１９の回路図をもとに、この実施
例のダイナミック型ＲＡＭのＸ系及びＹ系選択回路の構
成と冗長切り換え方式について説明する。
には、前述のように、メモリマットＭＡＴ０〜ＭＡＴ７
に対応して一対のメモリアレイＡＲＹＬ及びＡＲＹＲが
設けられ、これらのメモリアレイには、４本の冗長ワー
ド線ＷＲ０〜ＷＲ３と８組の冗長相補ビット線ＢＲ０〜
ＢＲ７とが設けられる。この実施例において、これらの
冗長ワード線及び冗長相補ビット線の欠陥ワード線又は
欠陥相補ビット線に対する切り換えは、後述するように
、Ｘアドレスデコーダ又はＹアドレスデコーダの論理条
件を直接的に切り換えるいわゆるデコード方式によって
実現される。また、これらの切り換えは、特に制限され
ないが、各メモリマットごとに独立して行われ、ともに
グループ化された４本のワード線又は４組の相補ビット
線を単位として行われる。以下、図１及び図２のブロッ
ク図と図１７ないし図１９の回路図をもとに、この実施
例のダイナミック型ＲＡＭのＸ系及びＹ系選択回路の構
成と冗長切り換え方式について説明する。
【００４１】３．１．Ｘ系選択回路と冗長ワード線の切
り換え方式 ダイナミック型ＲＡＭのＸ系選択回路は、特に制限され
ないが、各メモリモジュールのメモリアレイＡＲＹＬ及
びＡＲＹＲに対応して設けられるＸアドレスデコーダＸ
ＤＬ及びＸＤＲと、これらのＸアドレスデコーダに共通
に設けられるＸアドレスバッファＸＡＢ、リフレッシュ
アドレスカウンタＲＦＣ、ＸプリデコーダＸＰＤ及びメ
モリマット選択回路ＭＳＬとによって構成される。この
うち、ＸアドレスバッファＸＡＢの一方の入力端子は、
特に制限されないが、アドレス入力端子Ａ０〜Ａ１１に
結合され、他方の入力端子には、リフレッシュアドレス
カウンタＲＦＣから１０ビットのリフレッシュアドレス
信号ＡＲ０〜ＡＲ９が供給される。Ｘアドレスバッファ
ＸＡＢには、さらにタイミング発生回路ＴＧから、内部
制御信号ＸＬが供給される。
り換え方式 ダイナミック型ＲＡＭのＸ系選択回路は、特に制限され
ないが、各メモリモジュールのメモリアレイＡＲＹＬ及
びＡＲＹＲに対応して設けられるＸアドレスデコーダＸ
ＤＬ及びＸＤＲと、これらのＸアドレスデコーダに共通
に設けられるＸアドレスバッファＸＡＢ、リフレッシュ
アドレスカウンタＲＦＣ、ＸプリデコーダＸＰＤ及びメ
モリマット選択回路ＭＳＬとによって構成される。この
うち、ＸアドレスバッファＸＡＢの一方の入力端子は、
特に制限されないが、アドレス入力端子Ａ０〜Ａ１１に
結合され、他方の入力端子には、リフレッシュアドレス
カウンタＲＦＣから１０ビットのリフレッシュアドレス
信号ＡＲ０〜ＡＲ９が供給される。Ｘアドレスバッファ
ＸＡＢには、さらにタイミング発生回路ＴＧから、内部
制御信号ＸＬが供給される。
【００４２】ＸアドレスバッファＸＡＢは、ダイナミッ
ク型ＲＡＭが通常の動作モードとされるとき、アドレス
入力端子Ａ０〜Ａ１１を介して時分割的に供給されるＸ
アドレス信号ＡＸ０〜ＡＸ１１を内部制御信号ＸＬに従
って取り込み、これを保持する。また、ダイナミック型
ＲＡＭがリフレッシュモードとされるとき、リフレッシ
ュアドレスカウンタＲＦＣから供給されるリフレッシュ
アドレス信号ＡＲ０〜ＡＲ９を取り込み、これを保持す
る。そして、これらのアドレス信号をもとに、内部アド
レス信号Ｘ０〜Ｘ１１を形成する。このうち、上位３ビ
ットの内部アドレス信号Ｘ９〜Ｘ１１はメモリマット選
択回路ＭＳＬに、次ビットの内部アドレス信号Ｘ８はタ
イミング発生回路ＴＧにそれぞれ供給され、残り８ビッ
トの内部アドレス信号Ｘ０〜Ｘ７はＸプリデコーダＸＰ
Ｄに供給される。
ク型ＲＡＭが通常の動作モードとされるとき、アドレス
入力端子Ａ０〜Ａ１１を介して時分割的に供給されるＸ
アドレス信号ＡＸ０〜ＡＸ１１を内部制御信号ＸＬに従
って取り込み、これを保持する。また、ダイナミック型
ＲＡＭがリフレッシュモードとされるとき、リフレッシ
ュアドレスカウンタＲＦＣから供給されるリフレッシュ
アドレス信号ＡＲ０〜ＡＲ９を取り込み、これを保持す
る。そして、これらのアドレス信号をもとに、内部アド
レス信号Ｘ０〜Ｘ１１を形成する。このうち、上位３ビ
ットの内部アドレス信号Ｘ９〜Ｘ１１はメモリマット選
択回路ＭＳＬに、次ビットの内部アドレス信号Ｘ８はタ
イミング発生回路ＴＧにそれぞれ供給され、残り８ビッ
トの内部アドレス信号Ｘ０〜Ｘ７はＸプリデコーダＸＰ
Ｄに供給される。
【００４３】メモリマット選択回路ＭＳＬは、Ｘアドレ
スバッファＸＡＢから供給される３ビットの内部アドレ
ス信号Ｘ９〜Ｘ１１をもとに、各メモリモジュール内の
メモリマットＭＡＴ０〜ＭＡＴ７を選択するためのメモ
リマット選択信号ＭＳ０〜ＭＳ７を択一的に形成する。 また、ＸプリデコーダＸＰＤは、ＸアドレスバッファＸ
ＡＢから供給される内部アドレス信号Ｘ０〜Ｘ７を２ビ
ット又は３ビットずつ組み合わせてデコードし、プリデ
コード信号ＸＰＤすなわちＸ０Ｂ〜Ｘ３Ｂ、ＡＸ２０〜
ＡＸ２７ならびにＡＸ５０〜ＡＸ５７をそれぞれ択一的
に形成する。なお、タイミング発生回路ＴＧに供給され
る内部アドレス信号Ｘ８は、シェアド用の内部制御信号
ＳＨＬ又はＳＨＲを選択的に形成するために供される。
スバッファＸＡＢから供給される３ビットの内部アドレ
ス信号Ｘ９〜Ｘ１１をもとに、各メモリモジュール内の
メモリマットＭＡＴ０〜ＭＡＴ７を選択するためのメモ
リマット選択信号ＭＳ０〜ＭＳ７を択一的に形成する。 また、ＸプリデコーダＸＰＤは、ＸアドレスバッファＸ
ＡＢから供給される内部アドレス信号Ｘ０〜Ｘ７を２ビ
ット又は３ビットずつ組み合わせてデコードし、プリデ
コード信号ＸＰＤすなわちＸ０Ｂ〜Ｘ３Ｂ、ＡＸ２０〜
ＡＸ２７ならびにＡＸ５０〜ＡＸ５７をそれぞれ択一的
に形成する。なお、タイミング発生回路ＴＧに供給され
る内部アドレス信号Ｘ８は、シェアド用の内部制御信号
ＳＨＬ又はＳＨＲを選択的に形成するために供される。
【００４４】次に、ＸアドレスデコーダＸＤＬ及びＸＤ
Ｒは、特に制限されないが、図１７及び図１８に示され
るように、メモリアレイＡＲＹＬのワード線Ｗ０〜Ｗ２
５５ならびに冗長ワード線ＷＲ０〜ＷＲ３に対応して設
けられる計２６０個のワード線駆動回路ＷＤ０〜ＷＤ２
５５ならびにＷＤＲ０〜ＷＤＲ３を備える。これらのワ
ード線駆動回路は、特に制限されないが、ワード線群に
対応して４個ずつグループ化され、各ワード線駆動回路
群に対応して計６５個の単位ＸアドレスデコーダＵＸＤ
０〜ＵＸＤ６３ならびにＵＸＤＲが設けられる。
Ｒは、特に制限されないが、図１７及び図１８に示され
るように、メモリアレイＡＲＹＬのワード線Ｗ０〜Ｗ２
５５ならびに冗長ワード線ＷＲ０〜ＷＲ３に対応して設
けられる計２６０個のワード線駆動回路ＷＤ０〜ＷＤ２
５５ならびにＷＤＲ０〜ＷＤＲ３を備える。これらのワ
ード線駆動回路は、特に制限されないが、ワード線群に
対応して４個ずつグループ化され、各ワード線駆動回路
群に対応して計６５個の単位ＸアドレスデコーダＵＸＤ
０〜ＵＸＤ６３ならびにＵＸＤＲが設けられる。
【００４５】ワード線駆動回路ＷＤ０〜ＷＤ２５５なら
びにＷＤＲ０〜ＷＤＲ３には、特に制限されないが、図
１７に例示されるように、タイミング発生回路ＴＧから
内部制御信号ＷＰＨが共通に供給され、Ｘプリデコーダ
ＸＰＤから対応する反転プリデコード信号Ｘ０Ｂ〜Ｘ３
Ｂがそれぞれ供給される。また、各ワード線駆動回路群
を構成する４個のワード線駆動回路ＷＤ０〜ＷＤ３ない
しＷＤ６０〜ＷＤ６３ならびにＷＤＲ０〜ＷＤＲ３には
、対応する単位ＸアドレスデコーダＵＸＤ０〜ＵＸＤ６
３ならびにＵＸＤＲからその出力信号すなわちワード線
群選択信号ＷＧ０〜ＷＧ６３あるいはＷＧＲがそれぞれ
共通に供給される。ワード線駆動回路ＷＤ０〜ＷＤ２５
５ならびにＷＤＲ０〜ＷＤＲ３に、特に制限されないが
、対応する反転プリデコード信号Ｘ０Ｂ〜Ｘ３Ｂがロウ
レベルとされかつ対応するワード線群選択信号ＷＧ０〜
ＷＧ６３あるいはＷＧＲがハイレベルとされることで、
メモリアレイＡＲＹＬの対応するワード線Ｗ０〜Ｗ２５
５あるいは冗長ワード線ＷＲ０〜ＷＲ３を択一的に高電
圧ＶＣＨのようなハイレベルとする。
びにＷＤＲ０〜ＷＤＲ３には、特に制限されないが、図
１７に例示されるように、タイミング発生回路ＴＧから
内部制御信号ＷＰＨが共通に供給され、Ｘプリデコーダ
ＸＰＤから対応する反転プリデコード信号Ｘ０Ｂ〜Ｘ３
Ｂがそれぞれ供給される。また、各ワード線駆動回路群
を構成する４個のワード線駆動回路ＷＤ０〜ＷＤ３ない
しＷＤ６０〜ＷＤ６３ならびにＷＤＲ０〜ＷＤＲ３には
、対応する単位ＸアドレスデコーダＵＸＤ０〜ＵＸＤ６
３ならびにＵＸＤＲからその出力信号すなわちワード線
群選択信号ＷＧ０〜ＷＧ６３あるいはＷＧＲがそれぞれ
共通に供給される。ワード線駆動回路ＷＤ０〜ＷＤ２５
５ならびにＷＤＲ０〜ＷＤＲ３に、特に制限されないが
、対応する反転プリデコード信号Ｘ０Ｂ〜Ｘ３Ｂがロウ
レベルとされかつ対応するワード線群選択信号ＷＧ０〜
ＷＧ６３あるいはＷＧＲがハイレベルとされることで、
メモリアレイＡＲＹＬの対応するワード線Ｗ０〜Ｗ２５
５あるいは冗長ワード線ＷＲ０〜ＷＲ３を択一的に高電
圧ＶＣＨのようなハイレベルとする。
【００４６】単位ＸアドレスデコーダＵＸＤ０〜ＵＸＤ
６３は、特に制限されないが、図１８の単位Ｘアドレス
デコーダＵＸＤ０に代表して示されるように、インバー
タ回路Ｎ３と回路の接地電位との間に直並列形態に設け
られることで一連のデコーダツリーを構成する多数のＮ
チャンネルＭＯＳＦＥＴＱ３３〜Ｑ３５を含む。このう
ち、ＭＯＳＦＥＴＱ３３及びＱ３４のゲートには、Ｘプ
リデコーダＸＰＤからプリデコード信号ＡＸ２０〜ＡＸ
２７ならびにＡＸ５０〜ＡＸ５７が所定の組み合わせで
供給され、ＭＯＳＦＥＴＱ３５のゲートには、インバー
タ回路Ｎ５の出力信号すなわち内部制御信号ＸＤＧ０が
供給される。この内部制御信号ＸＤＧ０は、特に制限さ
れないが、内部制御信号ＸＤＧがハイレベルとされかつ
対応するメモリマット選択信号ＭＳ０がハイレベルとさ
れるとき、選択的にハイレベルとされる。このとき、イ
ンバータ回路Ｎ３の出力信号すなわちワード線群選択信
号ＷＧ０等は、プリデコード信号ＡＸ２０〜ＡＸ２７な
らびにＡＸ５０〜ＡＸ５７が対応する所定の組み合わせ
でハイレベルとされることで選択的にハイレベルとされ
る。これにより、内部アドレス信号Ｘ２〜Ｘ７によって
指定されるワード線群が択一的に選択状態とされ、さら
にこのワード線群に含まれる４本のワード線の中から反
転プリデコード信号Ｘ０Ｂ〜Ｘ３Ｂつまりは内部アドレ
ス信号Ｘ０及びＸ１によって指定される１本のワード線
が択一的に選択状態とされる。なお、特に制限されない
が、インバータ回路Ｎ３の入力端子とＭＯＳＦＥＴＱ３
３のドレインとの間の配線は、切断個所ＣＰ９として最
上層のアルミニウム配線層ＡＬ１を介して形成され、欠
陥ワード線群の切り離しに供される。
６３は、特に制限されないが、図１８の単位Ｘアドレス
デコーダＵＸＤ０に代表して示されるように、インバー
タ回路Ｎ３と回路の接地電位との間に直並列形態に設け
られることで一連のデコーダツリーを構成する多数のＮ
チャンネルＭＯＳＦＥＴＱ３３〜Ｑ３５を含む。このう
ち、ＭＯＳＦＥＴＱ３３及びＱ３４のゲートには、Ｘプ
リデコーダＸＰＤからプリデコード信号ＡＸ２０〜ＡＸ
２７ならびにＡＸ５０〜ＡＸ５７が所定の組み合わせで
供給され、ＭＯＳＦＥＴＱ３５のゲートには、インバー
タ回路Ｎ５の出力信号すなわち内部制御信号ＸＤＧ０が
供給される。この内部制御信号ＸＤＧ０は、特に制限さ
れないが、内部制御信号ＸＤＧがハイレベルとされかつ
対応するメモリマット選択信号ＭＳ０がハイレベルとさ
れるとき、選択的にハイレベルとされる。このとき、イ
ンバータ回路Ｎ３の出力信号すなわちワード線群選択信
号ＷＧ０等は、プリデコード信号ＡＸ２０〜ＡＸ２７な
らびにＡＸ５０〜ＡＸ５７が対応する所定の組み合わせ
でハイレベルとされることで選択的にハイレベルとされ
る。これにより、内部アドレス信号Ｘ２〜Ｘ７によって
指定されるワード線群が択一的に選択状態とされ、さら
にこのワード線群に含まれる４本のワード線の中から反
転プリデコード信号Ｘ０Ｂ〜Ｘ３Ｂつまりは内部アドレ
ス信号Ｘ０及びＸ１によって指定される１本のワード線
が択一的に選択状態とされる。なお、特に制限されない
が、インバータ回路Ｎ３の入力端子とＭＯＳＦＥＴＱ３
３のドレインとの間の配線は、切断個所ＣＰ９として最
上層のアルミニウム配線層ＡＬ１を介して形成され、欠
陥ワード線群の切り離しに供される。
【００４７】一方、冗長ワード線ＷＲ０〜ＷＲ３に対応
する単位ＸアドレスデコーダＵＸＤＲは、特に制限され
ないが、インバータ回路Ｎ４と回路の接地電位との間に
直並列形態に設けられる合計１８個のＮチャンネルＭＯ
ＳＦＥＴＱ３６〜Ｑ５３を含む。このうち、内部ノード
ｎ１及びｎ２間に並列形態に設けられるＭＯＳＦＥＴＱ
３６〜Ｑ４３のゲートには、特に制限されないが、対応
するプリデコード信号ＡＸ２０〜ＡＸ２７が順次供給さ
れる。また、特に制限されないが、内部ノードｎ１と各
ＭＯＳＦＥＴのドレインとの間の配線は、最上層のアル
ミニウム配線層ＡＬ１を介して形成され、切断個所ＣＰ
１０〜ＣＰ１７とされる。同様に、内部ノードｎ２及び
ｎ３間に並列形態に設けられるＭＯＳＦＥＴＱ４４〜Ｑ
５１のゲートには、対応するプリデコード信号ＡＸ５０
〜ＡＸ５７が順次供給される。また、内部ノードｎ２と
各ＭＯＳＦＥＴのドレインとの間の配線は、最上層のア
ルミニウム配線層ＡＬ１を介して形成され、切断個所Ｃ
Ｐ１０〜ＣＰ１７となる。ＭＯＳＦＥＴＱ５２のゲート
は、特に制限されないが、回路の接地電位に結合される
ととも、抵抗Ｒ１を介して回路の電源電圧に結合される
。ＭＯＳＦＥＴＱ５２のゲートと回路の接地電位との間
の配線ならびに抵抗Ｒ１と回路の電源電圧との間の配線
は、ともに最上層のアルミニウム配線層ＡＬ１を介して
形成され、それぞれ切断個所ＣＰ２６及びＣＰ２７とさ
れる。ＭＯＳＦＥＴＱ５３のゲートには、上記内部制御
信号ＸＤＧ０が供給される。また、ＭＯＳＦＥＴＱ５２
のゲート電位は、特に制限されないが、他の同様な信号
と論理和がとられた後、内部制御信号ＳＩＧとして、シ
グニチュア回路ＳＩＧに供給される。
する単位ＸアドレスデコーダＵＸＤＲは、特に制限され
ないが、インバータ回路Ｎ４と回路の接地電位との間に
直並列形態に設けられる合計１８個のＮチャンネルＭＯ
ＳＦＥＴＱ３６〜Ｑ５３を含む。このうち、内部ノード
ｎ１及びｎ２間に並列形態に設けられるＭＯＳＦＥＴＱ
３６〜Ｑ４３のゲートには、特に制限されないが、対応
するプリデコード信号ＡＸ２０〜ＡＸ２７が順次供給さ
れる。また、特に制限されないが、内部ノードｎ１と各
ＭＯＳＦＥＴのドレインとの間の配線は、最上層のアル
ミニウム配線層ＡＬ１を介して形成され、切断個所ＣＰ
１０〜ＣＰ１７とされる。同様に、内部ノードｎ２及び
ｎ３間に並列形態に設けられるＭＯＳＦＥＴＱ４４〜Ｑ
５１のゲートには、対応するプリデコード信号ＡＸ５０
〜ＡＸ５７が順次供給される。また、内部ノードｎ２と
各ＭＯＳＦＥＴのドレインとの間の配線は、最上層のア
ルミニウム配線層ＡＬ１を介して形成され、切断個所Ｃ
Ｐ１０〜ＣＰ１７となる。ＭＯＳＦＥＴＱ５２のゲート
は、特に制限されないが、回路の接地電位に結合される
ととも、抵抗Ｒ１を介して回路の電源電圧に結合される
。ＭＯＳＦＥＴＱ５２のゲートと回路の接地電位との間
の配線ならびに抵抗Ｒ１と回路の電源電圧との間の配線
は、ともに最上層のアルミニウム配線層ＡＬ１を介して
形成され、それぞれ切断個所ＣＰ２６及びＣＰ２７とさ
れる。ＭＯＳＦＥＴＱ５３のゲートには、上記内部制御
信号ＸＤＧ０が供給される。また、ＭＯＳＦＥＴＱ５２
のゲート電位は、特に制限されないが、他の同様な信号
と論理和がとられた後、内部制御信号ＳＩＧとして、シ
グニチュア回路ＳＩＧに供給される。
【００４８】切断個所ＣＰ９〜ＣＰ２７が切断状態とさ
れないダイナミック型ＲＡＭの初期状態において、ＭＯ
ＳＦＥＴＱ５２のゲート電位すなわち内部制御信号ＳＩ
Ｇは回路の接地電位のようなロウレベルとされる。この
ため、ＭＯＳＦＥＴＱ５２はオフ状態となり、冗長ワー
ド線群に対応して設けられる単位ＸアドレスデコーダＵ
ＸＤＲは実質的に作用しない。
れないダイナミック型ＲＡＭの初期状態において、ＭＯ
ＳＦＥＴＱ５２のゲート電位すなわち内部制御信号ＳＩ
Ｇは回路の接地電位のようなロウレベルとされる。この
ため、ＭＯＳＦＥＴＱ５２はオフ状態となり、冗長ワー
ド線群に対応して設けられる単位ＸアドレスデコーダＵ
ＸＤＲは実質的に作用しない。
【００４９】ダイナミック型ＲＡＭのウェハ状態におけ
る機能試験により、ワード線の短絡障害等が検出される
と、試験装置は、所定のアルゴリズムに従って冗長ワー
ド線の割り当てを行う。また、欠陥ワード線を含むワー
ド線群を冗長ワード線群に切り換えるための配線修正デ
ータを作成し、後述するように、オンラインで配線修正
装置に伝達する。配線修正装置は、この配線修正データ
をもとに、例えば対応する単位ＸアドレスデコーダＵＸ
Ｄ０の切断個所ＣＰ９を切断するとともに、単位Ｘアド
レスデコーダＵＸＤＲの切断個所ＣＰ１０〜ＣＰ１７な
らびにＣＰ１８〜ＣＰ２５をそれぞれ必要な一つ例えば
ＣＰ１７及びＣＰ２５を残してすべて切断し、最後に切
断個所ＣＰ２６を切断する。これにより、ダイナミック
型ＲＡＭでは、ＭＯＳＦＥＴＱ５２がオン状態とされ、
単位ＸアドレスデコーダＵＸＤＲの出力信号すなわちワ
ード線群選択信号ＷＧＲが、置き換えられたワード線群
の選択条件と同一の条件で、言い換えるならば例えばプ
リデコード信号ＡＸ２０及びＡＸ５０がともにハイレベ
ルとされることで、選択的にハイレベルとされる。これ
により、欠陥ワード線を含むワード線群は冗長ワード線
群に置き換えられ、ワード線の冗長切り換えが実現され
る。
る機能試験により、ワード線の短絡障害等が検出される
と、試験装置は、所定のアルゴリズムに従って冗長ワー
ド線の割り当てを行う。また、欠陥ワード線を含むワー
ド線群を冗長ワード線群に切り換えるための配線修正デ
ータを作成し、後述するように、オンラインで配線修正
装置に伝達する。配線修正装置は、この配線修正データ
をもとに、例えば対応する単位ＸアドレスデコーダＵＸ
Ｄ０の切断個所ＣＰ９を切断するとともに、単位Ｘアド
レスデコーダＵＸＤＲの切断個所ＣＰ１０〜ＣＰ１７な
らびにＣＰ１８〜ＣＰ２５をそれぞれ必要な一つ例えば
ＣＰ１７及びＣＰ２５を残してすべて切断し、最後に切
断個所ＣＰ２６を切断する。これにより、ダイナミック
型ＲＡＭでは、ＭＯＳＦＥＴＱ５２がオン状態とされ、
単位ＸアドレスデコーダＵＸＤＲの出力信号すなわちワ
ード線群選択信号ＷＧＲが、置き換えられたワード線群
の選択条件と同一の条件で、言い換えるならば例えばプ
リデコード信号ＡＸ２０及びＡＸ５０がともにハイレベ
ルとされることで、選択的にハイレベルとされる。これ
により、欠陥ワード線を含むワード線群は冗長ワード線
群に置き換えられ、ワード線の冗長切り換えが実現され
る。
【００５０】３．２．Ｙ系選択回路と冗長相補ビット線
の切り換え方式 この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、図１に示されるように、２個のメモリマット群Ｍ
Ｇ００及びＭＧ１０、ＭＧ０１及びＭＧ１１、ＭＧ２０
及びＭＧ３０ならびにＭＧ２１及びＭＧ３１に対応して
設けられる計４個のＹアドレスデコーダＹＤ０〜ＹＤ３
を備える。これらのＹアドレスデコーダは、Ｙアドレス
バッファＹＡＢ、ＹプリデコーダＹＰＤ、メモリモジュ
ール選択回路ＭＯＳＬ及びコモンＩ／Ｏ選択回路ＩＯＳ
Ｌとともに、ダイナミック型ＲＡＭのＹ系選択回路を構
成する。
の切り換え方式 この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、図１に示されるように、２個のメモリマット群Ｍ
Ｇ００及びＭＧ１０、ＭＧ０１及びＭＧ１１、ＭＧ２０
及びＭＧ３０ならびにＭＧ２１及びＭＧ３１に対応して
設けられる計４個のＹアドレスデコーダＹＤ０〜ＹＤ３
を備える。これらのＹアドレスデコーダは、Ｙアドレス
バッファＹＡＢ、ＹプリデコーダＹＰＤ、メモリモジュ
ール選択回路ＭＯＳＬ及びコモンＩ／Ｏ選択回路ＩＯＳ
Ｌとともに、ダイナミック型ＲＡＭのＹ系選択回路を構
成する。
【００５１】ＹアドレスバッファＹＡＢは、アドレス入
力端子Ａ０〜Ａ１１を介して時分割的に供給されるＹア
ドレス信号ＡＹ０〜ＡＹ１１を内部制御信号ＹＬに従っ
て取り込み、これらのＹアドレス信号をもとに内部アド
レス信号Ｙ０〜Ｙ１１を形成する。このうち、上位２ビ
ットの内部アドレス信号Ｙ１０及びＹ１１はメモリモジ
ュール選択回路ＭＯＳＬに、また下位２ビットの内部ア
ドレス信号Ｙ０及びＹ１はコモンＩ／Ｏ選択回路ＩＯＳ
Ｌにそれぞれ供給され、残り８ビットの内部アドレス信
号Ｙ２〜Ｙ９はＹプリデコーダＹＰＤに供給される。
力端子Ａ０〜Ａ１１を介して時分割的に供給されるＹア
ドレス信号ＡＹ０〜ＡＹ１１を内部制御信号ＹＬに従っ
て取り込み、これらのＹアドレス信号をもとに内部アド
レス信号Ｙ０〜Ｙ１１を形成する。このうち、上位２ビ
ットの内部アドレス信号Ｙ１０及びＹ１１はメモリモジ
ュール選択回路ＭＯＳＬに、また下位２ビットの内部ア
ドレス信号Ｙ０及びＹ１はコモンＩ／Ｏ選択回路ＩＯＳ
Ｌにそれぞれ供給され、残り８ビットの内部アドレス信
号Ｙ２〜Ｙ９はＹプリデコーダＹＰＤに供給される。
【００５２】メモリモジュール選択回路ＭＯＳＬは、Ｙ
アドレスバッファＹＡＢから供給される２ビットの内部
アドレス信号Ｙ１０及びＹ１１をもとに、メモリモジュ
ールＭＯＤ０〜ＭＯＤ３を選択的に活性状態とするため
のメモリモジュール選択信号ＮＡ０〜ＮＡ３を択一的に
形成し、データ入出力回路ＤＩＯに供給する。また、コ
モンＩ／Ｏ選択回路ＩＯＳＬは、２ビットの内部アドレ
ス信号Ｙ０及びＹ１をもとに、コモンＩ／Ｏ線ＩＯ０〜
ＩＯ３を選択するためのコモンＩ／Ｏ選択信号ＡＳ０〜
ＡＳ３を択一的に形成し、メインアンプ群ＭＡＧ０〜Ｍ
ＡＧ３に供給する。さらに、ＹプリデコーダＹＰＤは、
特に制限されないが、内部アドレス信号Ｙ２〜Ｙ９を２
ビット又は３ビットずつ組み合わせてデコードすること
により、プリデコード信号ＹＰすなわちＹ０〜Ｙ７、Ａ
Ｙ５０〜ＡＹ５７ならびにＡＹ８０〜ＡＹ８３をそれぞ
れ択一的に形成する。
アドレスバッファＹＡＢから供給される２ビットの内部
アドレス信号Ｙ１０及びＹ１１をもとに、メモリモジュ
ールＭＯＤ０〜ＭＯＤ３を選択的に活性状態とするため
のメモリモジュール選択信号ＮＡ０〜ＮＡ３を択一的に
形成し、データ入出力回路ＤＩＯに供給する。また、コ
モンＩ／Ｏ選択回路ＩＯＳＬは、２ビットの内部アドレ
ス信号Ｙ０及びＹ１をもとに、コモンＩ／Ｏ線ＩＯ０〜
ＩＯ３を選択するためのコモンＩ／Ｏ選択信号ＡＳ０〜
ＡＳ３を択一的に形成し、メインアンプ群ＭＡＧ０〜Ｍ
ＡＧ３に供給する。さらに、ＹプリデコーダＹＰＤは、
特に制限されないが、内部アドレス信号Ｙ２〜Ｙ９を２
ビット又は３ビットずつ組み合わせてデコードすること
により、プリデコード信号ＹＰすなわちＹ０〜Ｙ７、Ａ
Ｙ５０〜ＡＹ５７ならびにＡＹ８０〜ＡＹ８３をそれぞ
れ択一的に形成する。
【００５３】次に、ＹアドレスデコーダＹＤ０〜ＹＤ３
は、特に制限されないが、図１９のＹアドレスデコーダ
ＹＤ０に代表して示されるように、各相補ビット線群す
なわちビット線選択信号ＹＳ０〜ＹＳ２５５に対応して
設けられる計２５６個のノアゲート回路ＮＯ１〜ＮＯ２
等と、これらのノアゲート回路８個ずつに対応して設け
られる計３２個の単位ＹアドレスデコーダＵＹＤ０〜Ｕ
ＹＤ３１とを含む。また、各冗長相補ビット線群すなわ
ちビット線選択信号ＹＲ０及びＹＲ１に対応して設けら
れる２個のノアゲート回路ＮＯ３及びＮＯ４を含み、さ
らにこれらのノアゲート回路に対応して設けられる２個
の単位ＹアドレスデコーダＵＹＤＲ０及びＵＹＤＲ１を
含む。このうち、ノアゲート回路ＮＯ１〜ＮＯ２等は、
特に制限されないが、隣接する８個がそれぞれグループ
化される。そして、各群を構成する８個のノアゲート回
路ＮＯ１〜ＮＯ２等の一方の入力端子には、対応するプ
リデコード信号Ｙ０〜Ｙ７がそれぞれ供給され、その他
方の入力端子には、対応するナンドゲート回路ＮＡ２つ
まりは単位ＹアドレスデコーダＵＹＤ０〜ＵＹＤ３１の
出力信号ＹＧ０〜ＹＧ３１がそれぞれ共通に供給される
。
は、特に制限されないが、図１９のＹアドレスデコーダ
ＹＤ０に代表して示されるように、各相補ビット線群す
なわちビット線選択信号ＹＳ０〜ＹＳ２５５に対応して
設けられる計２５６個のノアゲート回路ＮＯ１〜ＮＯ２
等と、これらのノアゲート回路８個ずつに対応して設け
られる計３２個の単位ＹアドレスデコーダＵＹＤ０〜Ｕ
ＹＤ３１とを含む。また、各冗長相補ビット線群すなわ
ちビット線選択信号ＹＲ０及びＹＲ１に対応して設けら
れる２個のノアゲート回路ＮＯ３及びＮＯ４を含み、さ
らにこれらのノアゲート回路に対応して設けられる２個
の単位ＹアドレスデコーダＵＹＤＲ０及びＵＹＤＲ１を
含む。このうち、ノアゲート回路ＮＯ１〜ＮＯ２等は、
特に制限されないが、隣接する８個がそれぞれグループ
化される。そして、各群を構成する８個のノアゲート回
路ＮＯ１〜ＮＯ２等の一方の入力端子には、対応するプ
リデコード信号Ｙ０〜Ｙ７がそれぞれ供給され、その他
方の入力端子には、対応するナンドゲート回路ＮＡ２つ
まりは単位ＹアドレスデコーダＵＹＤ０〜ＵＹＤ３１の
出力信号ＹＧ０〜ＹＧ３１がそれぞれ共通に供給される
。
【００５４】ナンドゲート回路ＮＡ２の第１ならびに第
２の入力端子には、特に制限されないが、プリデコード
信号ＡＹ８０〜ＡＹ８３ならびにＡＹ５０〜ＡＹ５７が
それぞれ所定の組み合わせで供給される。また、その第
３の入力端子は、回路の電源電圧に結合されるとともに
、抵抗Ｒ４を介して回路の接地電位に結合される。ナン
ドゲート回路ＮＡ２の第３の入力端子と回路の電源電圧
との間ならびに抵抗Ｒ４と回路の接地電位との間の配線
は、ともに最上層のアルミニウム配線層ＡＬ１を介して
形成され、それぞれ切断個所ＣＰ３６及びＣＰ３７とさ
れる。これにより、単位ＹアドレスデコーダＵＹＤ０〜
ＵＹＤ３１の出力信号ＹＧ０〜ＹＧ３１は、切断個所Ｃ
Ｐ３６が切断状態になく、プリデコード信号ＡＹ５０〜
ＡＹ５７ならびにＡＹ８０〜ＡＹ８３が対応する所定の
組み合わせでハイレベルとされることを条件に、選択的
にロウレベルとされる。そして、対応するこれらの出力
信号ＹＧ０〜ＹＧ３１がロウレベルとされ、対応するプ
リデコード信号Ｙ０〜Ｙ７がロウレベルとされることを
条件に、ビット線選択信号ＹＳ０〜ＹＳ２５５が択一的
にハイレベルとされ、メモリアレイＡＲＹＬの対応する
４本の相補ビット線が選択的に対応するコモンＩ／Ｏ線
ＩＯ０〜ＩＯ３に接続される。
２の入力端子には、特に制限されないが、プリデコード
信号ＡＹ８０〜ＡＹ８３ならびにＡＹ５０〜ＡＹ５７が
それぞれ所定の組み合わせで供給される。また、その第
３の入力端子は、回路の電源電圧に結合されるとともに
、抵抗Ｒ４を介して回路の接地電位に結合される。ナン
ドゲート回路ＮＡ２の第３の入力端子と回路の電源電圧
との間ならびに抵抗Ｒ４と回路の接地電位との間の配線
は、ともに最上層のアルミニウム配線層ＡＬ１を介して
形成され、それぞれ切断個所ＣＰ３６及びＣＰ３７とさ
れる。これにより、単位ＹアドレスデコーダＵＹＤ０〜
ＵＹＤ３１の出力信号ＹＧ０〜ＹＧ３１は、切断個所Ｃ
Ｐ３６が切断状態になく、プリデコード信号ＡＹ５０〜
ＡＹ５７ならびにＡＹ８０〜ＡＹ８３が対応する所定の
組み合わせでハイレベルとされることを条件に、選択的
にロウレベルとされる。そして、対応するこれらの出力
信号ＹＧ０〜ＹＧ３１がロウレベルとされ、対応するプ
リデコード信号Ｙ０〜Ｙ７がロウレベルとされることを
条件に、ビット線選択信号ＹＳ０〜ＹＳ２５５が択一的
にハイレベルとされ、メモリアレイＡＲＹＬの対応する
４本の相補ビット線が選択的に対応するコモンＩ／Ｏ線
ＩＯ０〜ＩＯ３に接続される。
【００５５】一方、冗長相補ビット線用のビット線選択
信号ＹＲ０及びＹＲ１に対応して設けられるノアゲート
回路ＮＯ３及びＮＯ４の一方の入力端子は、特に制限さ
れないが、図１９に例示されるように、並列形態とされ
る８個のＮチャンネルＭＯＳＦＥＴＱ５４〜Ｑ５７等を
介して回路の接地電位に結合されるとともに、抵抗Ｒ３
を介して回路の電源電圧に結合される。これらのノアゲ
ート回路の他方の入力端子には、対応するナンドゲート
回路ＮＡ３つまりは単位ＹアドレスデコーダＵＹＤＲ０
又はＵＹＤＲ１の出力信号ＹＧＲ０又はＹＧＲ１が供給
される。ＭＯＳＦＥＴＱ５４〜Ｑ５７等のゲートには、
対応するプリデコード信号Ｙ０〜Ｙ７が供給される。ま
た、特に制限されないが、ＭＯＳＦＥＴＱ５４〜Ｑ５７
等のドレインとノアゲート回路ＮＯ３及びＮＯ４の一方
の入力端子との間の配線は、ともに最上層のアルミニウ
ム配線層ＡＬ１を介して形成され、切断個所ＣＰ２８〜
ＣＰ３１等ならびにＣＰ３２〜ＣＰ３５等とされる。
信号ＹＲ０及びＹＲ１に対応して設けられるノアゲート
回路ＮＯ３及びＮＯ４の一方の入力端子は、特に制限さ
れないが、図１９に例示されるように、並列形態とされ
る８個のＮチャンネルＭＯＳＦＥＴＱ５４〜Ｑ５７等を
介して回路の接地電位に結合されるとともに、抵抗Ｒ３
を介して回路の電源電圧に結合される。これらのノアゲ
ート回路の他方の入力端子には、対応するナンドゲート
回路ＮＡ３つまりは単位ＹアドレスデコーダＵＹＤＲ０
又はＵＹＤＲ１の出力信号ＹＧＲ０又はＹＧＲ１が供給
される。ＭＯＳＦＥＴＱ５４〜Ｑ５７等のゲートには、
対応するプリデコード信号Ｙ０〜Ｙ７が供給される。ま
た、特に制限されないが、ＭＯＳＦＥＴＱ５４〜Ｑ５７
等のドレインとノアゲート回路ＮＯ３及びＮＯ４の一方
の入力端子との間の配線は、ともに最上層のアルミニウ
ム配線層ＡＬ１を介して形成され、切断個所ＣＰ２８〜
ＣＰ３１等ならびにＣＰ３２〜ＣＰ３５等とされる。
【００５６】単位ＹアドレスデコーダＵＹＤＲ０及びＵ
ＹＤＲ１を構成するナンドゲート回路ＮＡ３の第１及び
第２の入力端子は、インバータ回路Ｎ６及びＮ７の出力
端子にそれぞれ結合される。また、その第３の入力端子
は、回路の接地電位に結合されるとともに、抵抗Ｒ５を
介して回路の電源電圧に結合される。ナンドゲート回路
ＮＡ３の第３の入力端子と回路の接地電位との間ならび
に抵抗Ｒ５と回路の電源電圧との間の配線は、ともに最
上層のアルミニウム配線層ＡＬ１を介して形成され、そ
れぞれ切断個所ＣＰ３８及びＣＰ３９とされる。上記イ
ンバータ回路Ｎ６の入力端子は、並列形態とされる４個
のＮチャンネルＭＯＳＦＥＴＱ５８〜Ｑ６１を介して回
路の接地電位に結合され、さらに抵抗Ｒ６を介して回路
の電源電圧に結合される。ＭＯＳＦＥＴＱ５８〜Ｑ６１
のゲートには、対応するプリデコード信号ＡＹ８０〜Ａ
Ｙ８３がそれぞれ供給される。また、これらのＭＯＳＦ
ＥＴのドレインとインバータ回路Ｎ６の入力端子との間
の配線は、ともに最上層のアルミニウム配線層ＡＬ１を
介して形成され、それぞれ切断個所ＣＰ４０〜ＣＰ４３
とされる。同様に、インバータ回路Ｎ７の入力端子は、
並列形態とされる８個のＮチャンネルＭＯＳＦＥＴＱ６
２〜Ｑ６９を介して回路の接地電位に結合され、さらに
抵抗Ｒ７を介して回路の電源電圧に結合される。ＭＯＳ
ＦＥＴＱ６２〜Ｑ６９のゲートには、対応するプリデコ
ード信号ＡＹ５０〜ＡＹ５７がそれぞれ供給される。ま
た、これらのＭＯＳＦＥＴのドレインとインバータ回路
Ｎ７の入力端子との間の配線は、ともに最上層のアルミ
ニウム配線層ＡＬ１を介して形成され、それぞれ切断個
所ＣＰ４４〜ＣＰ５１とされる。
ＹＤＲ１を構成するナンドゲート回路ＮＡ３の第１及び
第２の入力端子は、インバータ回路Ｎ６及びＮ７の出力
端子にそれぞれ結合される。また、その第３の入力端子
は、回路の接地電位に結合されるとともに、抵抗Ｒ５を
介して回路の電源電圧に結合される。ナンドゲート回路
ＮＡ３の第３の入力端子と回路の接地電位との間ならび
に抵抗Ｒ５と回路の電源電圧との間の配線は、ともに最
上層のアルミニウム配線層ＡＬ１を介して形成され、そ
れぞれ切断個所ＣＰ３８及びＣＰ３９とされる。上記イ
ンバータ回路Ｎ６の入力端子は、並列形態とされる４個
のＮチャンネルＭＯＳＦＥＴＱ５８〜Ｑ６１を介して回
路の接地電位に結合され、さらに抵抗Ｒ６を介して回路
の電源電圧に結合される。ＭＯＳＦＥＴＱ５８〜Ｑ６１
のゲートには、対応するプリデコード信号ＡＹ８０〜Ａ
Ｙ８３がそれぞれ供給される。また、これらのＭＯＳＦ
ＥＴのドレインとインバータ回路Ｎ６の入力端子との間
の配線は、ともに最上層のアルミニウム配線層ＡＬ１を
介して形成され、それぞれ切断個所ＣＰ４０〜ＣＰ４３
とされる。同様に、インバータ回路Ｎ７の入力端子は、
並列形態とされる８個のＮチャンネルＭＯＳＦＥＴＱ６
２〜Ｑ６９を介して回路の接地電位に結合され、さらに
抵抗Ｒ７を介して回路の電源電圧に結合される。ＭＯＳ
ＦＥＴＱ６２〜Ｑ６９のゲートには、対応するプリデコ
ード信号ＡＹ５０〜ＡＹ５７がそれぞれ供給される。ま
た、これらのＭＯＳＦＥＴのドレインとインバータ回路
Ｎ７の入力端子との間の配線は、ともに最上層のアルミ
ニウム配線層ＡＬ１を介して形成され、それぞれ切断個
所ＣＰ４４〜ＣＰ５１とされる。
【００５７】切断個所ＣＰ２８〜ＣＰ５１がすべて切断
状態とされないダイナミック型ＲＡＭの初期状態におい
て、単位ＹアドレスデコーダＵＹＤＲ０及びＵＹＤＲ１
を構成するナンドゲート回路ＮＡ３の第３の入力端子は
回路の接地電位すなわちロウレベルに固定され、その出
力信号ＹＧＲ０及びＹＧＲ１はハイレベルに固定される
。このため、ビット線選択信号ＹＲ０及びＹＲ１はロウ
レベルに固定され、単位ＹアドレスデコーダＵＹＤＲ０
及びＵＹＤＲ１は実質的に作用しない。
状態とされないダイナミック型ＲＡＭの初期状態におい
て、単位ＹアドレスデコーダＵＹＤＲ０及びＵＹＤＲ１
を構成するナンドゲート回路ＮＡ３の第３の入力端子は
回路の接地電位すなわちロウレベルに固定され、その出
力信号ＹＧＲ０及びＹＧＲ１はハイレベルに固定される
。このため、ビット線選択信号ＹＲ０及びＹＲ１はロウ
レベルに固定され、単位ＹアドレスデコーダＵＹＤＲ０
及びＵＹＤＲ１は実質的に作用しない。
【００５８】ダイナミック型ＲＡＭのウェハ状態におけ
る機能試験においていずれかの相補ビット線に短絡障害
等が検出されると、まず試験装置により冗長相補ビット
線の割り当てが行われ、関連する配線修正データが配線
修正装置に伝達される。そして、ＹアドレスデコーダＹ
Ｄ０では、切断個所ＣＰ２９〜ＣＰ３１ならびにＣＰ３
２〜ＣＰ３５が必要な一つを残してすべて切断され、切
断個所ＣＰ４０〜ＣＰ４３ならびにＣＰ４４〜ＣＰ５１
がそれぞれ必要な一つを残してすべて切断されるととも
に、切断個所ＣＰ３８が切断される。その結果、単位Ｙ
アドレスデコーダＵＹＤＲ０又はＵＹＤＲ１が実質的に
有効となり、ビット線選択信号ＹＲ０又はＹＲ１が、置
き換えられた相補ビット線群と同一の選択条件で、言い
換えるならばプリデコード信号ＡＹ５０〜ＡＹ５７なら
びにＡＹ８０〜ＡＹ８３が対応する所定の組み合わせで
ハイレベルとされ、かつ対応するプリデコード信号Ｙ０
〜Ｙ７がロウレベルとされることを条件に、選択的にハ
イレベルとされる。これにより、欠陥相補ビット線を含
む相補ビット線群が冗長相補ビット線群に置き換えられ
、相補ビット線の冗長切り換えが実現される。
る機能試験においていずれかの相補ビット線に短絡障害
等が検出されると、まず試験装置により冗長相補ビット
線の割り当てが行われ、関連する配線修正データが配線
修正装置に伝達される。そして、ＹアドレスデコーダＹ
Ｄ０では、切断個所ＣＰ２９〜ＣＰ３１ならびにＣＰ３
２〜ＣＰ３５が必要な一つを残してすべて切断され、切
断個所ＣＰ４０〜ＣＰ４３ならびにＣＰ４４〜ＣＰ５１
がそれぞれ必要な一つを残してすべて切断されるととも
に、切断個所ＣＰ３８が切断される。その結果、単位Ｙ
アドレスデコーダＵＹＤＲ０又はＵＹＤＲ１が実質的に
有効となり、ビット線選択信号ＹＲ０又はＹＲ１が、置
き換えられた相補ビット線群と同一の選択条件で、言い
換えるならばプリデコード信号ＡＹ５０〜ＡＹ５７なら
びにＡＹ８０〜ＡＹ８３が対応する所定の組み合わせで
ハイレベルとされ、かつ対応するプリデコード信号Ｙ０
〜Ｙ７がロウレベルとされることを条件に、選択的にハ
イレベルとされる。これにより、欠陥相補ビット線を含
む相補ビット線群が冗長相補ビット線群に置き換えられ
、相補ビット線の冗長切り換えが実現される。
【００５９】以上のＸ系及びＹ系選択回路の説明から明
らかなように、この実施例のダイナミック型ＲＡＭにお
ける冗長切り換えは、ＸアドレスデコーダＸＤＬ又はＸ
ＤＲあるいはＹアドレスデコーダＹＤ０〜ＹＤ３の所定
の配線が、ウェハ状態においてプローブ検査を実施する
試験装置から配線修正データをインラインで受ける配線
修正装置により選択的に切断されることによって効率的
に実現される。言うまでもなく、このダイナミック型Ｒ
ＡＭにおける冗長切り換えは、従来のダイナミック型Ｒ
ＡＭにおいて行われてきた不良アドレスとメモリアクセ
スに際して供給されるアドレスとの比較照合動作を必要
とせず、そのためのハードウェアを必要としない。この
ため、この実施例のダイナミック型ＲＡＭでは、ワード
線又は相補ビット線の選択動作に要する時間が冗長切り
換えの有無にかかわらず高速化され、相応してダイナミ
ック型ＲＡＭのアクセスタイムが高速化されるとともに
、冗長切り換えに要する回路素子数が削減され、ダイナ
ミック型ＲＡＭのチップ面積が縮小されるものとなる。
らかなように、この実施例のダイナミック型ＲＡＭにお
ける冗長切り換えは、ＸアドレスデコーダＸＤＬ又はＸ
ＤＲあるいはＹアドレスデコーダＹＤ０〜ＹＤ３の所定
の配線が、ウェハ状態においてプローブ検査を実施する
試験装置から配線修正データをインラインで受ける配線
修正装置により選択的に切断されることによって効率的
に実現される。言うまでもなく、このダイナミック型Ｒ
ＡＭにおける冗長切り換えは、従来のダイナミック型Ｒ
ＡＭにおいて行われてきた不良アドレスとメモリアクセ
スに際して供給されるアドレスとの比較照合動作を必要
とせず、そのためのハードウェアを必要としない。この
ため、この実施例のダイナミック型ＲＡＭでは、ワード
線又は相補ビット線の選択動作に要する時間が冗長切り
換えの有無にかかわらず高速化され、相応してダイナミ
ック型ＲＡＭのアクセスタイムが高速化されるとともに
、冗長切り換えに要する回路素子数が削減され、ダイナ
ミック型ＲＡＭのチップ面積が縮小されるものとなる。
【００６０】３．３．アドレス比較照合による冗長切り
換え方式への応用 図２０には、配線修正装置による配線切断を、アドレス
比較照合による冗長切り換え方式を採る従来のダイナミ
ック型ＲＡＭに適用した場合の部分的なブロック図が示
され、図２１ならびに図２２には、図２０のダイナミッ
ク型ＲＡＭに含まれる不良アドレスＲＯＭの一実施例の
部分的な回路図ならびに断面構造図がそれぞれ示されて
いる。
換え方式への応用 図２０には、配線修正装置による配線切断を、アドレス
比較照合による冗長切り換え方式を採る従来のダイナミ
ック型ＲＡＭに適用した場合の部分的なブロック図が示
され、図２１ならびに図２２には、図２０のダイナミッ
ク型ＲＡＭに含まれる不良アドレスＲＯＭの一実施例の
部分的な回路図ならびに断面構造図がそれぞれ示されて
いる。
【００６１】図２０において、ダイナミック型ＲＡＭは
、冗長ワード線ＷＲ０〜ＷＲ３に対応して設けられる４
個の不良アドレスＲＯＭ（ＲＯＭ０〜ＲＯＭ３）ならび
にアドレス比較回路ＸＡＣ０〜ＸＡＣ３を備え、さらに
冗長ビット線選択信号ＹＲ０及びＹＲ１に対応して設け
られる２個の不良アドレスＲＯＭ（ＲＯＭ４及びＲＯＭ
５）ならびにアドレス比較回路ＹＡＣ０及びＹＡＣ１を
備える。これらの不良アドレスＲＯＭ及びアドレス比較
回路は、以下に示す点を除いて、従来のダイナミック型
ＲＡＭの場合と同一に作用し、対応する冗長ワード線又
は冗長相補ビット線を選択的に選択状態とする。
、冗長ワード線ＷＲ０〜ＷＲ３に対応して設けられる４
個の不良アドレスＲＯＭ（ＲＯＭ０〜ＲＯＭ３）ならび
にアドレス比較回路ＸＡＣ０〜ＸＡＣ３を備え、さらに
冗長ビット線選択信号ＹＲ０及びＹＲ１に対応して設け
られる２個の不良アドレスＲＯＭ（ＲＯＭ４及びＲＯＭ
５）ならびにアドレス比較回路ＹＡＣ０及びＹＡＣ１を
備える。これらの不良アドレスＲＯＭ及びアドレス比較
回路は、以下に示す点を除いて、従来のダイナミック型
ＲＡＭの場合と同一に作用し、対応する冗長ワード線又
は冗長相補ビット線を選択的に選択状態とする。
【００６２】すなわち、この実施例において、不良アド
レスＲＯＭ（ＲＯＭ０〜ＲＯＭ５）は、図２１の不良ア
ドレスＲＯＭ（ＲＯＭ０）に代表して示されるように、
不良アドレスの各ビットに対応して設けられる例えば８
個の単位ヒューズ回路ＵＦＣ０〜ＵＦＣ７を備える。ま
た、これらの単位ヒューズ回路は、図２２に例示される
ように、最上層のアルミニウム配線層ＡＬ１を介して形
成され実質的なヒューズ手段として作用する切断個所Ｃ
Ｐ５２〜ＣＰ５８をそれぞれ含む。単位ヒューズ回路Ｕ
ＦＣ０〜ＵＦＣ７の相補出力信号ＥＸ００〜ＥＸ０７の
非反転及び反転信号は、対応する切断個所ＣＰ５２〜Ｃ
Ｐ５８が切断されることで、それぞれ選択的にハイレベ
ル又はロウレベルとされる。これにより、これらの単位
ヒューズ回路は、冗長ワード線又は冗長相補ビット線に
割り当てられた不良アドレスを記憶するＲＯＭ（読み出
し専用メモリ）として作用する。
レスＲＯＭ（ＲＯＭ０〜ＲＯＭ５）は、図２１の不良ア
ドレスＲＯＭ（ＲＯＭ０）に代表して示されるように、
不良アドレスの各ビットに対応して設けられる例えば８
個の単位ヒューズ回路ＵＦＣ０〜ＵＦＣ７を備える。ま
た、これらの単位ヒューズ回路は、図２２に例示される
ように、最上層のアルミニウム配線層ＡＬ１を介して形
成され実質的なヒューズ手段として作用する切断個所Ｃ
Ｐ５２〜ＣＰ５８をそれぞれ含む。単位ヒューズ回路Ｕ
ＦＣ０〜ＵＦＣ７の相補出力信号ＥＸ００〜ＥＸ０７の
非反転及び反転信号は、対応する切断個所ＣＰ５２〜Ｃ
Ｐ５８が切断されることで、それぞれ選択的にハイレベ
ル又はロウレベルとされる。これにより、これらの単位
ヒューズ回路は、冗長ワード線又は冗長相補ビット線に
割り当てられた不良アドレスを記憶するＲＯＭ（読み出
し専用メモリ）として作用する。
【００６３】この実施例において、不良アドレスＲＯＭ
（ＲＯＭ０〜ＲＯＭ５）に設けられる切断個所ＣＰ５２
〜ＣＰ５８等は、高精度の配線修正装置により切断され
る。このため、これらの切断個所は、ポリシリコンを用
いて形成される従来のヒューズ手段に比べて著しく小さ
なレイアウトピッチをもって形成することが可能となる
。その結果、相応して不良アドレスＲＯＭの所要レイア
ウト面積が縮小され、ダイナミック型ＲＡＭのチップ面
積が縮小されるものとなる。
（ＲＯＭ０〜ＲＯＭ５）に設けられる切断個所ＣＰ５２
〜ＣＰ５８等は、高精度の配線修正装置により切断され
る。このため、これらの切断個所は、ポリシリコンを用
いて形成される従来のヒューズ手段に比べて著しく小さ
なレイアウトピッチをもって形成することが可能となる
。その結果、相応して不良アドレスＲＯＭの所要レイア
ウト面積が縮小され、ダイナミック型ＲＡＭのチップ面
積が縮小されるものとなる。
【００６４】４．電源回路と内部電圧のトリミング方式
この実施例のダイナミック型ＲＡＭでは、メモリアレイ
及びその周辺回路を構成する回路素子の微細化・大容量
化が進み、これらの回路素子の耐圧低下やソフトエラー
が問題視される。したがって、ダイナミック型ＲＡＭの
大半の内部回路は、例えば＋３．３Ｖのように比較的小
さな絶対値の内部電源電圧ＶＣＬをその動作電源電圧と
し、この内部電源電圧ＶＣＬを形成するための降圧回路
ＶＤが設けられる。一方、この実施例のダイナミック型
ＲＡＭでは、Ｐ型半導体基板に所定の基板バックバイア
ス電圧ＶＢＢを与えることでＭＯＳＦＥＴの動作特性を
制御して動作の安定化を図る方法が採られ、この基板バ
ックバイアス電圧ＶＢＢを形成するための基板電位発生
回路ＶＢＢＧが設けられる。さらに、この実施例のダイ
ナミック型ＲＡＭでは、前述のように、その絶対値が内
部電源電圧ＶＣＬより大きな所定の高電圧ＶＣＨを指定
されたワード線に選択的に伝達することでワード線の選
択動作を行ういわゆるスタティックワード線選択方式が
採られ、この高電圧ＶＣＨを形成するための高電圧発生
回路ＶＣＨＧが設けられる。以下、降圧回路ＶＤ及び基
板電位発生回路ＶＢＢＧの構成と内部電源電圧ＶＣＬ及
び基板バックバイアス電圧ＶＢＢのトリミング方式につ
いて説明する。
この実施例のダイナミック型ＲＡＭでは、メモリアレイ
及びその周辺回路を構成する回路素子の微細化・大容量
化が進み、これらの回路素子の耐圧低下やソフトエラー
が問題視される。したがって、ダイナミック型ＲＡＭの
大半の内部回路は、例えば＋３．３Ｖのように比較的小
さな絶対値の内部電源電圧ＶＣＬをその動作電源電圧と
し、この内部電源電圧ＶＣＬを形成するための降圧回路
ＶＤが設けられる。一方、この実施例のダイナミック型
ＲＡＭでは、Ｐ型半導体基板に所定の基板バックバイア
ス電圧ＶＢＢを与えることでＭＯＳＦＥＴの動作特性を
制御して動作の安定化を図る方法が採られ、この基板バ
ックバイアス電圧ＶＢＢを形成するための基板電位発生
回路ＶＢＢＧが設けられる。さらに、この実施例のダイ
ナミック型ＲＡＭでは、前述のように、その絶対値が内
部電源電圧ＶＣＬより大きな所定の高電圧ＶＣＨを指定
されたワード線に選択的に伝達することでワード線の選
択動作を行ういわゆるスタティックワード線選択方式が
採られ、この高電圧ＶＣＨを形成するための高電圧発生
回路ＶＣＨＧが設けられる。以下、降圧回路ＶＤ及び基
板電位発生回路ＶＢＢＧの構成と内部電源電圧ＶＣＬ及
び基板バックバイアス電圧ＶＢＢのトリミング方式につ
いて説明する。
【００６５】４．１．降圧回路と内部電源電圧のトリミ
ング方式 図２３には、図１のダイナミック型ＲＡＭの降圧回路Ｖ
Ｄの一実施例の回路図が示されている。図２３において
、降圧回路ＶＤは、特に制限されないが、差動ＭＯＳＦ
ＥＴを基本構成とする３個の演算増幅回路ＯＡ１〜ＯＡ
３と、同様に差動ＭＯＳＦＥＴを基本構成とする基準電
位切り換え回路ＶＬＳとを備え、外部端子ＶＣＣを介し
て供給される外部電源電圧ＶＣＣをもとに、所定の内部
電源電圧ＶＣＬを形成する。この実施例において、外部
電源電圧ＶＣＣは、特に制限されないが、＋５．０Ｖの
ような正の電源電圧とされ、内部電源電圧ＶＣＬは、前
述のように、＋３．３Ｖとされる。
ング方式 図２３には、図１のダイナミック型ＲＡＭの降圧回路Ｖ
Ｄの一実施例の回路図が示されている。図２３において
、降圧回路ＶＤは、特に制限されないが、差動ＭＯＳＦ
ＥＴを基本構成とする３個の演算増幅回路ＯＡ１〜ＯＡ
３と、同様に差動ＭＯＳＦＥＴを基本構成とする基準電
位切り換え回路ＶＬＳとを備え、外部端子ＶＣＣを介し
て供給される外部電源電圧ＶＣＣをもとに、所定の内部
電源電圧ＶＣＬを形成する。この実施例において、外部
電源電圧ＶＣＣは、特に制限されないが、＋５．０Ｖの
ような正の電源電圧とされ、内部電源電圧ＶＣＬは、前
述のように、＋３．３Ｖとされる。
【００６６】降圧回路ＶＤの演算増幅回路ＯＡ１を構成
する一方の差動ＭＯＳＦＥＴＱ７０のゲートには、特に
制限されないが、図示されない定電圧発生回路から定電
圧ＶＲＮが供給され、そのドレインは、Ｐチャンネル型
の出力ＭＯＳＦＥＴＱ３のゲートに結合される。この出
力ＭＯＳＦＥＴＱ３のソースは、外部電源電圧ＶＣＣに
結合され、そのドレインは、そのゲートに内部制御信号
ＴＶＬＫを受けるＰチャンネルＭＯＳＦＥＴＱ４を介し
て基準電位出力ノードＶＬに結合され、さらに９個の直
列抵抗Ｒ８〜Ｒ１６を介して回路の接地電位に結合され
る。これらの直列抵抗の隣接する二つの抵抗の共通結合
されたノードは、ＮチャンネルＭＯＳＦＥＴＱ７２〜Ｑ
７９を介して他方の差動ＭＯＳＦＥＴＱ７１のゲートに
結合される。ＭＯＳＦＥＴＱ７２〜Ｑ７９のゲートは、
特に制限されないが、対応する試験パッドＴＰ１〜ＴＰ
８にそれぞれ結合される。また、対応する抵抗Ｒ１６〜
Ｒ２３を介して外部電源電圧ＶＣＣに結合され、対応す
る抵抗Ｒ２４〜Ｒ３１を介して回路の接地電位に結合さ
れる。抵抗Ｒ１６〜Ｒ２３と外部電源電圧ＶＣＣとの間
の配線は、最上層のアルミニウム配線層ＡＬ１を介して
形成され、それぞれ切断個所ＣＰ７１〜ＣＰ７８とされ
る。同様に、抵抗Ｒ２４〜Ｒ３１と回路の接地電位との
間の配線は、最上層のアルミニウム配線層ＡＬ１を介し
て形成され、それぞれ切断個所ＣＰ７９〜ＣＰ８６とさ
れる。
する一方の差動ＭＯＳＦＥＴＱ７０のゲートには、特に
制限されないが、図示されない定電圧発生回路から定電
圧ＶＲＮが供給され、そのドレインは、Ｐチャンネル型
の出力ＭＯＳＦＥＴＱ３のゲートに結合される。この出
力ＭＯＳＦＥＴＱ３のソースは、外部電源電圧ＶＣＣに
結合され、そのドレインは、そのゲートに内部制御信号
ＴＶＬＫを受けるＰチャンネルＭＯＳＦＥＴＱ４を介し
て基準電位出力ノードＶＬに結合され、さらに９個の直
列抵抗Ｒ８〜Ｒ１６を介して回路の接地電位に結合され
る。これらの直列抵抗の隣接する二つの抵抗の共通結合
されたノードは、ＮチャンネルＭＯＳＦＥＴＱ７２〜Ｑ
７９を介して他方の差動ＭＯＳＦＥＴＱ７１のゲートに
結合される。ＭＯＳＦＥＴＱ７２〜Ｑ７９のゲートは、
特に制限されないが、対応する試験パッドＴＰ１〜ＴＰ
８にそれぞれ結合される。また、対応する抵抗Ｒ１６〜
Ｒ２３を介して外部電源電圧ＶＣＣに結合され、対応す
る抵抗Ｒ２４〜Ｒ３１を介して回路の接地電位に結合さ
れる。抵抗Ｒ１６〜Ｒ２３と外部電源電圧ＶＣＣとの間
の配線は、最上層のアルミニウム配線層ＡＬ１を介して
形成され、それぞれ切断個所ＣＰ７１〜ＣＰ７８とされ
る。同様に、抵抗Ｒ２４〜Ｒ３１と回路の接地電位との
間の配線は、最上層のアルミニウム配線層ＡＬ１を介し
て形成され、それぞれ切断個所ＣＰ７９〜ＣＰ８６とさ
れる。
【００６７】上記切断個所ＣＰ７１〜ＣＰ８６がともに
切断されず、ダイナミック型ＲＡＭが初期状態にあると
き、ＭＯＳＦＥＴＱ７２〜Ｑ７９は、対応する試験パッ
ドＴＰ１〜ＴＰ８に外部電源電圧ＶＣＣのようなハイレ
ベルの試験制御信号が供給されることによって択一的に
オン状態とされる。このとき、基準電位ＶＬは、オン状
態とされるＭＯＳＦＥＴＱ７２〜Ｑ７９の基準電位出力
ノードＶＬ側にある直列抵抗の合成抵抗ＲＨと回路の接
地電位側にある直列抵抗の合成抵抗ＲＬとによって分圧
された後、帰還電圧ＶＲＦとして差動ＭＯＳＦＥＴＱ７
１のゲートに供給される。帰還電圧ＶＲＦが定電圧ＶＲ
Ｎより低いとき、差動ＭＯＳＦＥＴＱ７０のドレイン電
圧すなわち出力ＭＯＳＦＥＴＱ３のゲート電圧は低くさ
れる。したがって、出力ＭＯＳＦＥＴＱ３のコンダクタ
ンスが大きくされ、基準電位ＶＬすなわち帰還電圧ＶＲ
Ｆが高くされる。一方、帰還電圧ＶＲＦが定電圧ＶＲＮ
より高いとき、差動ＭＯＳＦＥＴＱ７０のドレイン電圧
すなわち出力ＭＯＳＦＥＴＱ３のゲート電圧は高くされ
る。したがって、出力ＭＯＳＦＥＴＱ３のコンダクタン
スが小さくされ、基準電位ＶＬすなわち帰還電圧ＶＲＦ
が低くされる。つまり、演算増幅回路ＯＡ１は、帰還電
圧ＶＲＦ及び定電圧ＶＲＮの電位を一致させるべく作用
し、結果的に、基準電位ＶＬを、 ＶＬ＝ＶＲＮ×（１＋ＲＨ／ＲＬ） なる電位とすべく作用するものとなる。
切断されず、ダイナミック型ＲＡＭが初期状態にあると
き、ＭＯＳＦＥＴＱ７２〜Ｑ７９は、対応する試験パッ
ドＴＰ１〜ＴＰ８に外部電源電圧ＶＣＣのようなハイレ
ベルの試験制御信号が供給されることによって択一的に
オン状態とされる。このとき、基準電位ＶＬは、オン状
態とされるＭＯＳＦＥＴＱ７２〜Ｑ７９の基準電位出力
ノードＶＬ側にある直列抵抗の合成抵抗ＲＨと回路の接
地電位側にある直列抵抗の合成抵抗ＲＬとによって分圧
された後、帰還電圧ＶＲＦとして差動ＭＯＳＦＥＴＱ７
１のゲートに供給される。帰還電圧ＶＲＦが定電圧ＶＲ
Ｎより低いとき、差動ＭＯＳＦＥＴＱ７０のドレイン電
圧すなわち出力ＭＯＳＦＥＴＱ３のゲート電圧は低くさ
れる。したがって、出力ＭＯＳＦＥＴＱ３のコンダクタ
ンスが大きくされ、基準電位ＶＬすなわち帰還電圧ＶＲ
Ｆが高くされる。一方、帰還電圧ＶＲＦが定電圧ＶＲＮ
より高いとき、差動ＭＯＳＦＥＴＱ７０のドレイン電圧
すなわち出力ＭＯＳＦＥＴＱ３のゲート電圧は高くされ
る。したがって、出力ＭＯＳＦＥＴＱ３のコンダクタン
スが小さくされ、基準電位ＶＬすなわち帰還電圧ＶＲＦ
が低くされる。つまり、演算増幅回路ＯＡ１は、帰還電
圧ＶＲＦ及び定電圧ＶＲＮの電位を一致させるべく作用
し、結果的に、基準電位ＶＬを、 ＶＬ＝ＶＲＮ×（１＋ＲＨ／ＲＬ） なる電位とすべく作用するものとなる。
【００６８】基準電位ＶＬは、演算増幅回路ＯＡ２を構
成する一方の差動ＭＯＳＦＥＴＱ８２のゲートに供給さ
れるとともに、演算増幅回路ＯＡ３を構成する一方の差
動ＭＯＳＦＥＴＱ８４のゲートに供給される。演算増幅
回路ＯＡ２は、比較的大きなコンダクタンスを有するＰ
チャンネル型の出力ＭＯＳＦＥＴＱ６を含み、比較的大
きな電流供給能力を有する。そして、ダイナミック型Ｒ
ＡＭが選択状態とされ内部制御信号ＬＣがハイレベルと
されることで選択的に動作状態とされ、上記基準電位Ｖ
Ｌと内部電源電圧ＶＣＬとを一致させるべく作用する。 一方、演算増幅回路ＯＡ３は、比較的小さなコンダクタ
ンスを有するＰチャンネル型の出力ＭＯＳＦＥＴＱ７を
含み、比較的小さな電流供給能力を有する。演算増幅回
路ＯＡ３は、定常的に動作状態とされ、同様に基準電位
ＶＬと内部電源電圧ＶＣＬとを一致させるべく作用する
。これにより、内部電源電圧ＶＣＬは、ＶＣＬ＝ＶＬ ＝ＶＲＮ×（１＋ＲＨ／ＲＬ） なる電位に設定される。
成する一方の差動ＭＯＳＦＥＴＱ８２のゲートに供給さ
れるとともに、演算増幅回路ＯＡ３を構成する一方の差
動ＭＯＳＦＥＴＱ８４のゲートに供給される。演算増幅
回路ＯＡ２は、比較的大きなコンダクタンスを有するＰ
チャンネル型の出力ＭＯＳＦＥＴＱ６を含み、比較的大
きな電流供給能力を有する。そして、ダイナミック型Ｒ
ＡＭが選択状態とされ内部制御信号ＬＣがハイレベルと
されることで選択的に動作状態とされ、上記基準電位Ｖ
Ｌと内部電源電圧ＶＣＬとを一致させるべく作用する。 一方、演算増幅回路ＯＡ３は、比較的小さなコンダクタ
ンスを有するＰチャンネル型の出力ＭＯＳＦＥＴＱ７を
含み、比較的小さな電流供給能力を有する。演算増幅回
路ＯＡ３は、定常的に動作状態とされ、同様に基準電位
ＶＬと内部電源電圧ＶＣＬとを一致させるべく作用する
。これにより、内部電源電圧ＶＣＬは、ＶＣＬ＝ＶＬ ＝ＶＲＮ×（１＋ＲＨ／ＲＬ） なる電位に設定される。
【００６９】前述のように、合成抵抗ＲＨ及びＲＬの値
は、試験パッドＴＰ１〜ＴＰ８にハイレベルの試験制御
信号が供給されることによって選択的に切り換えられる
。これらの試験制御信号は、特に制限されないが、ウェ
ハ状態で行われるダイナミック型ＲＡＭのプローブ試験
において、試験装置から供給される。試験装置は、この
試験結果に基づいて切断個所ＣＰ７１〜ＣＰ８６を切断
するための配線修正データを作成し、インラインで配線
修正装置に送る。そして、配線修正装置は、試験装置か
ら送られた配線修正データに従って、上記切断個所ＣＰ
７１〜ＣＰ８６を選択的に組み合わせて切断する。これ
により、基準電位ＶＬが最適レベルとなるべくトリミン
グされる。
は、試験パッドＴＰ１〜ＴＰ８にハイレベルの試験制御
信号が供給されることによって選択的に切り換えられる
。これらの試験制御信号は、特に制限されないが、ウェ
ハ状態で行われるダイナミック型ＲＡＭのプローブ試験
において、試験装置から供給される。試験装置は、この
試験結果に基づいて切断個所ＣＰ７１〜ＣＰ８６を切断
するための配線修正データを作成し、インラインで配線
修正装置に送る。そして、配線修正装置は、試験装置か
ら送られた配線修正データに従って、上記切断個所ＣＰ
７１〜ＣＰ８６を選択的に組み合わせて切断する。これ
により、基準電位ＶＬが最適レベルとなるべくトリミン
グされる。
【００７０】４．２．基板電位発生回路と基板バックバ
イアス電圧のトリミング方式 図２４には、図１のダイナミック型ＲＡＭの基板電位発
生回路ＶＢＢＧの一実施例の回路図が示されている。図
２４において、基板電位発生回路ＶＢＢＧは、特に制限
されないが、レベル検出回路ＬＶＣと発振回路ＯＳＣな
らびにチャージポンプ回路ＣＰとを備え、内部電源電圧
ＶＣＬをもとに所定の負電位の基板バックバイアス電圧
ＶＢＢを形成する。
イアス電圧のトリミング方式 図２４には、図１のダイナミック型ＲＡＭの基板電位発
生回路ＶＢＢＧの一実施例の回路図が示されている。図
２４において、基板電位発生回路ＶＢＢＧは、特に制限
されないが、レベル検出回路ＬＶＣと発振回路ＯＳＣな
らびにチャージポンプ回路ＣＰとを備え、内部電源電圧
ＶＣＬをもとに所定の負電位の基板バックバイアス電圧
ＶＢＢを形成する。
【００７１】基板電位発生回路ＶＢＢＧのレベル検出回
路ＬＶＣは、特に制限されないが、レベル判定回路とし
て作用するインバータ回路Ｎ６の入力端子と基板バック
バイアス電圧供給点ＶＢＢとの間に直列形態に設けられ
る３個のＮチャンネルＭＯＳＦＥＴＱ８６〜Ｑ８８を含
む。このうち、ＭＯＳＦＥＴＱ８６のゲートには、特に
制限されないが、内部制御信号ＶＢＴＢの反転信号が供
給され、ＭＯＳＦＥＴＱ８７及びＱ８８は、そのゲート
及びドレインが共通結合されることでダイオード形態と
される。ＭＯＳＦＥＴＱ８７の共通結合されたゲート及
びドレインとＭＯＳＦＥＴＱ８８の共通結合されたゲー
ト及びドレインとの間には、ＮチャンネルＭＯＳＦＥＴ
Ｑ８９が設けられ、ＭＯＳＦＥＴＱ８８の共通結合され
たゲート及びドレインと基板バックバイアス電圧供給点
ＶＢＢとの間には、ＮチャンネルＭＯＳＦＥＴＱ９０が
設けられる。これらのＭＯＳＦＥＴＱ８９及びＱ９０の
ゲートは、対応する試験パッドＴＰ９及びＴＰ１０にそ
れぞれ結合される。また、対応する抵抗Ｒ３２及びＲ３
３を介して回路の電源電圧に結合されるとともに、対応
する抵抗Ｒ３４及びＲ３５を介して基板バックバイアス
電圧供給点ＶＢＢに結合される。抵抗Ｒ３２及びＲ３３
と回路の電源電圧との間の配線は、最上層のアルミニウ
ム配線層ＡＬ１により形成され、それぞれ切断個所ＣＰ
８７及びＣＰ８８とされる。同様に、抵抗Ｒ３４及びＲ
３５と基板バックバイアス電圧供給点ＶＢＢとの間の配
線は、最上層のアルミニウム配線層ＡＬ１により形成さ
れ、それぞれ切断個所ＣＰ８９及びＣＰ９０とされる。
路ＬＶＣは、特に制限されないが、レベル判定回路とし
て作用するインバータ回路Ｎ６の入力端子と基板バック
バイアス電圧供給点ＶＢＢとの間に直列形態に設けられ
る３個のＮチャンネルＭＯＳＦＥＴＱ８６〜Ｑ８８を含
む。このうち、ＭＯＳＦＥＴＱ８６のゲートには、特に
制限されないが、内部制御信号ＶＢＴＢの反転信号が供
給され、ＭＯＳＦＥＴＱ８７及びＱ８８は、そのゲート
及びドレインが共通結合されることでダイオード形態と
される。ＭＯＳＦＥＴＱ８７の共通結合されたゲート及
びドレインとＭＯＳＦＥＴＱ８８の共通結合されたゲー
ト及びドレインとの間には、ＮチャンネルＭＯＳＦＥＴ
Ｑ８９が設けられ、ＭＯＳＦＥＴＱ８８の共通結合され
たゲート及びドレインと基板バックバイアス電圧供給点
ＶＢＢとの間には、ＮチャンネルＭＯＳＦＥＴＱ９０が
設けられる。これらのＭＯＳＦＥＴＱ８９及びＱ９０の
ゲートは、対応する試験パッドＴＰ９及びＴＰ１０にそ
れぞれ結合される。また、対応する抵抗Ｒ３２及びＲ３
３を介して回路の電源電圧に結合されるとともに、対応
する抵抗Ｒ３４及びＲ３５を介して基板バックバイアス
電圧供給点ＶＢＢに結合される。抵抗Ｒ３２及びＲ３３
と回路の電源電圧との間の配線は、最上層のアルミニウ
ム配線層ＡＬ１により形成され、それぞれ切断個所ＣＰ
８７及びＣＰ８８とされる。同様に、抵抗Ｒ３４及びＲ
３５と基板バックバイアス電圧供給点ＶＢＢとの間の配
線は、最上層のアルミニウム配線層ＡＬ１により形成さ
れ、それぞれ切断個所ＣＰ８９及びＣＰ９０とされる。
【００７２】上記切断個所ＣＰ８７〜ＣＰ９０がともに
切断されず、ダイナミック型ＲＡＭが初期状態にあると
き、ＭＯＳＦＥＴＱ８９及びＱ９０は、対応する試験パ
ッドＴＰ１〜ＴＰ８に内部電源電圧ＶＣＬのようなハイ
レベルの試験制御信号が供給されることによって選択的
にオン状態とされる。このとき、ＭＯＳＦＥＴＱ８７及
びＱ８８は、対応するＭＯＳＦＥＴＱ８９又はＱ９０が
オフ状態とされることで選択的に有効とされ、これによ
ってインバータ回路Ｎ６による基板バックバイアス電圧
ＶＢＢの判定レベルが選択的に設定される。すなわち、
インバータ回路Ｎ６の出力信号は、例えばＭＯＳＦＥＴ
Ｑ８９及びＱ９０がともにオフ状態とされＭＯＳＦＥＴ
Ｑ８７及びＱ８８がともに有効とされるとき、基板バッ
クバイアス電圧ＶＢＢの絶対値が２×Ｖｔｈｎ（ここで
、ＶｔｈｎはＮチャンネルＭＯＳＦＥＴのしきい値電圧
を示す。以下同様）より小さくされることで選択的にロ
ウレベルとされ、これによってレベル検出回路ＬＶＣの
反転出力信号ＶＢＳＢが選択的にロウレベルとされる。 また、例えばＭＯＳＦＥＴＱ８９又はＱ９０のいずれか
一方がオフ状態とされＭＯＳＦＥＴＱ８７又はＱ８８の
いずれか一方が有効とされるとき、基板バックバイアス
電圧ＶＢＢの絶対値がＶｔｈｎより小さくされることで
選択的にロウレベルとされ、これによってレベル検出回
路ＬＶＣの反転出力信号ＶＢＳＢが選択的にロウレベル
とされる。つまり、ＭＯＳＦＥＴＱ８９及び９０が選択
的にオフ状態又はオン状態とされることで、レベル検出
回路ＬＶＣつまりは基板電位発生回路ＶＢＢＧの基板バ
ックバイアス電圧ＶＢＢに対する判定レベルが選択的に
トリミングされるものとなる。
切断されず、ダイナミック型ＲＡＭが初期状態にあると
き、ＭＯＳＦＥＴＱ８９及びＱ９０は、対応する試験パ
ッドＴＰ１〜ＴＰ８に内部電源電圧ＶＣＬのようなハイ
レベルの試験制御信号が供給されることによって選択的
にオン状態とされる。このとき、ＭＯＳＦＥＴＱ８７及
びＱ８８は、対応するＭＯＳＦＥＴＱ８９又はＱ９０が
オフ状態とされることで選択的に有効とされ、これによ
ってインバータ回路Ｎ６による基板バックバイアス電圧
ＶＢＢの判定レベルが選択的に設定される。すなわち、
インバータ回路Ｎ６の出力信号は、例えばＭＯＳＦＥＴ
Ｑ８９及びＱ９０がともにオフ状態とされＭＯＳＦＥＴ
Ｑ８７及びＱ８８がともに有効とされるとき、基板バッ
クバイアス電圧ＶＢＢの絶対値が２×Ｖｔｈｎ（ここで
、ＶｔｈｎはＮチャンネルＭＯＳＦＥＴのしきい値電圧
を示す。以下同様）より小さくされることで選択的にロ
ウレベルとされ、これによってレベル検出回路ＬＶＣの
反転出力信号ＶＢＳＢが選択的にロウレベルとされる。 また、例えばＭＯＳＦＥＴＱ８９又はＱ９０のいずれか
一方がオフ状態とされＭＯＳＦＥＴＱ８７又はＱ８８の
いずれか一方が有効とされるとき、基板バックバイアス
電圧ＶＢＢの絶対値がＶｔｈｎより小さくされることで
選択的にロウレベルとされ、これによってレベル検出回
路ＬＶＣの反転出力信号ＶＢＳＢが選択的にロウレベル
とされる。つまり、ＭＯＳＦＥＴＱ８９及び９０が選択
的にオフ状態又はオン状態とされることで、レベル検出
回路ＬＶＣつまりは基板電位発生回路ＶＢＢＧの基板バ
ックバイアス電圧ＶＢＢに対する判定レベルが選択的に
トリミングされるものとなる。
【００７３】レベル検出回路ＬＶＣの反転出力信号ＶＢ
ＳＢは、特に制限されないが、発振回路ＯＳＣのナンド
ゲート回路ＮＡ４の一方の入力端子に供給される。この
ナンドゲート回路ＮＡ４の他方の入力端子には、ダイナ
ミック型ＲＡＭが選択状態とされるとき選択的にロウレ
ベルとされる反転内部制御信号Ｒ１Ｂが供給される。発
振回路ＯＳＣは、さらにインバータ回路Ｎ７と２個のナ
ンドゲート回路ＮＡ５及びＮＡ６とがリング状に結合さ
れてなるいわゆるリングオシレータを含む。ナンドゲー
ト回路ＮＡ５及びＮＡ６の他方の入力端子には、上記ナ
ンドゲート回路ＮＡ４の出力信号が共通に供給される。 これにより、ナンドゲート回路ＮＡ５及びＮＡ６を含む
リングオシレータは、ナンドゲート回路ＮＡ４の出力信
号がハイレベルとされるとき、言い換えるならば、基板
バックバイアス電圧ＶＢＢの絶対値がインバータ回路Ｎ
６の判定レベルより小さくなりレベル検出回路ＬＶＣの
反転出力信号ＶＢＳＢがロウレベルとされるとき、ある
いはダイナミック型ＲＡＭが選択状態とされ反転内部制
御信号Ｒ１Ｂがロウレベルとされるとき、選択的に動作
状態とされ、所定の周波数のパルス信号ＯＳＣＶを形成
する。
ＳＢは、特に制限されないが、発振回路ＯＳＣのナンド
ゲート回路ＮＡ４の一方の入力端子に供給される。この
ナンドゲート回路ＮＡ４の他方の入力端子には、ダイナ
ミック型ＲＡＭが選択状態とされるとき選択的にロウレ
ベルとされる反転内部制御信号Ｒ１Ｂが供給される。発
振回路ＯＳＣは、さらにインバータ回路Ｎ７と２個のナ
ンドゲート回路ＮＡ５及びＮＡ６とがリング状に結合さ
れてなるいわゆるリングオシレータを含む。ナンドゲー
ト回路ＮＡ５及びＮＡ６の他方の入力端子には、上記ナ
ンドゲート回路ＮＡ４の出力信号が共通に供給される。 これにより、ナンドゲート回路ＮＡ５及びＮＡ６を含む
リングオシレータは、ナンドゲート回路ＮＡ４の出力信
号がハイレベルとされるとき、言い換えるならば、基板
バックバイアス電圧ＶＢＢの絶対値がインバータ回路Ｎ
６の判定レベルより小さくなりレベル検出回路ＬＶＣの
反転出力信号ＶＢＳＢがロウレベルとされるとき、ある
いはダイナミック型ＲＡＭが選択状態とされ反転内部制
御信号Ｒ１Ｂがロウレベルとされるとき、選択的に動作
状態とされ、所定の周波数のパルス信号ＯＳＣＶを形成
する。
【００７４】発振回路ＯＳＣの出力信号すなわちパルス
信号ＯＳＣＶは、４個のナンドゲート回路及びインバー
タ回路からなる駆動回路を介して、チャージポンプ回路
ＣＰを構成するブースト容量Ｃ１の一方の電極に供給さ
れる。このブースト容量Ｃ１の他方の電極は、ダイオー
ド形態とされるＮチャンネルＭＯＳＦＥＴＱ９１を介し
て回路の接地電位に結合されるとともに、同様にダイオ
ード形態とされるＮチャンネルＭＯＳＦＥＴＱ９２を介
して基板バックバイアス電圧供給点ＶＢＢに結合される
。パルス信号ＯＳＣＶがロウレベルとされるとき、ブー
スト容量Ｃ１の一方の電極は内部電源電圧ＶＣＬのよう
なハイレベルに押し上げられる。このハイレベルは、ブ
ースト容量Ｃ１の他方の電極に伝達されるが、ＭＯＳＦ
ＥＴＱ９１のクランプ作用によってその電位はＶｔｈｎ
に制限される。パルス信号ＯＳＣＶがハイレベルに変化
されると、ブースト容量Ｃ１の一方の電極は回路の接地
電位のようなロウレベルとされる。このロウレベルは、
ブースト容量Ｃ１の他方の電極に伝達され、これによっ
てその電位が−（ＶＣＬ−Ｖｔｈｎ）のような負電位と
される。ブースト容量Ｃ１の他方の電極の負電位は、Ｍ
ＯＳＦＥＴＱ９２を介して基板バックバイアス電圧供給
点ＶＢＢに伝達される。その結果、基板バックバイアス
電圧ＶＢＢの値は、 ＶＢＢ＝−（ＶＣＬ−２×Ｖｔｈｎ） なる負電位とされる。言うまでもなく、この基板バック
バイアス電圧ＶＢＢの設定電位の絶対値は、レベル検出
回路ＬＶＣの判定レベルを超える。このため、基板バッ
クバイアス電圧ＶＢＢの電位が上記設定電位に達したと
き、ダイナミック型ＲＡＭが選択状態にないことを条件
に、発振回路ＯＳＣ及びチャージポンプ回路ＣＰの動作
が自動的に停止される。
信号ＯＳＣＶは、４個のナンドゲート回路及びインバー
タ回路からなる駆動回路を介して、チャージポンプ回路
ＣＰを構成するブースト容量Ｃ１の一方の電極に供給さ
れる。このブースト容量Ｃ１の他方の電極は、ダイオー
ド形態とされるＮチャンネルＭＯＳＦＥＴＱ９１を介し
て回路の接地電位に結合されるとともに、同様にダイオ
ード形態とされるＮチャンネルＭＯＳＦＥＴＱ９２を介
して基板バックバイアス電圧供給点ＶＢＢに結合される
。パルス信号ＯＳＣＶがロウレベルとされるとき、ブー
スト容量Ｃ１の一方の電極は内部電源電圧ＶＣＬのよう
なハイレベルに押し上げられる。このハイレベルは、ブ
ースト容量Ｃ１の他方の電極に伝達されるが、ＭＯＳＦ
ＥＴＱ９１のクランプ作用によってその電位はＶｔｈｎ
に制限される。パルス信号ＯＳＣＶがハイレベルに変化
されると、ブースト容量Ｃ１の一方の電極は回路の接地
電位のようなロウレベルとされる。このロウレベルは、
ブースト容量Ｃ１の他方の電極に伝達され、これによっ
てその電位が−（ＶＣＬ−Ｖｔｈｎ）のような負電位と
される。ブースト容量Ｃ１の他方の電極の負電位は、Ｍ
ＯＳＦＥＴＱ９２を介して基板バックバイアス電圧供給
点ＶＢＢに伝達される。その結果、基板バックバイアス
電圧ＶＢＢの値は、 ＶＢＢ＝−（ＶＣＬ−２×Ｖｔｈｎ） なる負電位とされる。言うまでもなく、この基板バック
バイアス電圧ＶＢＢの設定電位の絶対値は、レベル検出
回路ＬＶＣの判定レベルを超える。このため、基板バッ
クバイアス電圧ＶＢＢの電位が上記設定電位に達したと
き、ダイナミック型ＲＡＭが選択状態にないことを条件
に、発振回路ＯＳＣ及びチャージポンプ回路ＣＰの動作
が自動的に停止される。
【００７５】基板バックバイアス電圧ＶＢＢは、Ｐ型半
導体基板ＰＳＵＢに供給され、ＭＯＳＦＥＴの動作特性
等を制御するために供される。基板バックバイアス電圧
ＶＢＢのレベルは、半導体基板を介してリーク電流が流
されることにより徐々に上昇し、やがてその絶対値がレ
ベル検出回路ＬＶＣの判定レベルより小さくされる。そ
の結果、レベル検出回路ＬＶＣの反転出力信号ＶＢＳＢ
が再度ロウレベルとされ、上記の動作が繰り返される。 前述のように、レベル検出回路ＬＶＣすなわち基板電位
発生回路ＶＢＢＧの基板バックバイアス電圧ＶＢＢに対
する判定レベルは、ウェハ状態におけるダイナミック型
ＲＡＭのプローブ試験等において、試験パッドＴＰ９又
はＴＰ１０にハイレベル又はロウレベルの試験制御信号
が供給されることによって選択的に切り換えられる。そ
して、この試験結果をもとに、切断個所ＣＰ８７〜ＣＰ
９０を選択的に切断するための配線修正データが試験装
置によって作成され、これらの配線修正データに基づい
た切断処理が所定の配線修正装置によって実行される。 その結果、レベル検出回路ＬＶＣひいては基板電位発生
回路ＶＢＢＧの判定レベルが固定され、そのトリミング
が終了する。
導体基板ＰＳＵＢに供給され、ＭＯＳＦＥＴの動作特性
等を制御するために供される。基板バックバイアス電圧
ＶＢＢのレベルは、半導体基板を介してリーク電流が流
されることにより徐々に上昇し、やがてその絶対値がレ
ベル検出回路ＬＶＣの判定レベルより小さくされる。そ
の結果、レベル検出回路ＬＶＣの反転出力信号ＶＢＳＢ
が再度ロウレベルとされ、上記の動作が繰り返される。 前述のように、レベル検出回路ＬＶＣすなわち基板電位
発生回路ＶＢＢＧの基板バックバイアス電圧ＶＢＢに対
する判定レベルは、ウェハ状態におけるダイナミック型
ＲＡＭのプローブ試験等において、試験パッドＴＰ９又
はＴＰ１０にハイレベル又はロウレベルの試験制御信号
が供給されることによって選択的に切り換えられる。そ
して、この試験結果をもとに、切断個所ＣＰ８７〜ＣＰ
９０を選択的に切断するための配線修正データが試験装
置によって作成され、これらの配線修正データに基づい
た切断処理が所定の配線修正装置によって実行される。 その結果、レベル検出回路ＬＶＣひいては基板電位発生
回路ＶＢＢＧの判定レベルが固定され、そのトリミング
が終了する。
【００７６】５．タイミング発生回路と遅延時間のトリ
ミング方法 この実施例のダイナミック型ＲＡＭは、上記各種の内部
制御信号を形成するためのタイミング発生回路ＴＧを備
える。タイミング発生回路ＴＧには、特に制限されない
が、起動制御信号としてロウアドレスストローブ信号Ｒ
ＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライ
トイネーブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢ
が供給され、ＸアドレスバッファＸＡＢから内部アドレ
ス信号Ｘ８が供給される。タイミング発生回路ＴＧは、
上記起動制御信号ならびに内部アドレス信号Ｘ８をもと
に、各種の内部制御信号を形成し、ダイナミック型ＲＡ
Ｍの各部に供給する。なお、出力イネーブル信号ＯＥＢ
は、後述するように、ダイナミック型ＲＡＭが×４ビッ
ト構成とされるとき選択的に有効とされる。
ミング方法 この実施例のダイナミック型ＲＡＭは、上記各種の内部
制御信号を形成するためのタイミング発生回路ＴＧを備
える。タイミング発生回路ＴＧには、特に制限されない
が、起動制御信号としてロウアドレスストローブ信号Ｒ
ＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライ
トイネーブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢ
が供給され、ＸアドレスバッファＸＡＢから内部アドレ
ス信号Ｘ８が供給される。タイミング発生回路ＴＧは、
上記起動制御信号ならびに内部アドレス信号Ｘ８をもと
に、各種の内部制御信号を形成し、ダイナミック型ＲＡ
Ｍの各部に供給する。なお、出力イネーブル信号ＯＥＢ
は、後述するように、ダイナミック型ＲＡＭが×４ビッ
ト構成とされるとき選択的に有効とされる。
【００７７】ところで、この実施例のダイナミック型Ｒ
ＡＭのタイミング発生回路ＴＧは、特に制限されないが
、センスアンプを駆動するための内部制御信号ＰＡや、
Ｙアドレスデコーダを駆動するための内部制御信号ＹＤ
Ｇならびにメインアンプを駆動するための内部制御信号
ＭＡＷ及びＭＡＲを形成し、これらの内部制御信号のタ
イミング設定するための複数の遅延回路ＤＬを含む。こ
の実施例において、これらの遅延回路ＤＬの全部又は一
部は、特に制限されないが、図２５に例示されるように
、入力信号Ｓを伝達する３個のインバータ回路Ｎ９〜Ｎ
１１を含む。インバータ回路Ｎ１０の出力信号は、非反
転遅延信号ＳＤとされ、インバータ回路Ｎ１１の出力信
号は、反転遅延信号ＳＤＢとされる。インバータ回路Ｎ
９の出力端子と回路の接地電位との間には、特に制限さ
れないが、ＮチャンネルＭＯＳＦＥＴＱ９３〜Ｑ９６な
らびにキャパシタＣ２〜Ｃ５からなる４組の直列回路が
並列形態に設けられる。ＭＯＳＦＥＴＱ９３〜Ｑ９６の
ゲートは、対応する試験パッドＴＰ１１〜ＴＰ１４にそ
れぞれ結合される。また、対応する抵抗Ｒ３６〜Ｒ３９
を介して回路の電源電圧に結合され、さらに対応する抵
抗Ｒ４０〜Ｒ４３を介して回路の接地電位に結合される
。抵抗Ｒ３６〜Ｒ３９と回路の電源電圧との間の配線は
、最上層のアルミニウム配線層ＡＬ１を介して形成され
、それぞれ切断個所ＣＰ９１〜ＣＰ９４とされる。同様
に、抵抗Ｒ４０〜Ｒ４３と回路の接地電位との間の配線
は、最上層のアルミニウム配線層ＡＬ１を介して形成さ
れ、それぞれ切断個所ＣＰ９５〜ＣＰ９８とされる。
ＡＭのタイミング発生回路ＴＧは、特に制限されないが
、センスアンプを駆動するための内部制御信号ＰＡや、
Ｙアドレスデコーダを駆動するための内部制御信号ＹＤ
Ｇならびにメインアンプを駆動するための内部制御信号
ＭＡＷ及びＭＡＲを形成し、これらの内部制御信号のタ
イミング設定するための複数の遅延回路ＤＬを含む。こ
の実施例において、これらの遅延回路ＤＬの全部又は一
部は、特に制限されないが、図２５に例示されるように
、入力信号Ｓを伝達する３個のインバータ回路Ｎ９〜Ｎ
１１を含む。インバータ回路Ｎ１０の出力信号は、非反
転遅延信号ＳＤとされ、インバータ回路Ｎ１１の出力信
号は、反転遅延信号ＳＤＢとされる。インバータ回路Ｎ
９の出力端子と回路の接地電位との間には、特に制限さ
れないが、ＮチャンネルＭＯＳＦＥＴＱ９３〜Ｑ９６な
らびにキャパシタＣ２〜Ｃ５からなる４組の直列回路が
並列形態に設けられる。ＭＯＳＦＥＴＱ９３〜Ｑ９６の
ゲートは、対応する試験パッドＴＰ１１〜ＴＰ１４にそ
れぞれ結合される。また、対応する抵抗Ｒ３６〜Ｒ３９
を介して回路の電源電圧に結合され、さらに対応する抵
抗Ｒ４０〜Ｒ４３を介して回路の接地電位に結合される
。抵抗Ｒ３６〜Ｒ３９と回路の電源電圧との間の配線は
、最上層のアルミニウム配線層ＡＬ１を介して形成され
、それぞれ切断個所ＣＰ９１〜ＣＰ９４とされる。同様
に、抵抗Ｒ４０〜Ｒ４３と回路の接地電位との間の配線
は、最上層のアルミニウム配線層ＡＬ１を介して形成さ
れ、それぞれ切断個所ＣＰ９５〜ＣＰ９８とされる。
【００７８】切断個所ＣＰ９１〜ＣＰ９８がともに切断
状態にないダイナミック型ＲＡＭの初期状態において、
ＭＯＳＦＥＴＱ９３〜Ｑ９６は、対応する試験パッドＴ
Ｐ１１〜ＴＰ１４にハイレベルの試験制御信号が供給さ
れることによって選択的にオン状態とされる。このとき
、インバータ回路Ｎ９の出力端子には、オン状態とされ
るＭＯＳＦＥＴＱ９３〜Ｑ９６に対応するキャパシタＣ
２〜Ｃ５が選択的に結合され、これによってその出力信
号のレベル変化速度つまりは遅延回路ＤＬの入力信号Ｓ
に対する遅延時間が選択的に切り換えられる。その結果
、上記内部制御信号ＰＡ及びＹＤＧならびにＭＡＷ及び
ＭＡＲ等の立ち上がりが選択的に切り換えられ、センス
アンプ又はＹアドレスデコーダあるいはメインアンプの
駆動タイミングが切り換えられる。これらのタイミング
設定は、特に制限されないが、ウェハ状態におけるダイ
ナミック型ＲＡＭのプローブ試験において試行され、こ
の試験結果をもとに作成された配線修正データがインラ
インで配線修正装置に送られる。そして、対応する上記
切断個所ＣＰ９１〜ＣＰ９８が選択的に切断され、上記
駆動タイミングのトリミングが終了する。
状態にないダイナミック型ＲＡＭの初期状態において、
ＭＯＳＦＥＴＱ９３〜Ｑ９６は、対応する試験パッドＴ
Ｐ１１〜ＴＰ１４にハイレベルの試験制御信号が供給さ
れることによって選択的にオン状態とされる。このとき
、インバータ回路Ｎ９の出力端子には、オン状態とされ
るＭＯＳＦＥＴＱ９３〜Ｑ９６に対応するキャパシタＣ
２〜Ｃ５が選択的に結合され、これによってその出力信
号のレベル変化速度つまりは遅延回路ＤＬの入力信号Ｓ
に対する遅延時間が選択的に切り換えられる。その結果
、上記内部制御信号ＰＡ及びＹＤＧならびにＭＡＷ及び
ＭＡＲ等の立ち上がりが選択的に切り換えられ、センス
アンプ又はＹアドレスデコーダあるいはメインアンプの
駆動タイミングが切り換えられる。これらのタイミング
設定は、特に制限されないが、ウェハ状態におけるダイ
ナミック型ＲＡＭのプローブ試験において試行され、こ
の試験結果をもとに作成された配線修正データがインラ
インで配線修正装置に送られる。そして、対応する上記
切断個所ＣＰ９１〜ＣＰ９８が選択的に切断され、上記
駆動タイミングのトリミングが終了する。
【００７９】６．シグニチュア回路とその識別レベルの
トリミング方法 この実施例のダイナミック型ＲＡＭには、前述のように
、メモリアレイＡＲＹＬ及びＡＲＹＲに対応して４本の
冗長ワード線ＷＲ０〜ＷＲ３と８組の冗長相補ビット線
ＢＲ０〜ＢＲ７が設けられ、これらの冗長ワード線及び
冗長相補ビット線が欠陥ワード線又は欠陥相補ビット線
に選択的に割り当てられることによっていわゆる欠陥救
済が実施される。この実施例のダイナミック型ＲＡＭに
は、冗長ワード線又は冗長相補ビット線による欠陥救済
が実施されたことを製品完成後に外部から識別できるシ
グニチュア機能が用意され、そのためのシグニチュア回
路ＳＩＧが設けられる。この実施例において、シグニチ
ュア回路ＳＩＧによる欠陥救済有無の判定は、特に制限
されないが、データ入出力端子ＤＩＯ３すなわちデータ
出力端子Ｄｏｕｔに所定の高電圧を印加してダイナミッ
ク型ＲＡＭのスタンバイ電流に変化があるかどうかを測
定することによって行われる。
トリミング方法 この実施例のダイナミック型ＲＡＭには、前述のように
、メモリアレイＡＲＹＬ及びＡＲＹＲに対応して４本の
冗長ワード線ＷＲ０〜ＷＲ３と８組の冗長相補ビット線
ＢＲ０〜ＢＲ７が設けられ、これらの冗長ワード線及び
冗長相補ビット線が欠陥ワード線又は欠陥相補ビット線
に選択的に割り当てられることによっていわゆる欠陥救
済が実施される。この実施例のダイナミック型ＲＡＭに
は、冗長ワード線又は冗長相補ビット線による欠陥救済
が実施されたことを製品完成後に外部から識別できるシ
グニチュア機能が用意され、そのためのシグニチュア回
路ＳＩＧが設けられる。この実施例において、シグニチ
ュア回路ＳＩＧによる欠陥救済有無の判定は、特に制限
されないが、データ入出力端子ＤＩＯ３すなわちデータ
出力端子Ｄｏｕｔに所定の高電圧を印加してダイナミッ
ク型ＲＡＭのスタンバイ電流に変化があるかどうかを測
定することによって行われる。
【００８０】シグニチュア回路ＳＩＧは、特に制限され
ないが、図２６に示されるように、データ入出力端子Ｄ
ＩＯ３すなわちデータ出力端子Ｄｏｕｔと回路の接地電
位との間に直列形態に設けられる抵抗Ｒ４４とＮチャン
ネルＭＯＳＦＥＴＱ９７〜Ｑ９９ならびにＰチャンネル
ＭＯＳＦＥＴＱ８とを含む。このうち、ＭＯＳＦＥＴＱ
９７及びＱ９８は、そのゲート及びドレインが共通結合
されることでダイオード形態とされ、ＭＯＳＦＥＴＱ８
のゲートには、内部電源電圧ＶＣＬが供給される。また
、ＭＯＳＦＥＴＱ９９のゲートには、各アドレスデコー
ダの冗長切り換え信号の論理和をとることにより形成さ
れる内部制御信号ＳＩＧのインバータ回路Ｎ１２による
反転信号が供給される。この内部制御信号ＳＩＧは、前
述のように、いずれかの冗長ワード線又は冗長相補ビッ
ト線によって欠陥救済が行われたとき、選択的にハイレ
ベルとされる。ＭＯＳＦＥＴＱ９７の共通結合されたゲ
ート及びドレインとＭＯＳＦＥＴＱ９８の共通結合され
たゲート及びドレインとの間には、ＮチャンネルＭＯＳ
ＦＥＴＱ１００が設けられ、ＭＯＳＦＥＴＱ９８の共通
結合されたゲート及びドレインとＭＯＳＦＥＴＱ８のソ
ースとの間には、ＮチャンネルＭＯＳＦＥＴＱ１０１が
設けられる。これらのＭＯＳＦＥＴＱ１００及びＱ１０
１のゲートは、対応する試験パッドＴＰ１５及びＴＰ１
６にそれぞれ結合される。また、対応する抵抗Ｒ４５及
びＲ４６を介して回路の電源電圧に結合され、さらに対
応する抵抗Ｒ４７及びＲ４８を介して回路の接地電位に
結合される。抵抗Ｒ４５及びＲ４６と回路の電源電圧と
の間の配線は、最上層のアルミニウム配線層ＡＬ１によ
り形成され、それぞれ切断個所ＣＰ９９及びＣＰ１００
とされる。同様に、抵抗Ｒ４７及びＲ４８と回路の接地
電位との間の配線は、最上層のアルミニウム配線層ＡＬ
１により形成され、それぞれ切断個所ＣＰ０１０及びＣ
Ｐ１０２とされる。
ないが、図２６に示されるように、データ入出力端子Ｄ
ＩＯ３すなわちデータ出力端子Ｄｏｕｔと回路の接地電
位との間に直列形態に設けられる抵抗Ｒ４４とＮチャン
ネルＭＯＳＦＥＴＱ９７〜Ｑ９９ならびにＰチャンネル
ＭＯＳＦＥＴＱ８とを含む。このうち、ＭＯＳＦＥＴＱ
９７及びＱ９８は、そのゲート及びドレインが共通結合
されることでダイオード形態とされ、ＭＯＳＦＥＴＱ８
のゲートには、内部電源電圧ＶＣＬが供給される。また
、ＭＯＳＦＥＴＱ９９のゲートには、各アドレスデコー
ダの冗長切り換え信号の論理和をとることにより形成さ
れる内部制御信号ＳＩＧのインバータ回路Ｎ１２による
反転信号が供給される。この内部制御信号ＳＩＧは、前
述のように、いずれかの冗長ワード線又は冗長相補ビッ
ト線によって欠陥救済が行われたとき、選択的にハイレ
ベルとされる。ＭＯＳＦＥＴＱ９７の共通結合されたゲ
ート及びドレインとＭＯＳＦＥＴＱ９８の共通結合され
たゲート及びドレインとの間には、ＮチャンネルＭＯＳ
ＦＥＴＱ１００が設けられ、ＭＯＳＦＥＴＱ９８の共通
結合されたゲート及びドレインとＭＯＳＦＥＴＱ８のソ
ースとの間には、ＮチャンネルＭＯＳＦＥＴＱ１０１が
設けられる。これらのＭＯＳＦＥＴＱ１００及びＱ１０
１のゲートは、対応する試験パッドＴＰ１５及びＴＰ１
６にそれぞれ結合される。また、対応する抵抗Ｒ４５及
びＲ４６を介して回路の電源電圧に結合され、さらに対
応する抵抗Ｒ４７及びＲ４８を介して回路の接地電位に
結合される。抵抗Ｒ４５及びＲ４６と回路の電源電圧と
の間の配線は、最上層のアルミニウム配線層ＡＬ１によ
り形成され、それぞれ切断個所ＣＰ９９及びＣＰ１００
とされる。同様に、抵抗Ｒ４７及びＲ４８と回路の接地
電位との間の配線は、最上層のアルミニウム配線層ＡＬ
１により形成され、それぞれ切断個所ＣＰ０１０及びＣ
Ｐ１０２とされる。
【００８１】切断個所ＣＰ９９〜ＣＰ１０２がともに切
断されず、ダイナミック型ＲＡＭが初期状態にあるとき
、ＭＯＳＦＥＴＱ１００及びＱ１０１は、対応する試験
パッドＴＰ１５又はＴＰ１６に内部電源電圧ＶＣＬのよ
うなハイレベルの試験制御信号が供給されることによっ
て選択的にオン状態とされる。このとき、ＭＯＳＦＥＴ
Ｑ９７及びＱ９８は、対応するＭＯＳＦＥＴＱ１００又
はＱ１０１がオフ状態とされることで選択的に有効とさ
れ、これによってデータ入出力端子ＤＩＯ３から供給さ
れる高電圧の試験制御信号に対するシグニチュア回路Ｓ
ＩＧの識別レベルが選択的に設定される。すなわち、例
えばＭＯＳＦＥＴＱ１００及びＱ１０１がともにオフ状
態とされＭＯＳＦＥＴＱ９７及びＱ９８がともに有効と
されるとき、データ入出力端子ＤＩＯ３と回路の接地電
位との間には、データ入出力端子ＤＩＯ３から供給され
る高電圧の試験制御信号のレベルが２×Ｖｔｈｎ＋Ｖｔ
ｈｐ（ここで、ＶｔｈＰは、ＰチャンネルＭＯＳＦＥＴ
のしきい値電圧を示す）を超え、かつＭＯＳＦＥＴＱ９
９がオン状態とされるとき、言い換えるならば冗長ワー
ド線又は冗長相補ビット線による欠陥救済が行われず内
部制御信号ＳＩＧがロウレベルとされるとき、選択的に
電流が流される。一方、例えばＭＯＳＦＥＴＱ１００又
はＱ１０１のいずれかがオフ状態とされＭＯＳＦＥＴＱ
９７又はＱ９８のいずれか一方が有効とされるとき、デ
ータ入出力端子ＤＩＯ３と回路の接地電位との間には、
データ入出力端子ＤＩＯ３から供給される高電圧の試験
制御信号のレベルがＶｔｈｎ＋Ｖｔｈｐを超え、かつＭ
ＯＳＦＥＴＱ９９がオン状態とされるとき、選択的に電
流が流される。つまり、データ入出力端子ＤＩＯ３に上
記所定の高電圧の試験制御信号を供給し、ダイナミック
型ＲＡＭのスタンバイ電流の変化を測定することによっ
て、パッケージ封入後にダイナミック型ＲＡＭの冗長切
り換えの有無を識別することが出来るものとなる。
断されず、ダイナミック型ＲＡＭが初期状態にあるとき
、ＭＯＳＦＥＴＱ１００及びＱ１０１は、対応する試験
パッドＴＰ１５又はＴＰ１６に内部電源電圧ＶＣＬのよ
うなハイレベルの試験制御信号が供給されることによっ
て選択的にオン状態とされる。このとき、ＭＯＳＦＥＴ
Ｑ９７及びＱ９８は、対応するＭＯＳＦＥＴＱ１００又
はＱ１０１がオフ状態とされることで選択的に有効とさ
れ、これによってデータ入出力端子ＤＩＯ３から供給さ
れる高電圧の試験制御信号に対するシグニチュア回路Ｓ
ＩＧの識別レベルが選択的に設定される。すなわち、例
えばＭＯＳＦＥＴＱ１００及びＱ１０１がともにオフ状
態とされＭＯＳＦＥＴＱ９７及びＱ９８がともに有効と
されるとき、データ入出力端子ＤＩＯ３と回路の接地電
位との間には、データ入出力端子ＤＩＯ３から供給され
る高電圧の試験制御信号のレベルが２×Ｖｔｈｎ＋Ｖｔ
ｈｐ（ここで、ＶｔｈＰは、ＰチャンネルＭＯＳＦＥＴ
のしきい値電圧を示す）を超え、かつＭＯＳＦＥＴＱ９
９がオン状態とされるとき、言い換えるならば冗長ワー
ド線又は冗長相補ビット線による欠陥救済が行われず内
部制御信号ＳＩＧがロウレベルとされるとき、選択的に
電流が流される。一方、例えばＭＯＳＦＥＴＱ１００又
はＱ１０１のいずれかがオフ状態とされＭＯＳＦＥＴＱ
９７又はＱ９８のいずれか一方が有効とされるとき、デ
ータ入出力端子ＤＩＯ３と回路の接地電位との間には、
データ入出力端子ＤＩＯ３から供給される高電圧の試験
制御信号のレベルがＶｔｈｎ＋Ｖｔｈｐを超え、かつＭ
ＯＳＦＥＴＱ９９がオン状態とされるとき、選択的に電
流が流される。つまり、データ入出力端子ＤＩＯ３に上
記所定の高電圧の試験制御信号を供給し、ダイナミック
型ＲＡＭのスタンバイ電流の変化を測定することによっ
て、パッケージ封入後にダイナミック型ＲＡＭの冗長切
り換えの有無を識別することが出来るものとなる。
【００８２】前述のように、データ入出力端子ＤＩＯ３
を介して供給される高電圧の試験制御信号に対するシグ
ニチュア回路ＳＩＧの識別レベルは、試験パッドＴＰ１
５及びＴＰ１６からハイレベルの試験制御信号が供給さ
れることによって選択的に切り換えられる。このような
切り換えは、特に制限されないが、ウェハ状態における
ダイナミック型ＲＡＭのプローブ試験において試行され
、この試験結果をもとに作成された配線修正データがイ
ンラインで配線修正装置に送られる。そして、対応する
上記切断個所ＣＰ９９〜ＣＰ１０１が選択的に切断され
ることで、シグニチュア回路ＳＩＧの識別レベルのトリ
ミングが終了する。
を介して供給される高電圧の試験制御信号に対するシグ
ニチュア回路ＳＩＧの識別レベルは、試験パッドＴＰ１
５及びＴＰ１６からハイレベルの試験制御信号が供給さ
れることによって選択的に切り換えられる。このような
切り換えは、特に制限されないが、ウェハ状態における
ダイナミック型ＲＡＭのプローブ試験において試行され
、この試験結果をもとに作成された配線修正データがイ
ンラインで配線修正装置に送られる。そして、対応する
上記切断個所ＣＰ９９〜ＣＰ１０１が選択的に切断され
ることで、シグニチュア回路ＳＩＧの識別レベルのトリ
ミングが終了する。
【００８３】７．データ入出力回路とビット構成の切り
換え方式 この実施例のダイナミック型ＲＡＭは、前述のように、
４個のメインアンプ群ＭＡＧ０〜ＭＡＧ３を備え、これ
らのメインアンプ群とデータ入力信号線ＤＩ０〜ＤＩ３
ならびにデータ出力信号線ＤＯ０〜ＤＯ３を介して結合
されるデータ入出力回路ＤＩＯを備える。この実施例に
おいて、ダイナミック型ＲＡＭは、特に制限されないが
、所定の配線が所定の組み合わせで切断されることによ
って、そのビット構成が選択的に×１ビット構成又は×
４ビット構成とされる。ダイナミック型ＲＡＭが×４ビ
ット構成とされるとき、書き込み及び読み出しデータは
データ入出力端子ＤＩＯ０〜ＤＩＯ３を介してバラレル
に入力又は出力される。また、ダイナミック型ＲＡＭが
×１ビット構成とされるとき、書き込みデータは、特に
制限されないが、データ入出力端子ＤＩＯ０すなわちデ
ータ入力端子Ｄｉｎを介して入力され、読み出しデータ
は、データ入出力端子ＤＩＯ３すなわちデータ出力端子
Ｄｏｕｔを介して出力される。
換え方式 この実施例のダイナミック型ＲＡＭは、前述のように、
４個のメインアンプ群ＭＡＧ０〜ＭＡＧ３を備え、これ
らのメインアンプ群とデータ入力信号線ＤＩ０〜ＤＩ３
ならびにデータ出力信号線ＤＯ０〜ＤＯ３を介して結合
されるデータ入出力回路ＤＩＯを備える。この実施例に
おいて、ダイナミック型ＲＡＭは、特に制限されないが
、所定の配線が所定の組み合わせで切断されることによ
って、そのビット構成が選択的に×１ビット構成又は×
４ビット構成とされる。ダイナミック型ＲＡＭが×４ビ
ット構成とされるとき、書き込み及び読み出しデータは
データ入出力端子ＤＩＯ０〜ＤＩＯ３を介してバラレル
に入力又は出力される。また、ダイナミック型ＲＡＭが
×１ビット構成とされるとき、書き込みデータは、特に
制限されないが、データ入出力端子ＤＩＯ０すなわちデ
ータ入力端子Ｄｉｎを介して入力され、読み出しデータ
は、データ入出力端子ＤＩＯ３すなわちデータ出力端子
Ｄｏｕｔを介して出力される。
【００８４】データ入出力回路ＤＩＯは、特に制限され
ないが、データ入出力端子ＤＩＯ０〜ＤＩＯ３に対応し
て設けられる４個のデータ入力バッファＤＩＢ０〜ＤＩ
Ｂ３ならびにデータ出力バッファＤＯＢ０〜ＤＯＢ３を
備える。このうち、データ入力バッファＤＩＢ０〜ＤＩ
Ｂ３の入力端子は、対応するデータ入出力端子ＤＩＯ０
〜ＤＩＯ３にそれぞれ結合され、その出力端子は、ダイ
ナミック型ＲＡＭが×４ビット構成とされることを条件
に、対応するデータ入力信号線ＤＩ０〜ＤＩ３にそれぞ
れ結合される。特に制限されないが、ダイナミック型Ｒ
ＡＭが×１ビット構成とされるとき、データ入力バッフ
ァＤＩＢ０の出力端子は実質的にすべてのデータ入力信
号線ＤＩ０〜ＤＩ３に共通結合され、これらのデータ入
力信号線に対し、メモリモジュール選択信号ＮＡ０〜Ｎ
Ａ３に従って択一的に書き込み信号を伝達する。一方、
データ出力バッファＤＯＢ０〜ＤＯＢ３の入力端子は、
対応するデータ出力信号線ＤＯ０〜ＤＯ３にそれぞれ結
合され、その出力端子は、ダイナミック型ＲＡＭが×４
ビット構成とされることを条件に、対応する上記データ
入出力端子ＤＩＯ０〜ＤＩＯ３にそれぞれ結合される。 ダイナミック型ＲＡＭが×１ビット構成とされるとき、
データ出力バッファＤＯＢ３の入力端子は実質的にすべ
てのデータ出力信号線ＤＯ０〜ＤＯ３に共通結合され、
これらのデータ出力信号線を介して出力される読み出し
信号を、メモリモジュール選択信号ＮＡ０〜ＮＡ３に従
って択一的にデータ入出力端子ＤＩＯ３に伝達する。メ
モリモジュール選択信号ＮＡ０〜ＮＡ３は、ダイナミッ
ク型ＲＡＭが×１ビット構成とされるとき、上位２ビッ
トのＹアドレス信号ＡＹ１０及びＡＹ１１に従って択一
的にハイレベルとされ、ダイナミック型ＲＡＭが×４ビ
ット構成とされるとき一斉にハイレベルとされる。
ないが、データ入出力端子ＤＩＯ０〜ＤＩＯ３に対応し
て設けられる４個のデータ入力バッファＤＩＢ０〜ＤＩ
Ｂ３ならびにデータ出力バッファＤＯＢ０〜ＤＯＢ３を
備える。このうち、データ入力バッファＤＩＢ０〜ＤＩ
Ｂ３の入力端子は、対応するデータ入出力端子ＤＩＯ０
〜ＤＩＯ３にそれぞれ結合され、その出力端子は、ダイ
ナミック型ＲＡＭが×４ビット構成とされることを条件
に、対応するデータ入力信号線ＤＩ０〜ＤＩ３にそれぞ
れ結合される。特に制限されないが、ダイナミック型Ｒ
ＡＭが×１ビット構成とされるとき、データ入力バッフ
ァＤＩＢ０の出力端子は実質的にすべてのデータ入力信
号線ＤＩ０〜ＤＩ３に共通結合され、これらのデータ入
力信号線に対し、メモリモジュール選択信号ＮＡ０〜Ｎ
Ａ３に従って択一的に書き込み信号を伝達する。一方、
データ出力バッファＤＯＢ０〜ＤＯＢ３の入力端子は、
対応するデータ出力信号線ＤＯ０〜ＤＯ３にそれぞれ結
合され、その出力端子は、ダイナミック型ＲＡＭが×４
ビット構成とされることを条件に、対応する上記データ
入出力端子ＤＩＯ０〜ＤＩＯ３にそれぞれ結合される。 ダイナミック型ＲＡＭが×１ビット構成とされるとき、
データ出力バッファＤＯＢ３の入力端子は実質的にすべ
てのデータ出力信号線ＤＯ０〜ＤＯ３に共通結合され、
これらのデータ出力信号線を介して出力される読み出し
信号を、メモリモジュール選択信号ＮＡ０〜ＮＡ３に従
って択一的にデータ入出力端子ＤＩＯ３に伝達する。メ
モリモジュール選択信号ＮＡ０〜ＮＡ３は、ダイナミッ
ク型ＲＡＭが×１ビット構成とされるとき、上位２ビッ
トのＹアドレス信号ＡＹ１０及びＡＹ１１に従って択一
的にハイレベルとされ、ダイナミック型ＲＡＭが×４ビ
ット構成とされるとき一斉にハイレベルとされる。
【００８５】ところで、データ入出力回路ＤＩＯのデー
タ入力バッファＤＩＢ０〜ＤＩＢ３は、図２７に示され
るように、その一方の入力端子が対応するデータ入出力
端子ＤＩＯ０〜ＤＩＯ３に結合されるナンドゲート回路
ＮＡ７〜ＮＡ１０をそれぞれ含む。これらのナンドゲー
ト回路の他方の入力端子には、ダイナミック型ＲＡＭが
選択状態とされるとき所定のタイミングで選択的にハイ
レベルとされる内部制御信号Ｒ１が共通に供給される。 また、データ入力バッファＤＩＢ１〜ＤＩＢ３を構成す
るナンドゲート回路ＮＡ８〜ＮＡ１０の他方の入力端子
と回路の接地電位との間には、特に制限されないが、Ｎ
チャンネルＭＯＳＦＥＴＱ１０２〜Ｑ１０４がそれぞれ
設けられる。これらのＭＯＳＦＥＴの共通結合されたゲ
ートは、抵抗Ｒ５０を介して回路の電源電圧に結合され
るとともに、抵抗Ｒ５１を介して回路の接地電位に結合
される。抵抗Ｒ５０と回路の電源電圧との間の配線は、
最上層のアルミニウム配線層ＡＬ１によって形成され、
切断個所ＣＰ１０７とされる。同様に、抵抗Ｒ５１と回
路の接地電位との間の配線は、最上層のアルミニウム配
線層ＡＬ１によって形成され、切断個所ＣＰ１０８とさ
れる。また、ＭＯＳＦＥＴＱ１０２〜Ｑ１０４のドレイ
ンと内部制御信号線Ｒ１との間の配線は、同様に最上層
のアルミニウム配線層ＡＬ１によって形成され、それぞ
れ切断個所ＣＰ１０４〜ＣＰ１０６とされる。
タ入力バッファＤＩＢ０〜ＤＩＢ３は、図２７に示され
るように、その一方の入力端子が対応するデータ入出力
端子ＤＩＯ０〜ＤＩＯ３に結合されるナンドゲート回路
ＮＡ７〜ＮＡ１０をそれぞれ含む。これらのナンドゲー
ト回路の他方の入力端子には、ダイナミック型ＲＡＭが
選択状態とされるとき所定のタイミングで選択的にハイ
レベルとされる内部制御信号Ｒ１が共通に供給される。 また、データ入力バッファＤＩＢ１〜ＤＩＢ３を構成す
るナンドゲート回路ＮＡ８〜ＮＡ１０の他方の入力端子
と回路の接地電位との間には、特に制限されないが、Ｎ
チャンネルＭＯＳＦＥＴＱ１０２〜Ｑ１０４がそれぞれ
設けられる。これらのＭＯＳＦＥＴの共通結合されたゲ
ートは、抵抗Ｒ５０を介して回路の電源電圧に結合され
るとともに、抵抗Ｒ５１を介して回路の接地電位に結合
される。抵抗Ｒ５０と回路の電源電圧との間の配線は、
最上層のアルミニウム配線層ＡＬ１によって形成され、
切断個所ＣＰ１０７とされる。同様に、抵抗Ｒ５１と回
路の接地電位との間の配線は、最上層のアルミニウム配
線層ＡＬ１によって形成され、切断個所ＣＰ１０８とさ
れる。また、ＭＯＳＦＥＴＱ１０２〜Ｑ１０４のドレイ
ンと内部制御信号線Ｒ１との間の配線は、同様に最上層
のアルミニウム配線層ＡＬ１によって形成され、それぞ
れ切断個所ＣＰ１０４〜ＣＰ１０６とされる。
【００８６】上記切断個所ＣＰ１０４〜ＣＰ１０８は、
ダイナミック型ＲＡＭの製品仕様つまりそのビット構成
が決定された段階で、配線修正装置により選択的に切断
される。すなわち、ダイナミック型ＲＡＭが×４ビット
構成とされるとき、切断個所ＣＰ１０４〜ＣＰ１０６な
らびにＣＰ１０８はともに切断されず、切断個所ＣＰ１
０７のみが切断される。したがって、ＭＯＳＦＥＴＱ１
０２〜Ｑ１０４はすべてオフ状態とされ、内部制御信号
Ｒ１がデータ入力バッファＤＩＢ０〜ＤＩＢ３のナンド
ゲート回路ＮＡ７〜ＮＡ１０の他方の入力端子に共通に
伝達される。その結果、データ入力バッファＤＩＢ０〜
ＤＩＢ３はすべて有効となり、データ入出力端子ＤＩＯ
０〜ＤＩＯ３を介して入力される４ビットの書き込みデ
ータを対応するデータ入力信号線ＤＩ０〜ＤＩ３に伝達
する。なお、このとき、タイミング発生回路ＴＧでは、
特に制限されないが、図２７に示されるように、抵抗Ｒ
４９と回路の接地電位との間に設けられた切断個所ＣＰ
１０３が切断され、出力イネーブル信号ＯＥＢが有効と
される。
ダイナミック型ＲＡＭの製品仕様つまりそのビット構成
が決定された段階で、配線修正装置により選択的に切断
される。すなわち、ダイナミック型ＲＡＭが×４ビット
構成とされるとき、切断個所ＣＰ１０４〜ＣＰ１０６な
らびにＣＰ１０８はともに切断されず、切断個所ＣＰ１
０７のみが切断される。したがって、ＭＯＳＦＥＴＱ１
０２〜Ｑ１０４はすべてオフ状態とされ、内部制御信号
Ｒ１がデータ入力バッファＤＩＢ０〜ＤＩＢ３のナンド
ゲート回路ＮＡ７〜ＮＡ１０の他方の入力端子に共通に
伝達される。その結果、データ入力バッファＤＩＢ０〜
ＤＩＢ３はすべて有効となり、データ入出力端子ＤＩＯ
０〜ＤＩＯ３を介して入力される４ビットの書き込みデ
ータを対応するデータ入力信号線ＤＩ０〜ＤＩ３に伝達
する。なお、このとき、タイミング発生回路ＴＧでは、
特に制限されないが、図２７に示されるように、抵抗Ｒ
４９と回路の接地電位との間に設けられた切断個所ＣＰ
１０３が切断され、出力イネーブル信号ＯＥＢが有効と
される。
【００８７】一方、ダイナミック型ＲＡＭが×１ビット
構成とされるとき、切断個所ＣＰ１０７は切断されず、
切断個所ＣＰ１０４〜ＣＰ１０６ならびにＣＰ１０８が
切断される。このため、ＭＯＳＦＥＴＱ１０２〜Ｑ１０
４がすべてオン状態となり、内部制御信号Ｒ１は、デー
タ入力バッファＤＩＢ１〜ＤＩＢ３を構成するナンドゲ
ート回路ＮＡ８〜ＮＡ１０の他方の入力端子に伝達され
ない。その結果、データ入力バッファＤＩＢ１〜ＤＩＢ
３は無効となり、データ入出力端子ＤＩＯ０からデータ
入力バッファＤＩＢ０をを介して入力される１ビットの
書き込みデータが、データ入力信号線ＤＩ０〜ＤＩ３に
共通に伝達される。なお、このとき、タイミング発生回
路ＴＧでは上記切断個所ＣＰ１０３が切断されず、イン
バータ回路Ｎ１３の入力端子は抵抗Ｒ４９を介してロウ
レベルに固定される。その結果、内部制御信号ＣＥはハ
イレベルに固定され、ダイナミック型ＲＡＭは出力イネ
ーブル信号ＯＥＢを必要としない。
構成とされるとき、切断個所ＣＰ１０７は切断されず、
切断個所ＣＰ１０４〜ＣＰ１０６ならびにＣＰ１０８が
切断される。このため、ＭＯＳＦＥＴＱ１０２〜Ｑ１０
４がすべてオン状態となり、内部制御信号Ｒ１は、デー
タ入力バッファＤＩＢ１〜ＤＩＢ３を構成するナンドゲ
ート回路ＮＡ８〜ＮＡ１０の他方の入力端子に伝達され
ない。その結果、データ入力バッファＤＩＢ１〜ＤＩＢ
３は無効となり、データ入出力端子ＤＩＯ０からデータ
入力バッファＤＩＢ０をを介して入力される１ビットの
書き込みデータが、データ入力信号線ＤＩ０〜ＤＩ３に
共通に伝達される。なお、このとき、タイミング発生回
路ＴＧでは上記切断個所ＣＰ１０３が切断されず、イン
バータ回路Ｎ１３の入力端子は抵抗Ｒ４９を介してロウ
レベルに固定される。その結果、内部制御信号ＣＥはハ
イレベルに固定され、ダイナミック型ＲＡＭは出力イネ
ーブル信号ＯＥＢを必要としない。
【００８８】８．配線修正装置と処理工程この実施例の
ダイナミック型ＲＡＭには、前述のように、複数の切断
個所が設けられ、これらの切断個所が配線修正装置によ
り所定の組み合わせで選択的に切断されることによって
、ＤＣ欠陥救済や冗長切り換え又は動作特性のトリミン
グあるいは製品仕様の切り換えが選択的に実現される。 この実施例において、配線修正装置は、特に制限されな
いが、ＥＢ直描装置又はＦＩＢ装置又はレーザリペア装
置を基本として構成され、試験装置とオンラインで結合
される。
ダイナミック型ＲＡＭには、前述のように、複数の切断
個所が設けられ、これらの切断個所が配線修正装置によ
り所定の組み合わせで選択的に切断されることによって
、ＤＣ欠陥救済や冗長切り換え又は動作特性のトリミン
グあるいは製品仕様の切り換えが選択的に実現される。 この実施例において、配線修正装置は、特に制限されな
いが、ＥＢ直描装置又はＦＩＢ装置又はレーザリペア装
置を基本として構成され、試験装置とオンラインで結合
される。
【００８９】８．１．配線修正装置
図２８には、この実施例の配線修正装置を構成するＥＢ
直描装置及びＦＩＢ装置ならびにレーザリペア装置の性
能比較図が示されている。このうち、ＥＢ直描装置は、
電子銃によって発生され、加速・集束されたＥＢ（Ｅｒ
ｅｃｔｒｏｎＢｅａｍ）すなわち電子ビームの進行方向
を、電磁偏向又は静電偏向を用いた偏向系により制御す
ることで、例えばチップ上に塗布されたレジストを直接
除去して、所定の配線を切断又は追加する。ＥＢ直描装
置は、電子ビームを用いるためにビーム径を極めて小さ
くすることが可能であり、高い分解性能を持つ。制御部
は、中央処理装置ＣＰＵを備え、ダイナミック型ＲＡＭ
の製造工程においてプローブ試験を行う試験装置とオン
ラインで接続できる。
直描装置及びＦＩＢ装置ならびにレーザリペア装置の性
能比較図が示されている。このうち、ＥＢ直描装置は、
電子銃によって発生され、加速・集束されたＥＢ（Ｅｒ
ｅｃｔｒｏｎＢｅａｍ）すなわち電子ビームの進行方向
を、電磁偏向又は静電偏向を用いた偏向系により制御す
ることで、例えばチップ上に塗布されたレジストを直接
除去して、所定の配線を切断又は追加する。ＥＢ直描装
置は、電子ビームを用いるためにビーム径を極めて小さ
くすることが可能であり、高い分解性能を持つ。制御部
は、中央処理装置ＣＰＵを備え、ダイナミック型ＲＡＭ
の製造工程においてプローブ試験を行う試験装置とオン
ラインで接続できる。
【００９０】一方、ＦＩＢ装置は、例えばガリウム金属
イオン源によって発生されるＦＩＢ（Ｆｏｃｕｓｅｄ
Ｉｏｎ Ｂｅａｍ）すなわち高性能集束イオンビー
ムを走査することによって、スパッタ・エッチングによ
る配線の切断やＦＩＢ・ＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）による配線の追
加を実現する。ＥＢ直描装置につぐ高分解性能を持つ。 また、ＥＢ直描装置と同様に、中央処理装置ＣＰＵから
なる制御部を備え、ダイナミック型ＲＡＭの製造工程に
おいて試験装置とオンラインで接続できる。
イオン源によって発生されるＦＩＢ（Ｆｏｃｕｓｅｄ
Ｉｏｎ Ｂｅａｍ）すなわち高性能集束イオンビー
ムを走査することによって、スパッタ・エッチングによ
る配線の切断やＦＩＢ・ＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）による配線の追
加を実現する。ＥＢ直描装置につぐ高分解性能を持つ。 また、ＥＢ直描装置と同様に、中央処理装置ＣＰＵから
なる制御部を備え、ダイナミック型ＲＡＭの製造工程に
おいて試験装置とオンラインで接続できる。
【００９１】さらに、レーザリペア装置は、例えば半導
体レーザ励起固体によって発生されるレーザ光線を偏向
制御することによって、チップ上に形成されたポリシリ
コン等を切断する。反射率の大きな金属配線層や新しい
配線の追加には適さないが、やや精度の低い切断処理を
比較的低コストで実現することができる。ＥＢ直描装置
及びＦＩＢ装置と同様に、中央処理装置ＣＰＵからなる
制御部を備え、ダイナミック型ＲＡＭの製造工程におい
て試験装置とオンラインで接続できる。
体レーザ励起固体によって発生されるレーザ光線を偏向
制御することによって、チップ上に形成されたポリシリ
コン等を切断する。反射率の大きな金属配線層や新しい
配線の追加には適さないが、やや精度の低い切断処理を
比較的低コストで実現することができる。ＥＢ直描装置
及びＦＩＢ装置と同様に、中央処理装置ＣＰＵからなる
制御部を備え、ダイナミック型ＲＡＭの製造工程におい
て試験装置とオンラインで接続できる。
【００９２】８．２．配線修正装置と試験装置との接続
図２９には、この実施例の配線修正装置と試験装置との
間の一実施例の接続図が示されている。なお、この図は
、ダイナミック型ＲＡＭが製造される工程の一部を示す
ものであって、配線修正装置ＤＷＥ及び試験装置ＴＥは
、この製造工程においてオンラインで結合される。
図２９には、この実施例の配線修正装置と試験装置との
間の一実施例の接続図が示されている。なお、この図は
、ダイナミック型ＲＡＭが製造される工程の一部を示す
ものであって、配線修正装置ＤＷＥ及び試験装置ＴＥは
、この製造工程においてオンラインで結合される。
【００９３】図２９において、試験装置ＴＥは、特に制
限されないが、ストアドプログラム方式を採り、プロー
バを介して、ウェハＷＦ上に形成された複数のダイナミ
ック型ＲＡＭの機能試験をウェハ状態のまま実施する。 そして、この機能試験によってダイナミック型ＲＡＭの
性能や動作特性を判定し、またメモリアレイを構成する
ワード線又は相補ビット線の障害を検出する。試験装置
ＴＥは、これらの試験結果をもとにレベル設定やタイミ
ング設定のためのトリミング条件を決定し、冗長ワード
線又は冗長相補ビット線の割り当てを行う。しかる後、
ダイナミック型ＲＡＭに用意された複数の切断個所に関
する配線修正データＴＤを作成し、オンラインで配線修
正装置ＤＷＥに伝達する。なお、上記切断個所に関する
配線修正データは、試験装置ＴＥにより得られた試験結
果をもとに、配線修正装置ＤＷＥ内で作成してもよい。
限されないが、ストアドプログラム方式を採り、プロー
バを介して、ウェハＷＦ上に形成された複数のダイナミ
ック型ＲＡＭの機能試験をウェハ状態のまま実施する。 そして、この機能試験によってダイナミック型ＲＡＭの
性能や動作特性を判定し、またメモリアレイを構成する
ワード線又は相補ビット線の障害を検出する。試験装置
ＴＥは、これらの試験結果をもとにレベル設定やタイミ
ング設定のためのトリミング条件を決定し、冗長ワード
線又は冗長相補ビット線の割り当てを行う。しかる後、
ダイナミック型ＲＡＭに用意された複数の切断個所に関
する配線修正データＴＤを作成し、オンラインで配線修
正装置ＤＷＥに伝達する。なお、上記切断個所に関する
配線修正データは、試験装置ＴＥにより得られた試験結
果をもとに、配線修正装置ＤＷＥ内で作成してもよい。
【００９４】配線修正装置ＤＷＥは、上記試験装置ＴＥ
から供給される配線修正データＴＤに従って、ウェハＷ
Ｆ上のダイナミック型ＲＡＭに設けられた複数の切断個
所を選択的に組み合わせて切断する。配線修正装置ＤＷ
Ｅは、配線修正を施すべきウェハＷＦが試験装置ＴＥか
ら移動されるまでの間、対応する配線修正データを保持
するための記憶装置を備える。この実施例において、ダ
イナミック型ＲＡＭの各切断個所は、その全部が最上層
のアルミニウム配線層ＡＬ１により形成され、あるいは
その一部が少なくとも各切断個所において最上層のアル
ミニウム配線層ＡＬ１を介して接続される。なお、配線
修正装置ＤＷＥは、新しい配線を追加する機能を持つも
のであってもよいし、試験装置ＴＥによって得られる配
線修正データをいわゆるバッチ処理するものであっても
よい。
から供給される配線修正データＴＤに従って、ウェハＷ
Ｆ上のダイナミック型ＲＡＭに設けられた複数の切断個
所を選択的に組み合わせて切断する。配線修正装置ＤＷ
Ｅは、配線修正を施すべきウェハＷＦが試験装置ＴＥか
ら移動されるまでの間、対応する配線修正データを保持
するための記憶装置を備える。この実施例において、ダ
イナミック型ＲＡＭの各切断個所は、その全部が最上層
のアルミニウム配線層ＡＬ１により形成され、あるいは
その一部が少なくとも各切断個所において最上層のアル
ミニウム配線層ＡＬ１を介して接続される。なお、配線
修正装置ＤＷＥは、新しい配線を追加する機能を持つも
のであってもよいし、試験装置ＴＥによって得られる配
線修正データをいわゆるバッチ処理するものであっても
よい。
【００９５】８．３．処理工程
図３０には、この実施例の配線修正装置がＥＢ直描装置
を基本として構成される場合の一実施例の部分的な処理
工程図が示されている。また、図３１には、この実施例
の配線修正装置がＦＩＢ装置又はレーザリペア装置を基
本として構成される場合の一実施例の部分的な処理固定
図が示されている。これらの図により、配線修正装置を
用いた配線切断に関する処理工程の概要を説明する。
を基本として構成される場合の一実施例の部分的な処理
工程図が示されている。また、図３１には、この実施例
の配線修正装置がＦＩＢ装置又はレーザリペア装置を基
本として構成される場合の一実施例の部分的な処理固定
図が示されている。これらの図により、配線修正装置を
用いた配線切断に関する処理工程の概要を説明する。
【００９６】図３０において、半導体基板上にダイナミ
ック型ＲＡＭを形成するための一連のパターン形成工程
を終えたウェハは、特に制限されないが、まずプロセス
ダメージに備えるために、Ｈ２ （水素）雰囲気中にお
いて例えば摂氏約４００度で焼きなましされる。また、
プローブ試験に備えるため、ボンディングパッド又は試
験パッド部分のみを開孔して１回目のパッシベーション
が行われ、約２０００Å（オングストローム）程度の保
護膜が形成される。そして、この状態で試験装置すなわ
ちＬＳＩテスタによるプローブ試験が実施され、この試
験結果に基づいて作成された配線修正データが試験装置
から配線修正装置にオンラインで伝達される。次に、ウ
ェハにはレジスト塗布処理が行われ、例えばノボラック
系樹脂を材料とするレジスト（感光剤）が塗布される。 このレジストは、ＥＢ直描装置から発生される電子ビー
ムにより直接感光された後、現像処理を受ける。この時
点において、各ダイナミック型ＲＡＭの切断すべき切断
個所は露出され、次のＳｉＬドライエッチング及びＡＬ
ドライエッチングによって、これらの切断個所に相当す
る部分のシラン（ＳｉＬ）保護膜及び最上層のアルミニ
ウム配線層ＡＬ１が切断される。最後に、ウェハ上のレ
ジストが除去され、２回目のパッシベーションが行われ
た後、再度ＬＳＩテスタによるプローブ試験が実施され
、ダイナミック型ＲＡＭの機能・性能等の確認が行われ
る。
ック型ＲＡＭを形成するための一連のパターン形成工程
を終えたウェハは、特に制限されないが、まずプロセス
ダメージに備えるために、Ｈ２ （水素）雰囲気中にお
いて例えば摂氏約４００度で焼きなましされる。また、
プローブ試験に備えるため、ボンディングパッド又は試
験パッド部分のみを開孔して１回目のパッシベーション
が行われ、約２０００Å（オングストローム）程度の保
護膜が形成される。そして、この状態で試験装置すなわ
ちＬＳＩテスタによるプローブ試験が実施され、この試
験結果に基づいて作成された配線修正データが試験装置
から配線修正装置にオンラインで伝達される。次に、ウ
ェハにはレジスト塗布処理が行われ、例えばノボラック
系樹脂を材料とするレジスト（感光剤）が塗布される。 このレジストは、ＥＢ直描装置から発生される電子ビー
ムにより直接感光された後、現像処理を受ける。この時
点において、各ダイナミック型ＲＡＭの切断すべき切断
個所は露出され、次のＳｉＬドライエッチング及びＡＬ
ドライエッチングによって、これらの切断個所に相当す
る部分のシラン（ＳｉＬ）保護膜及び最上層のアルミニ
ウム配線層ＡＬ１が切断される。最後に、ウェハ上のレ
ジストが除去され、２回目のパッシベーションが行われ
た後、再度ＬＳＩテスタによるプローブ試験が実施され
、ダイナミック型ＲＡＭの機能・性能等の確認が行われ
る。
【００９７】一方、配線修正装置がＦＩＢ装置又はレー
ザリペア装置を基本として構成される場合、図３１に示
されるように、試験装置すなわちＬＳＩテスタから転送
された配線修正データに従って、ダイナミック型ＲＡＭ
の切断すべき切断個所に相当する部分の保護膜及び最上
層のアルミニウム配線層ＡＬ１が、ＦＩＢ装置から発生
されるイオンビームあるいはレーザリペア装置から発生
されるレーザ光線によって直接切断される。その後、２
回目のパッシベーションを行われた後、再度ＬＳＩテス
タによるプローブ試験が実施され、ダイナミック型ＲＡ
Ｍの機能・性能等の確認が行われる。
ザリペア装置を基本として構成される場合、図３１に示
されるように、試験装置すなわちＬＳＩテスタから転送
された配線修正データに従って、ダイナミック型ＲＡＭ
の切断すべき切断個所に相当する部分の保護膜及び最上
層のアルミニウム配線層ＡＬ１が、ＦＩＢ装置から発生
されるイオンビームあるいはレーザリペア装置から発生
されるレーザ光線によって直接切断される。その後、２
回目のパッシベーションを行われた後、再度ＬＳＩテス
タによるプローブ試験が実施され、ダイナミック型ＲＡ
Ｍの機能・性能等の確認が行われる。
【００９８】以上の本実施例に示されるように、この発
明を欠陥救済機能を有するダイナミック型ＲＡＭ等の半
導体集積回路装置ならびにその配線修正装置に適用する
ことで、次のような作用効果が得られる。すなわち、（
１）ダイナミック型ＲＡＭ等が形成されたチップのプロ
ーブ試験を所定の試験装置によりウェハ状態で実施し、
その結果を配線修正データとしてＥＢ直描装置又はＦＩ
Ｂ装置あるいはレーザリペア装置を基本構成とする配線
修正装置に伝達して、これらの配線修正データに基づい
てチップ上の対応する配線を直接又は間接的に切断又は
追加することで、ダイナミック型ＲＡＭ等の内部形態を
効率的に切り換えることができるという効果が得られる
。 （２）上記（１）項において、試験装置及び配線修正装
置をオンラインで結合することで、ダイナミック型ＲＡ
Ｍ等の製造工程における試験工数をさらに削減できると
いう効果が得られる。 （３）上記（１）項において、切断又は追加の対象とな
る配線の全部又は一部を最上層の金属配線層を介して形
成することで、配線修正装置による配線修正を効率的に
実現できるという効果が得られる。 （４）上記（１）項〜（３）項の配線修正を、冗長素子
又は回路に置き換えられた欠陥素子又は回路を介するリ
ーク電流経路の切断に用いることで、ダイナミック型Ｒ
ＡＭ等の冗長切り換え後におけるＤＣ不良を救済し、そ
の製品歩留まりを著しく高めることができるという効果
が得られる。 （５）上記（１）項〜（３）項の配線修正を、アドレス
デコーダの論理条件を直接切り換え欠陥素子又は回路を
冗長素子又は回路に置き換えるいわゆるデコーダ冗長切
り換え方式に用いることで、ダイナミック型ＲＡＭ等の
高速性を損なうことなくまたそのチップ面積を著しく増
大させることなく、効率的な冗長切り換えを実現できる
という効果が得られる。 （６）上記（１）項〜（３）項の配線修正を、不良アド
レスＲＯＭに設けられるヒューズ手段の切断に用いるこ
とで、実質的なヒューズ手段のレイアウトピッチを縮小
し、アドレス比較照合による冗長切り換え方式を採るダ
イナミック型ＲＡＭ等のチップ面積を削減できるという
効果が得られる。 （７）上記（１）項〜（３）項の配線修正を、内部回路
の正常な一部を利用して構成されるダイナミック型ＲＡ
Ｍ等のパーシャル製品の正常でない他の一部を介して形
成される電流経路の切断に利用することで、パーシャル
製品の低消費電力化を図ることができるという効果が得
られる。 （８）上記（１）項〜（３）項の配線修正を、降圧回路
により形成される内部電源電圧のレベル設定や、基板電
位発生回路により形成される基板バックバイアス電圧の
レベル設定又はタイミング発生回路により形成される内
部制御信号のタイミング設定あるいはシグニチュア回路
の試験制御電圧に対する識別レベル設定等に用いること
で、ダイナミック型ＲＡＭ等の動作特性を効率的に切り
換え、トリミングできるという効果が得られる。 （９）上記（１）項〜（３）項の配線修正を、ビット構
成等の製品仕様の切り換えに用いることで、ダイナミッ
ク型ＲＡＭ等の製品仕様を効率的に切り換えることがで
きるという効果が得られる。 （１０）上記（１）項〜（９）項により、ダイナミック
型ＲＡＭ等の高速性を損なうことなく、チップ面積及び
動作電流ならびに試験工数を削減し、その低コスト化及
び低消費電力化を推進できるという効果が得られる。
明を欠陥救済機能を有するダイナミック型ＲＡＭ等の半
導体集積回路装置ならびにその配線修正装置に適用する
ことで、次のような作用効果が得られる。すなわち、（
１）ダイナミック型ＲＡＭ等が形成されたチップのプロ
ーブ試験を所定の試験装置によりウェハ状態で実施し、
その結果を配線修正データとしてＥＢ直描装置又はＦＩ
Ｂ装置あるいはレーザリペア装置を基本構成とする配線
修正装置に伝達して、これらの配線修正データに基づい
てチップ上の対応する配線を直接又は間接的に切断又は
追加することで、ダイナミック型ＲＡＭ等の内部形態を
効率的に切り換えることができるという効果が得られる
。 （２）上記（１）項において、試験装置及び配線修正装
置をオンラインで結合することで、ダイナミック型ＲＡ
Ｍ等の製造工程における試験工数をさらに削減できると
いう効果が得られる。 （３）上記（１）項において、切断又は追加の対象とな
る配線の全部又は一部を最上層の金属配線層を介して形
成することで、配線修正装置による配線修正を効率的に
実現できるという効果が得られる。 （４）上記（１）項〜（３）項の配線修正を、冗長素子
又は回路に置き換えられた欠陥素子又は回路を介するリ
ーク電流経路の切断に用いることで、ダイナミック型Ｒ
ＡＭ等の冗長切り換え後におけるＤＣ不良を救済し、そ
の製品歩留まりを著しく高めることができるという効果
が得られる。 （５）上記（１）項〜（３）項の配線修正を、アドレス
デコーダの論理条件を直接切り換え欠陥素子又は回路を
冗長素子又は回路に置き換えるいわゆるデコーダ冗長切
り換え方式に用いることで、ダイナミック型ＲＡＭ等の
高速性を損なうことなくまたそのチップ面積を著しく増
大させることなく、効率的な冗長切り換えを実現できる
という効果が得られる。 （６）上記（１）項〜（３）項の配線修正を、不良アド
レスＲＯＭに設けられるヒューズ手段の切断に用いるこ
とで、実質的なヒューズ手段のレイアウトピッチを縮小
し、アドレス比較照合による冗長切り換え方式を採るダ
イナミック型ＲＡＭ等のチップ面積を削減できるという
効果が得られる。 （７）上記（１）項〜（３）項の配線修正を、内部回路
の正常な一部を利用して構成されるダイナミック型ＲＡ
Ｍ等のパーシャル製品の正常でない他の一部を介して形
成される電流経路の切断に利用することで、パーシャル
製品の低消費電力化を図ることができるという効果が得
られる。 （８）上記（１）項〜（３）項の配線修正を、降圧回路
により形成される内部電源電圧のレベル設定や、基板電
位発生回路により形成される基板バックバイアス電圧の
レベル設定又はタイミング発生回路により形成される内
部制御信号のタイミング設定あるいはシグニチュア回路
の試験制御電圧に対する識別レベル設定等に用いること
で、ダイナミック型ＲＡＭ等の動作特性を効率的に切り
換え、トリミングできるという効果が得られる。 （９）上記（１）項〜（３）項の配線修正を、ビット構
成等の製品仕様の切り換えに用いることで、ダイナミッ
ク型ＲＡＭ等の製品仕様を効率的に切り換えることがで
きるという効果が得られる。 （１０）上記（１）項〜（９）項により、ダイナミック
型ＲＡＭ等の高速性を損なうことなく、チップ面積及び
動作電流ならびに試験工数を削減し、その低コスト化及
び低消費電力化を推進できるという効果が得られる。
【００９９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図２において、ダイナミック型ＲＡＭのブ
ロック構成は種々の実施形態を採りうるし、その記憶容
量つまりはアドレス信号のビット数ならびに起動制御信
号及び内部制御信号等の名称及び組み合わせは、この実
施例による制約を受けない。また、パーシャル製品を構
成する単位は、任意に設定できるし、その組み合わせも
任意である。ダイナミック型ＲＡＭは、シェアドセンス
方式を採ることを必要条件としないし、そのビット構成
は、例えば×８又は×１６ビット構成とすることもでき
る。図７において、ＤＣ欠陥救済を実現するための切断
個所は、必要に応じて追加・削減できるし、各切断個所
は、例えば第２層又はより下層のアルミニウム配線層あ
るいは他種の配線層を介して形成してもよい。各切断個
所におけるデバイス構造ならびに配線の切断又は追加を
実現する具体的な方法は、種々考えられよう。図１６に
おいて、パーシャル製品の正常でない部分を切り離すた
めの切断は、実質的に電流経路を形成する最少限の配線
に限定してもよいし、逆に例えば切り離すべきメモリア
レイ又はメモリマットあるいはメモリモジュールの周辺
に形成された最上層のアルミニウム配線層をすべて無条
件に切断する方法を採ってもよい。図１７ないし図１９
において、冗長ワード線又は冗長相補ビット線を選択状
態とするための論理構成は、これらの実施例による制約
を受けない。また、各メモリアレイに設けられる冗長ワ
ード線又は冗長相補ビット線の数も、任意である。図２
３ないし図２６において、各トリミング回路に設けられ
る試験パッドの数つまりはトリミングしうる精度ならび
にレンジは、任意に設定できるし、トリミングの具体的
な方法も種々の実施形態を採りうる。図２７において、
ダイナミック型ＲＡＭのビット構成を切り換える具体的
な方法は任意であるし、同様な方法によって、例えばダ
イナミック型ＲＡＭの入出力レベルや動作モード等を切
り換えることもよい。図２８において、配線修正装置は
、ＥＢ直描装置及びＦＩＢ装置ならびにレーザリペア装
置以外を基本として構成できるし、図３０及び図３１に
示される処理工程も、本発明の実施方法に制約を与える
ものではない。各回路図に示される各部の具体的な回路
構成やＭＯＳＦＥＴ等の導電型ならびに各電源電圧の電
圧及び極性等は、種々の実施形態を採りうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図２において、ダイナミック型ＲＡＭのブ
ロック構成は種々の実施形態を採りうるし、その記憶容
量つまりはアドレス信号のビット数ならびに起動制御信
号及び内部制御信号等の名称及び組み合わせは、この実
施例による制約を受けない。また、パーシャル製品を構
成する単位は、任意に設定できるし、その組み合わせも
任意である。ダイナミック型ＲＡＭは、シェアドセンス
方式を採ることを必要条件としないし、そのビット構成
は、例えば×８又は×１６ビット構成とすることもでき
る。図７において、ＤＣ欠陥救済を実現するための切断
個所は、必要に応じて追加・削減できるし、各切断個所
は、例えば第２層又はより下層のアルミニウム配線層あ
るいは他種の配線層を介して形成してもよい。各切断個
所におけるデバイス構造ならびに配線の切断又は追加を
実現する具体的な方法は、種々考えられよう。図１６に
おいて、パーシャル製品の正常でない部分を切り離すた
めの切断は、実質的に電流経路を形成する最少限の配線
に限定してもよいし、逆に例えば切り離すべきメモリア
レイ又はメモリマットあるいはメモリモジュールの周辺
に形成された最上層のアルミニウム配線層をすべて無条
件に切断する方法を採ってもよい。図１７ないし図１９
において、冗長ワード線又は冗長相補ビット線を選択状
態とするための論理構成は、これらの実施例による制約
を受けない。また、各メモリアレイに設けられる冗長ワ
ード線又は冗長相補ビット線の数も、任意である。図２
３ないし図２６において、各トリミング回路に設けられ
る試験パッドの数つまりはトリミングしうる精度ならび
にレンジは、任意に設定できるし、トリミングの具体的
な方法も種々の実施形態を採りうる。図２７において、
ダイナミック型ＲＡＭのビット構成を切り換える具体的
な方法は任意であるし、同様な方法によって、例えばダ
イナミック型ＲＡＭの入出力レベルや動作モード等を切
り換えることもよい。図２８において、配線修正装置は
、ＥＢ直描装置及びＦＩＢ装置ならびにレーザリペア装
置以外を基本として構成できるし、図３０及び図３１に
示される処理工程も、本発明の実施方法に制約を与える
ものではない。各回路図に示される各部の具体的な回路
構成やＭＯＳＦＥＴ等の導電型ならびに各電源電圧の電
圧及び極性等は、種々の実施形態を採りうる。
【０１００】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、マルチポート
ＲＡＭやスタティック型ＲＡＭ等の各種半導体記憶装置
ならびにゲートアレイ集積回路等の汎用又は専用論理集
積回路等にも適用できる。この発明は、少なくとも冗長
素子又は回路を備える半導体集積回路装置あるいはトリ
ミング等のための配線修正を必要かつ有効な手段とする
半導体集積回路装置に広く適用できる。
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、マルチポート
ＲＡＭやスタティック型ＲＡＭ等の各種半導体記憶装置
ならびにゲートアレイ集積回路等の汎用又は専用論理集
積回路等にも適用できる。この発明は、少なくとも冗長
素子又は回路を備える半導体集積回路装置あるいはトリ
ミング等のための配線修正を必要かつ有効な手段とする
半導体集積回路装置に広く適用できる。
【０１０１】
【発明の効果】ダイナミック型ＲＡＭ等が形成されたチ
ップの機能試験を所定の試験装置によりウェハ状態で実
施し、その結果を配線修正データとしてＥＢ直描装置又
はＦＩＢ装置あるいはレーザリペア装置を基本構成とす
る配線修正装置にオンラインで伝達する。そして、これ
らの配線修正データに基づいてチップ上の対応する配線
を直接又は間接的に切断又は追加することで、欠陥素子
又は回路を冗長素子又は回路に置き換え、またこれらの
欠陥素子又は回路を介して形成される電流経路を切断状
態とする。さらに、このような配線の切断又は追加を、
パーシャル製品が構成される場合の欠陥部分の切り離し
や、所定の内部回路の動作特性あるいは製品仕様の切り
換えに応用する。これにより、ダイナミック型ＲＡＭ等
のアクセスタイムを犠牲にし所要レイアウト面積を増大
させることなく、欠陥素子又は回路を冗長素子又は回路
に切り換えうるとともに、冗長素子又は回路に切り換え
られた欠陥素子又は回路を容易に分離し、これらの欠陥
素子又は回路を介して形成される電流経路を切断するこ
とができる。さらに、パーシャル製品を構成しうるダイ
ナミック型ＲＡＭ等の正常でない部分を容易に切り離し
、その低消費電力化を推進できるとともに、ヒューズ手
段等を設けることなく、ダイナミック型ＲＡＭ等の内部
回路の動作特性や製品仕様を切り換えることができる。 これらの結果、欠陥救済機能を備えるダイナミック型Ｒ
ＡＭ等の高速性を損なうことなくチップ面積及び動作電
流ならびに試験工数を削減し、その低コスト化を推進で
きるとともに、冗長切り換え後におけるＤＣ不良等を救
済し、その製品歩留まりを著しく高めることができる。
ップの機能試験を所定の試験装置によりウェハ状態で実
施し、その結果を配線修正データとしてＥＢ直描装置又
はＦＩＢ装置あるいはレーザリペア装置を基本構成とす
る配線修正装置にオンラインで伝達する。そして、これ
らの配線修正データに基づいてチップ上の対応する配線
を直接又は間接的に切断又は追加することで、欠陥素子
又は回路を冗長素子又は回路に置き換え、またこれらの
欠陥素子又は回路を介して形成される電流経路を切断状
態とする。さらに、このような配線の切断又は追加を、
パーシャル製品が構成される場合の欠陥部分の切り離し
や、所定の内部回路の動作特性あるいは製品仕様の切り
換えに応用する。これにより、ダイナミック型ＲＡＭ等
のアクセスタイムを犠牲にし所要レイアウト面積を増大
させることなく、欠陥素子又は回路を冗長素子又は回路
に切り換えうるとともに、冗長素子又は回路に切り換え
られた欠陥素子又は回路を容易に分離し、これらの欠陥
素子又は回路を介して形成される電流経路を切断するこ
とができる。さらに、パーシャル製品を構成しうるダイ
ナミック型ＲＡＭ等の正常でない部分を容易に切り離し
、その低消費電力化を推進できるとともに、ヒューズ手
段等を設けることなく、ダイナミック型ＲＡＭ等の内部
回路の動作特性や製品仕様を切り換えることができる。 これらの結果、欠陥救済機能を備えるダイナミック型Ｒ
ＡＭ等の高速性を損なうことなくチップ面積及び動作電
流ならびに試験工数を削減し、その低コスト化を推進で
きるとともに、冗長切り換え後におけるＤＣ不良等を救
済し、その製品歩留まりを著しく高めることができる。
【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図２】図１のダイナミック型ＲＡＭに含まれるメモリ
モジュールの一実施例を示すブロック図である。
モジュールの一実施例を示すブロック図である。
【図３】図２のメモリモジュールに含まれるメモリアレ
イの一実施例を示す部分的な回路図である。
イの一実施例を示す部分的な回路図である。
【図４】図３のメモリアレイの一実施例を示す部分的な
断面構造図である。
断面構造図である。
【図５】図３のメモリアレイの一実施例を示す部分的な
平面構造図である。
平面構造図である。
【図６】図２のメモリモジュールに含まれるセンスアン
プの一実施例を示す部分的な回路図である。
プの一実施例を示す部分的な回路図である。
【図７】図１のダイナミック型ＲＡＭのＤＣ欠陥救済の
ための切断個所の一実施例を示す部分的な回路図である
。
ための切断個所の一実施例を示す部分的な回路図である
。
【図８】図１のダイナミック型ＲＡＭのＤＣ欠陥救済方
式を比較評価するための評価グラフである。
式を比較評価するための評価グラフである。
【図９】図６のセンスアンプの一部の切断個所の一実施
例を示す部分的な平面構造図である。
例を示す部分的な平面構造図である。
【図１０】図９の切断個所の一実施例を示す部分的な断
面構造図である。
面構造図である。
【図１１】図６のセンスアンプの他の切断個所の一実施
例を示す部分的な平面構造図である。
例を示す部分的な平面構造図である。
【図１２】図１１の切断個所の一実施例を示す部分的な
断面構造図である。
断面構造図である。
【図１３】図６のセンスアンプの他の切断個所の一実施
例を示す部分的な平面構造図である。
例を示す部分的な平面構造図である。
【図１４】図２のメモリモジュールに含まれるセンスア
ンプの他の実施例を示す部分的な回路図である。
ンプの他の実施例を示す部分的な回路図である。
【図１５】図２のメモリモジュールに含まれるセンスア
ンプのさらに他の実施例を示す部分的な回路図である。
ンプのさらに他の実施例を示す部分的な回路図である。
【図１６】図１のダイナミック型ＲＡＭのパーシャル製
品を構成するための切断個所の一実施例を示す回路図で
ある。
品を構成するための切断個所の一実施例を示す回路図で
ある。
【図１７】図２のメモリモジュールに含まれるＸアドレ
スデコーダのワード線駆動回路の一実施例を示す回路図
である。
スデコーダのワード線駆動回路の一実施例を示す回路図
である。
【図１８】図２のメモリモジュールに含まれるＸアドレ
スデコーダの単位Ｘアドレスデコーダの一実施例を示す
回路図である。
スデコーダの単位Ｘアドレスデコーダの一実施例を示す
回路図である。
【図１９】図１のダイナミック型ＲＡＭのＹアドレスデ
コーダの一実施例を示す部分的な回路図である。
コーダの一実施例を示す部分的な回路図である。
【図２０】この発明をアドレス比較照合による冗長切り
換え方式を採る従来のダイナミック型ＲＡＭに適用した
場合の一実施例を示す部分的なブロック図である。
換え方式を採る従来のダイナミック型ＲＡＭに適用した
場合の一実施例を示す部分的なブロック図である。
【図２１】図２０のダイナミック型ＲＡＭに含まれる不
良アドレスＲＯＭの一実施例を示す部分的な回路図であ
る。
良アドレスＲＯＭの一実施例を示す部分的な回路図であ
る。
【図２２】図２１の不良アドレスＲＯＭの一実施例を示
す部分的な断面構造図である。
す部分的な断面構造図である。
【図２３】図１のダイナミック型ＲＡＭに含まれる降圧
回路の一実施例を示す部分的な回路図である。
回路の一実施例を示す部分的な回路図である。
【図２４】図１のダイナミック型ＲＡＭに含まれる基板
電位発生回路の一実施例を示す部分的な回路図である。
電位発生回路の一実施例を示す部分的な回路図である。
【図２５】図１のダイナミック型ＲＡＭのタイミング発
生回路に含まれる遅延回路の一実施例を示す回路図であ
る。
生回路に含まれる遅延回路の一実施例を示す回路図であ
る。
【図２６】図１のダイナミック型ＲＡＭに含まれるシグ
ニチュア回路の一実施例を示す回路図である。
ニチュア回路の一実施例を示す回路図である。
【図２７】図１のダイナミック型ＲＡＭに含まれるデー
タ入出力回路の一実施例を示す部分的な回路図である。
タ入出力回路の一実施例を示す部分的な回路図である。
【図２８】図１のダイナミック型ＲＡＭの配線修正に供
される配線修正装置の一実施例を示す性能比較図である
。
される配線修正装置の一実施例を示す性能比較図である
。
【図２９】図２８の配線修正装置ならびに試験装置の一
実施例を示す接続図である。
実施例を示す接続図である。
【図３０】図２８の配線修正装置がＥＢ直描装置を基本
として構成される場合の一実施例を示す部分的な処理工
程図である。
として構成される場合の一実施例を示す部分的な処理工
程図である。
【図３１】図２８の配線修正装置がＦＩＢ装置又はレー
ザリペア装置を基本として構成される場合の一実施例を
示す部分的な処理工程図である。
ザリペア装置を基本として構成される場合の一実施例を
示す部分的な処理工程図である。
ＭＯＤ０〜ＭＯＤ３・・・メモリモジュール、ＭＧ００
〜ＭＧ３０ならびにＭＧ０１〜ＭＧ３１・・・メモリマ
ット群、ＭＡＴ０〜ＭＡＴ７・・・メモリマット、ＡＲ
ＹＬ，ＡＲＹＲ・・・メモリアレイ、ＳＡ・・・センス
アンプ、ＸＤＬ、ＸＤＲ・・・Ｘアドレスデコーダ、Ｃ
ＳＤ・・・センスアンプ駆動回路、ＭＡＧ０〜ＭＡＧ３
・・・メインアンプ群、ＭＡ０〜ＭＡ３・・・メインア
ンプ、ＹＤ０〜ＹＤ３・・・Ｙアドレスデコーダ、ＸＡ
Ｂ・・・Ｘアドレスバッファ、ＲＦＣ・・・リフレッシ
ュアドレスカウンタ、ＸＰＤ・・・Ｘプリデコーダ、Ｍ
ＳＬ・・・メモリマット選択回路、ＹＡＢ・・・Ｙアド
レスバッファ、ＹＰＤ・・・Ｙプリデコーダ、ＩＯＳＬ
・・・コモンＩ／Ｏ選択回路、ＭＯＳＬ・・・メモリモ
ジュール選択回路、ＤＩＯ・・・データ入出力回路、Ｓ
ＩＧ・・・シグニチュア回路、ＴＧ・・・タイミング発
生回路、ＶＤ・・・降圧回路、ＶＢＢＧ・・・基板電位
発生回路、ＶＣＨＧ・・・高電圧発生回路。 Ｑａ・・・アドレス選択ＭＯＳＦＥＴ、Ｃｓ・・・情報
蓄積キャパシタ、Ｑ１〜Ｑ８・・・ＰチャンネルＭＯＳ
ＦＥＴ、Ｑ１１〜Ｑ１０４・・・ＮチャンネルＭＯＳＦ
ＥＴ、Ｒ１〜Ｒ５１・・・抵抗、Ｃ１〜Ｃ５・・・キャ
パシタ、Ｎ１〜Ｎ１５・・・インバータ回路、ＮＡ１〜
ＮＡ１０・・・ナンドゲート回路、ＮＯ１〜ＮＯ４・・
・ノアゲート回路。 Ｗ０〜Ｗ２５５，ＷＬ・・・ワード線、ＷＲ０〜ＷＲ３
・・・冗長ワード線、ＭＷＲ０〜ＭＷＲ３・・・メイン
ワード線、Ｂ０〜Ｂ１０２３，ＢＬ・・・相補ビット線
、ＹＳ０，ＹＳＬ・・・ビット線選択信号線、ＰＬ・・
・プレート電極、ＩＳ・・・絶縁膜、ＳＰ・・・情報蓄
積電極、ＰＷＥＬＬ・・・Ｐウェル領域、ＰＳＵＢ・・
・Ｐ型半導体基板。 ＲＳ０〜ＲＳ５・・・短絡抵抗、ＣＰ０〜ＣＰ１０８・
・・切断個所。 ＡＬ１・・・アルミニウム配線層、ＳＨＬ，ＳＨＲ・・
・シャント信号線、ＬＯＣＯＳ・・・ロコス、ＣＳＰ・
・・コモンソース線、Ｓ，Ｓ１〜Ｓ２，Ｓ１３〜Ｓ１４
・・・ソース、Ｄ，Ｄ１〜Ｄ２，Ｄ１３〜Ｄ１４・・・
ドレイン、Ｇ１〜Ｇ２・・・ゲート。 ＭＰ・・・メタルパッド、ＣＥ・・・切断領域、ＮＷＥ
ＬＬ・・・Ｎウェル領域。 ＰＣ・・・プリチャージ制御信号線、ＨＶＣ・・・プリ
チャージレベル供給線、ＶＣ１〜ＶＣ２・・・単位制御
回路。 ＷＤ００〜ＷＤ０３，ＷＤＲ０〜ＷＤＲ３・・・ワード
線駆動回路、ＵＸＤ０、ＵＸＤＲ・・・単位Ｘアドレス
デコーダ、ＵＹＤ０，ＵＹＤＲ０〜ＵＹＤＲ１・・・単
位Ｙアドレスデコーダ。 ＲＯＭ０〜ＲＯＭ５・・・不良アドレスＲＯＭ、ＸＡＣ
０〜ＸＡＣ３，ＹＡＣ０〜ＹＡＣ１・・・アドレス比較
回路。 ＵＦＣ０〜ＵＦＣ７・・・単位ヒューズ回路、ＯＡ１〜
ＯＡ３・・・演算増幅回路、ＶＬＳ・・・基準電位切り
換え回路、ＴＰ１〜ＴＰ１６・・・試験パッド、ＬＶＣ
・・・レベル検出回路、ＯＳＣ・・・発振回路、ＣＰ・
・・チャージポンプ回路。 ＤＬ・・・遅延回路。 ＤＩＢ０〜ＤＩＢ３・・・データ入力バッファ、ＤＯＢ
０〜ＤＯＢ３・・・データ出力バッファ。 ＴＥ・・・試験装置、ＤＷＥ・・・配線修正装置、ＴＤ
・・・配線修正データ、ＷＦ・・・ウェハ、ＬＳＩ・・
・チップ（大規模集積回路装置）。
〜ＭＧ３０ならびにＭＧ０１〜ＭＧ３１・・・メモリマ
ット群、ＭＡＴ０〜ＭＡＴ７・・・メモリマット、ＡＲ
ＹＬ，ＡＲＹＲ・・・メモリアレイ、ＳＡ・・・センス
アンプ、ＸＤＬ、ＸＤＲ・・・Ｘアドレスデコーダ、Ｃ
ＳＤ・・・センスアンプ駆動回路、ＭＡＧ０〜ＭＡＧ３
・・・メインアンプ群、ＭＡ０〜ＭＡ３・・・メインア
ンプ、ＹＤ０〜ＹＤ３・・・Ｙアドレスデコーダ、ＸＡ
Ｂ・・・Ｘアドレスバッファ、ＲＦＣ・・・リフレッシ
ュアドレスカウンタ、ＸＰＤ・・・Ｘプリデコーダ、Ｍ
ＳＬ・・・メモリマット選択回路、ＹＡＢ・・・Ｙアド
レスバッファ、ＹＰＤ・・・Ｙプリデコーダ、ＩＯＳＬ
・・・コモンＩ／Ｏ選択回路、ＭＯＳＬ・・・メモリモ
ジュール選択回路、ＤＩＯ・・・データ入出力回路、Ｓ
ＩＧ・・・シグニチュア回路、ＴＧ・・・タイミング発
生回路、ＶＤ・・・降圧回路、ＶＢＢＧ・・・基板電位
発生回路、ＶＣＨＧ・・・高電圧発生回路。 Ｑａ・・・アドレス選択ＭＯＳＦＥＴ、Ｃｓ・・・情報
蓄積キャパシタ、Ｑ１〜Ｑ８・・・ＰチャンネルＭＯＳ
ＦＥＴ、Ｑ１１〜Ｑ１０４・・・ＮチャンネルＭＯＳＦ
ＥＴ、Ｒ１〜Ｒ５１・・・抵抗、Ｃ１〜Ｃ５・・・キャ
パシタ、Ｎ１〜Ｎ１５・・・インバータ回路、ＮＡ１〜
ＮＡ１０・・・ナンドゲート回路、ＮＯ１〜ＮＯ４・・
・ノアゲート回路。 Ｗ０〜Ｗ２５５，ＷＬ・・・ワード線、ＷＲ０〜ＷＲ３
・・・冗長ワード線、ＭＷＲ０〜ＭＷＲ３・・・メイン
ワード線、Ｂ０〜Ｂ１０２３，ＢＬ・・・相補ビット線
、ＹＳ０，ＹＳＬ・・・ビット線選択信号線、ＰＬ・・
・プレート電極、ＩＳ・・・絶縁膜、ＳＰ・・・情報蓄
積電極、ＰＷＥＬＬ・・・Ｐウェル領域、ＰＳＵＢ・・
・Ｐ型半導体基板。 ＲＳ０〜ＲＳ５・・・短絡抵抗、ＣＰ０〜ＣＰ１０８・
・・切断個所。 ＡＬ１・・・アルミニウム配線層、ＳＨＬ，ＳＨＲ・・
・シャント信号線、ＬＯＣＯＳ・・・ロコス、ＣＳＰ・
・・コモンソース線、Ｓ，Ｓ１〜Ｓ２，Ｓ１３〜Ｓ１４
・・・ソース、Ｄ，Ｄ１〜Ｄ２，Ｄ１３〜Ｄ１４・・・
ドレイン、Ｇ１〜Ｇ２・・・ゲート。 ＭＰ・・・メタルパッド、ＣＥ・・・切断領域、ＮＷＥ
ＬＬ・・・Ｎウェル領域。 ＰＣ・・・プリチャージ制御信号線、ＨＶＣ・・・プリ
チャージレベル供給線、ＶＣ１〜ＶＣ２・・・単位制御
回路。 ＷＤ００〜ＷＤ０３，ＷＤＲ０〜ＷＤＲ３・・・ワード
線駆動回路、ＵＸＤ０、ＵＸＤＲ・・・単位Ｘアドレス
デコーダ、ＵＹＤ０，ＵＹＤＲ０〜ＵＹＤＲ１・・・単
位Ｙアドレスデコーダ。 ＲＯＭ０〜ＲＯＭ５・・・不良アドレスＲＯＭ、ＸＡＣ
０〜ＸＡＣ３，ＹＡＣ０〜ＹＡＣ１・・・アドレス比較
回路。 ＵＦＣ０〜ＵＦＣ７・・・単位ヒューズ回路、ＯＡ１〜
ＯＡ３・・・演算増幅回路、ＶＬＳ・・・基準電位切り
換え回路、ＴＰ１〜ＴＰ１６・・・試験パッド、ＬＶＣ
・・・レベル検出回路、ＯＳＣ・・・発振回路、ＣＰ・
・・チャージポンプ回路。 ＤＬ・・・遅延回路。 ＤＩＢ０〜ＤＩＢ３・・・データ入力バッファ、ＤＯＢ
０〜ＤＯＢ３・・・データ出力バッファ。 ＴＥ・・・試験装置、ＤＷＥ・・・配線修正装置、ＴＤ
・・・配線修正データ、ＷＦ・・・ウェハ、ＬＳＩ・・
・チップ（大規模集積回路装置）。
Claims (43)
- 【請求項１】 半導体基板上に形成された所定の配線
が切断され及び／又は所定の配線が追加されることでそ
の内部形態が選択的に切り換えられることを特徴とする
半導体集積回路装置。 - 【請求項２】 上記配線の切断及び追加は、所定の試
験装置から配線修正データを受ける所定の配線修正装置
によって行われるものであることを特徴とする請求項１
の半導体集積回路装置。 - 【請求項３】 上記配線修正情報は、上記試験装置に
よりウェハ状態で行われる上記半導体集積回路装置の試
験結果として得られるものであることを特徴とする請求
項２の半導体集積回路装置。 - 【請求項４】 上記配線修正装置及び試験装置は、上
記半導体集積回路装置の製造工程においてオンラインで
結合されるものであることを特徴とする請求項２又は請
求項３の半導体集積回路装置。 - 【請求項５】 上記配線修正装置は、ＥＢ直描装置を
基本として構成されるものであることを特徴とする請求
項１、請求項２、請求項３又は請求項４の半導体集積回
路装置。 - 【請求項６】 上記配線修正装置は、ＦＩＢ装置を基
本として構成されるものであることを特徴とする請求項
１、請求項２、請求項３又は請求項４の半導体集積回路
装置。 - 【請求項７】 上記配線修正装置は、レーザリペア装
置を基本として構成されるものであることを特徴とする
請求項１、請求項２、請求項３又は請求項４の半導体集
積回路装置。 - 【請求項８】 上記配線は、その全部又は一部が最上
層の金属配線層を介して形成されるものであることを特
徴とする請求項１、請求項２、請求項３、請求項４、請
求項５、請求項６又は請求項７の半導体集積回路装置。 - 【請求項９】 上記半導体集積回路装置は、冗長素子
及び／又は回路を備えるものであって、上記配線の切断
及び追加は、上記冗長素子又は回路に置き換えられた欠
陥素子又は回路を介して形成される電流経路を切断する
ためのものであることを特徴とする請求項１、請求項２
、請求項３、請求項４、請求項５、請求項６、請求項７
又は請求項８の半導体集積回路装置。 - 【請求項１０】 上記半導体集積回路装置は、ダイナ
ミック型ＲＡＭであって、上記電流経路の切断は、少な
くとも次の切断個所すなわち、 （１）Ｘアドレスデコーダの欠陥が生じたワード線に対
応するワード線駆動回路の出力ノードとワード線選択レ
ベル供給線との間（ＣＰ１） （２）欠陥が生じたワード線とワード線選択レベル供給
線との間（ＣＰ２） （３）欠陥が生じたビット線とセンスアンプの対応する
単位回路との間（ＣＰ３及びＣＰ４） （４）欠陥が生じたビット線に対応するセンスアンプの
単位増幅回路のＰチャンネルＭＯＳＦＥＴとコモンソー
ス線との間（ＣＰ５） （５）欠陥が生じたビット線に対応するセンスアンプの
ビット線プリチャージ回路とプリチャージレベル供給線
との間（ＣＰ６） に関する配線を選択的に組み合わせて切断することによ
り実現されるものであることを特徴とする請求項９の半
導体集積回路装置。 - 【請求項１１】 上記切断個所は、上記配線修正装置
により直接切断されるものであることを特徴とする請求
項１０の半導体集積回路装置。 - 【請求項１２】 上記切断個所には、対応する他の所
定の配線が切断されることで選択的にオフ状態とされる
スイッチ手段が設けられるものであって、上記切断個所
の切断は、上記配線修正装置により上記他の所定の配線
が切断されることによって間接的に実現されるものであ
ることを特徴とする請求項１０の半導体集積回路装置。 - 【請求項１３】 上記スイッチ手段は、複数のビット
線又はワード線により共有されるものであることを特徴
とする請求項１２の半導体集積回路装置。 - 【請求項１４】 上記半導体集積回路装置は、冗長素
子及び／又は回路を備えるものであって、上記配線の切
断及び追加は、欠陥素子又は回路を上記冗長素子又は回
路に選択的に置き換えるためのものであることを特徴と
する請求項１、請求項２、請求項３、請求項４、請求項
５、請求項６、請求項７又は請求項８の半導体集積回路
装置。 - 【請求項１５】 上記半導体集積回路装置は、ダイナ
ミック型ＲＡＭであって、上記冗長素子は、冗長ビット
線及び／又は冗長ワード線であることを特徴とする請求
項１４の半導体集積回路装置。 - 【請求項１６】 上記ダイナミック型ＲＡＭは、通常
、メモリアクセスに際して供給されるアドレスをデコー
ドして対応するビット線又はワード線を選択的に選択状
態とし、上記配線が切断されるとき、上記冗長ビット線
又は冗長ワード線を選択的に選択状態とするＸアドレス
デコーダ及び／又はＹアドレスデコーダを備えるもので
あることを特徴とする請求項１５の半導体集積回路装置
。 - 【請求項１７】 上記ダイナミック型ＲＡＭは、上記
冗長ビット線又は冗長ワード線に対応して設けられ上記
配線が切断されることで対応する上記冗長ビット線又は
冗長ワード線に割り当てられた不良アドレスを記憶する
不良アドレスＲＯＭと、上記不良アドレスとメモリアク
セスに際して供給されるアドレスとを比較照合しこれら
のアドレスが一致したとき対応する上記冗長ビット線又
は冗長ワード線を選択的に選択状態とするアドレス比較
回路とを備えるものであることを特徴とする請求項１５
の半導体集積回路装置。 - 【請求項１８】 上記冗長ビット線又は冗長ワード線
に置き換えられた欠陥ビット線又はワード線を介して形
成される電流経路は、他の所定の配線が切断されること
によって選択的に切断状態とされるものであることを特
徴とする請求項１６又は請求項１７の半導体集積回路装
置。 - 【請求項１９】 上記半導体集積回路装置は、所定の
内部回路の正常な一部を利用することでパーシャル製品
を構成しうるものであって、上記配線の切断及び追加は
、上記内部回路の正常でない他の一部を介して形成され
る電流経路を切断するためのものであることを特徴とす
る請求項１、請求項２、請求項３、請求項４、請求項５
、請求項６、請求項７又は請求項８の半導体集積回路装
置。 - 【請求項２０】 上記半導体集積回路装置は、ダイナ
ミック型ＲＡＭであり、上記内部回路は、上記ダイナミ
ック型ＲＡＭに含まれる複数のメモリマットであり、上
記パーシャル製品は、正常な一つ又は複数の上記メモリ
マットにより選択的に構成されるものであって、正常で
ない他の上記メモリマットは、少なくとも次の切断個所
すなわち、 （１）正常でないメモリマットを構成するワード線（Ｃ
Ｐ５９〜ＣＰ６０ならびにＣＰ６９〜ＣＰ７０）（２）
正常でないメモリマットのコモンＩ／Ｏ線（ＣＰ６２及
びＣＰ６３） （３）正常でないメモリマットに対応するセンスアンプ
のビット線プリチャージ回路及びコモンソース線プリチ
ャージ回路にプリチャージレベルを供給するための供給
線（ＣＰ６４） （４）正常でないメモリマットに対応するセンスアンプ
の単位増幅回路に駆動電流を供給するためのコモンソー
ス線（ＣＰ６６及びＣＰ６７）あるいは上記コモンソー
ス線を駆動するスイッチＭＯＳＦＥＴのゲートに駆動制
御信号を供給するための供給線 が組み合わされて切断されることによって選択的に無効
とされるものであることを特徴とする請求項１９の半導
体集積回路装置。 - 【請求項２１】 上記配線の切断及び追加は、上記半
導体集積回路装置の所定の内部回路の動作特性を選択的
に切り換えるためのものであることを特徴とする請求項
１、請求項２、請求項３、請求項４、請求項５、請求項
６、請求項７又は請求項８の半導体集積回路装置。 - 【請求項２２】 上記内部回路は、基板電位発生回路
であって、上記動作特性は、上記基板電位発生回路の基
板バックバイアス電圧に対する判定レベルであることを
特徴とする請求項２１の半導体集積回路装置。 - 【請求項２３】 上記内部回路は、降圧回路であって
、上記動作特性は、上記降圧回路により形成される内部
電源電圧の出力レベルであることを特徴とする請求項２
１の半導体集積回路装置。 - 【請求項２４】 上記内部回路は、遅延回路であって
、上記動作特性は、所定の内部信号に対する上記遅延回
路の遅延時間であることを特徴とする請求項２１の半導
体集積回路装置。 - 【請求項２５】 上記半導体集積回路装置は、ダイナ
ミック型ＲＡＭであって、上記遅延回路は、センスアン
プの駆動タイミングを設定するためのものであることを
特徴とする請求項２４の半導体集積回路装置。 - 【請求項２６】 上記半導体集積回路装置は、ダイナ
ミック型ＲＡＭであって、上記遅延回路は、Ｘアドレス
デコーダ及び／又はＹアドレスデコーダの駆動タイミン
グを設定するためのものであることを特徴とする請求項
２４の半導体集積回路装置。 - 【請求項２７】 上記半導体集積回路装置は、ダイナ
ミック型ＲＡＭであって、上記遅延回路は、メインアン
プの駆動タイミングを設定するためのものであることを
特徴とする請求項２４の半導体集積回路装置。 - 【請求項２８】 上記内部回路は、シグニチュア回路
であって、上記動作特性は、上記シグニチュア回路の識
別レベルであることを特徴とする請求項２１の半導体集
積回路装置。 - 【請求項２９】 上記配線の切断及び追加は、上記半
導体集積回路装置の製品仕様を選択的に切り換えるため
のものであることを特徴とする請求項１、請求項２、請
求項３、請求項４、請求項５、請求項６、請求項７又は
請求項８の半導体集積回路装置。 - 【請求項３０】 上記半導体集積回路装置は、ダイナ
ミック型ＲＡＭであって、上記製品仕様は、上記ダイナ
ミック型ＲＡＭのビット構成であることを特徴とする請
求項２９の半導体集積回路装置。 - 【請求項３１】 所定の試験装置により得られる配線
修正データをもとに半導体集積回路装置の半導体基板上
に形成された所定の配線を切断し及び／又は所定の配線
を追加することを特徴とする配線修正装置。 - 【請求項３２】 上記配線修正データは、上記試験装
置によりウェハ状態で行われる上記半導体集積回路装置
の試験結果として得られるものであることを特徴とする
請求項３１の配線修正装置。 - 【請求項３３】 上記配線修正装置は、上記半導体集
積回路装置の製造工程において上記試験装置とオンライ
ンで結合されるものであることを特徴とする請求項３１
又は請求項３２の配線修正装置。 - 【請求項３４】 上記配線修正装置は、上記配線修正
データをバッチ処理するものであることを特徴とする請
求項３１又は請求項３２の配線修正装置。 - 【請求項３５】 上記配線修正装置は、ＥＢ直描装置
を基本として構成されるものであることを特徴とする請
求項３１、請求項３２、請求項３３又は請求項３４の配
線修正装置。 - 【請求項３６】 上記配線修正装置は、ＦＩＢ装置を
基本として構成されるものであることを特徴とする請求
項３１、請求項３２、請求項３３又は請求項３４の配線
修正装置。 - 【請求項３７】 上記配線修正装置は、レーザリペア
装置を基本として構成されるものであることを特徴とす
る請求項３１、請求項３２、請求項３３又は請求項３４
の配線修正装置。 - 【請求項３８】 上記配線は、その全部又は一部が最
上層の金属配線層を介して形成されるものであることを
特徴とする請求項３１、請求項３２、請求項３３、請求
項３４、請求項３５、請求項３６又は請求項３７の配線
修正装置。 - 【請求項３９】 上記半導体集積回路装置は、冗長素
子及び／又は回路を備えるものであって、上記配線の切
断及び追加は、上記冗長素子又は回路に置き換えられた
欠陥素子又は回路を介して形成される電流経路を切断す
るためのものであることを特徴とする請求項３１、請求
項３２、請求項３３、請求項３４、請求項３５、請求項
３６、請求項３７又は請求項３８の配線修正装置。 - 【請求項４０】 上記半導体集積回路装置は、冗長素
子及び／又は回路を備えるものであって、上記配線の切
断及び追加は、欠陥素子又は回路を上記冗長素子又は回
路に選択的に置き換えるためのものであることを特徴と
する請求項３１、請求項３２、請求項３３、請求項３４
、請求項３５、請求項３６、請求項３７又は請求項３８
の配線修正装置。 - 【請求項４１】 上記半導体集積回路装置は、所定の
内部回路の正常な一部を部分的に利用することでパーシ
ャル製品を構成しうるものであって、上記配線の切断及
び追加は、上記内部回路の正常でない他の一部を介して
形成される電流経路を切断するためのものであることを
特徴とする請求項３１、請求項３２、請求項３３、請求
項３４、請求項３５、請求項３６、請求項３７又は請求
項３８の配線修正装置。 - 【請求項４２】 上記配線の切断及び追加は、上記半
導体集積回路装置の所定の内部回路の動作特性を選択的
に切り換えるためのものであることを特徴とする請求項
３１、請求項３２、請求項３３、請求項３４、請求項３
５、請求項３６、請求項３７又は請求項３８の配線修正
装置。 - 【請求項４３】 上記配線の切断及び追加は、上記半
導体集積回路装置の製品仕様を選択的に切り換えるため
のものであることを特徴とする請求項３１、請求項３２
、請求項３３、請求項３４、請求項３５、請求項３６、
請求項３７又は請求項３８の配線修正装置。
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|---|---|---|---|
| JP03014746A JP3131234B2 (ja) | 1991-01-14 | 1991-01-14 | 半導体装置 |
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| US07/820,489 US5289416A (en) | 1991-01-14 | 1992-01-14 | Semiconductor integrated device and wiring correction arrangement therefor |
| US08/159,619 US5483490A (en) | 1991-01-14 | 1993-12-01 | Semiconductor integrated device and wiring correction arrangement therefor |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03014746A JP3131234B2 (ja) | 1991-01-14 | 1991-01-14 | 半導体装置 |
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|---|---|---|---|
| JP2000211184A Division JP2001085644A (ja) | 2000-07-12 | 2000-07-12 | 半導体装置の製造方法 |
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|---|---|
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|---|---|---|---|
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|---|---|
| US (2) | US5289416A (ja) |
| JP (1) | JP3131234B2 (ja) |
| KR (1) | KR100229982B1 (ja) |
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| JP2005520277A (ja) * | 2000-08-28 | 2005-07-07 | マイクロン・テクノロジー・インコーポレーテッド | メモリセルの欠陥列を修復する方法および装置 |
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