TWI705563B

TWI705563B - 半導體結構及其形成方法

Info

Publication number: TWI705563B
Application number: TW108101638A
Authority: TW
Inventors: 王超鴻; 林榆瑄; 李岱螢
Original assignee: 旺宏電子股份有限公司
Priority date: 2019-01-16
Filing date: 2019-01-16
Publication date: 2020-09-21
Also published as: TW202029495A

Abstract

一種半導體結構包含一記憶體陣列。記憶體陣列具有複數個記憶單元。此些記憶單元包含一第一記憶單元和一第二記憶單元。第一記憶單元具有一第一電阻。第二記憶單元具有一第二電阻。第一電阻和第二電阻皆落在10⁵Ω~10⁹Ω的範圍中，且第二電阻大於第一電阻。

Description

半導體結構及其形成方法

本揭露是關於一種半導體結構及其形成方法。本揭露特別是關於一種包括一記憶體陣列的半導體結構及其形成方法。

人工智慧(artificial intelligence,AI)已發展許久，並在最近吸引更多的注意力。其中一種類型是神經網路。就神經網路架構來說，權重的精確度對於得到高的推論正確性是最重要的幾種因素的其中之一。因此，對於在記憶體中執行計算(computing-in-memory)類型的架構，需要堅固耐用的記憶體。這類堅固耐用的記憶體也有利於傳統電腦中資料/碼的儲存。

典型地，記憶裝置的儲存是藉由施加各種電壓來實施，其將記憶單元寫入至不同狀態(state)。然而，這類儲存手段可能碰到像是保持度(retention)和不穩定性(instability)等問題。

本揭露提供一種具有堅固耐用之記憶體陣列的半導體結構及其形成方法。

根據一些實施例，一種半導體結構包括一記憶體陣列。該記憶體陣列包括複數個記憶單元。該些記憶單元包含一第一記憶單元和一第二記憶單元。第一記憶單元具有一第一電阻。第二記憶單元具有一第二電阻。第一電阻和第二電阻皆落在10⁵Ω~10⁹Ω的範圍中，且第二電阻大於第一電阻。

根據一些實施例，一種半導體結構的形成方法包括形成由複數個記憶單元構成的一陣列，其中該些記憶單元包含一第一記憶單元和一第二記憶單元。形成該陣列包括下列步驟。首先，提供一初始結構，其中初始結構包括用於第一記憶單元的一下電極和用於第二記憶單元的一下電極。接著，選擇性地在用於第一記憶單元的下電極上形成一電阻層，使得第一記憶單元之一第一電阻落在10⁵Ω~10⁹Ω的範圍中。在用於第二記憶單元的下電極上形成一電阻層，使得第二記憶單元之一第二電阻落在10⁵Ω~10⁹Ω的範圍中並大於第一電阻。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

10:記憶體陣列

12:記憶單元

12A:第一記憶單元

12B:第二記憶單元

20:記憶體陣列

22:記憶單元

22A:第一記憶單元

22B:記第二記憶單元

22C:第三記憶單元

22D:第四記憶單元

112:導電插塞

114:電阻層

116:部分

118:電晶體

120:源極

122:汲極

124:閘極

202:下電極

204:下電極

206:第一電阻層

208:第一電阻層

210:遮罩

212:第二電阻層

302:下電極

304:下電極

306:電阻層

308:電阻層

310:遮罩

402:下電極

404:下電極

406:第一子電阻層

408:第一子電阻層

410:遮罩

412:第二子電阻層

502:下電極

504:下電極

506:第一子電阻層

508:第一子電阻層

510:第二子電阻層

512:第二子電阻層

514:遮罩

602:下電極

604:下電極

606:電阻層

608:電阻層

d1、d2:下電極之直徑

D1、D2:電阻層之直徑

第1A~1C圖繪示具有單階記憶胞(single-level cells,SLCs)的半導體結構的一種例示性配置。

第2圖繪示一種例示性的記憶單元。

第3A~3C圖繪示具有多階記憶胞(multi-level cells,MLCs)的半導體結構的一種例示性配置。

第4A~4B圖至第8A~8B圖繪示具有SLCs的半導體結構的一種例示性形成方法。

第9A~9B圖至第13A~13B圖繪示具有SLCs的半導體結構的另一種例示性形成方法。

第14A~14B圖至第18A~18B圖繪示具有SLCs的半導體結構的又另一種例示性形成方法。

第19A~19B圖至第24A~24B圖繪示具有SLCs的半導體結構的再一種例示性形成方法。

第25A~25B圖至第26A~26B圖繪示具有SLCs的半導體結構的又再一種例示性形成方法。

以下將配合所附圖式對於各種實施例進行更詳細的說明，所附圖式只用於描述和解釋目的，而不用於限制目的。為了清楚起見，元件可能並未依照實際比例繪示。此外，可能從某些圖式中省略一些元件和/或元件符號。能預期的是，一實施例中的元件和特徵，能夠被有利地納入於另一實施例中，無須進一步的闡述。

根據實施例的一半導體結構包括一記憶體陣列。該記憶體陣列包括複數個記憶單元。該些記憶單元包含一第一記憶單元和一第二記憶單元。第一記憶單元具有一第一電阻。第二記憶單元具有一第二電阻。第一電阻和第二電阻皆落在10⁵Ω~10⁹Ω的範圍中，且第二電阻大於第一電阻。

請參照第1A~1C圖，其繪示出這類半導體結構的一種例示性配置。在第1A~1C圖繪示的例子中，記憶單元為單階記憶胞(SLCs)。

如第1A圖所示，半導體結構包括一記憶體陣列10。記憶體陣列10包括複數個記憶單元12。由於此示例之記憶單元12為SLCs，它們之中的每一者可被設置成對應較低之電阻的狀態「1」、或對應較高之電阻的狀態「0」，如第1B圖和第1C圖所示。在此，被設置成狀態「1」的記憶單元12稱為第一記憶單元12A，其具有第一電阻，而被設置成狀態「0」的記憶單元12稱為第二記憶單元12B，其具有第二電阻。根據實施例，第一電阻和第二電阻分別為第一記憶單元12A和第二記憶單元12B的起始電阻，其屬於源自材料、製程、和設計的電性性質。也就是說，第一電阻和第二電阻並非在結構建造完成之後由施加電壓而得的電阻。這類起始電阻典型地遠高於由施加電壓而得的電阻。根據一些實施例，第一電阻和第二電阻可落在10⁵Ω~10⁹Ω的範圍中。第二電阻大於第一電阻。在一些實施例中，第二電阻比第一電阻大1~2個數量級。舉例來說，第二電阻可為第一電阻的10倍~100倍。

請參照第2圖，其繪示出一記憶單元12的例示性細節。一個記憶單元12可包括一下電極、選擇性的一電阻層、一上電極、和一控制裝置，其中選擇性的電阻層設置在下電極上，上電極設置在選擇性的電阻層上、或設置在下電極上，且控制裝置電性耦接至下電極。第2圖所示之例示性的記憶單元12包括一導電插塞112(例如鎢(W)插塞)作為下電極、一電阻層114、和金屬層的一部分116作為上電極。第2圖所示的記憶單元12係配置成具有類似於可變電阻記憶體(ReRAM)結構的型態，且適合的ReRAM薄膜可用作為電阻層114。舉例來說，選擇性的電阻層114的材料包括選自由氧化物、氮化物、氮氧化物、電阻性多晶矽、和矽化物所組成之群組中的至少一者。在這個例示性的記憶單元12中，一電晶體118係作為一控制裝置。電晶體118包括一源極120、一汲極122和一閘極124，其中汲極122耦接至導電插塞112。

再者，可提供其他適合的結構型態用於記憶單元12。於一個例子中，電阻層114可設置在導電插塞112下，以汲極122作為下電極，以導電插塞112作為上電極。在另一個例子中，電阻層114可設置在二個鎢插塞之間，其中一個作為下電極，另一個作為上電極。在又一些其他的實施例中，導孔(via)、金屬線、或多晶矽結構可用作為其中一或二個電極。本揭露對於可應用之記憶單元12的結構型態並不多加限制。

請參照第3A~3C圖，其繪示出根據實施例之半導體結構的另一種例示性配置。在第3A~3C圖繪示的例子中，記憶單元為多階記憶胞(MLCs)。

如第3A圖所示，半導體結構包括一記憶體陣列20。記憶體陣列20包括複數個記憶單元22。由於此示例之記憶單元22為MLCs，它們之中的每一者可被設置成對應最低電阻的狀態「11」、對應低電阻的狀態「10」、對應中間電阻的狀態狀態「01」、或對應高電阻的狀態「00」，如第3B圖和第3C圖所示。在一些實施例中，最低電阻的實施是藉由將上電極直接連接至下電極，未設置電阻層於其中，使得上電極和下電極短路。在此，被設置成狀態「11」的記憶單元22稱為第一記憶單元22A，其具有第一電阻，被設置成狀態「10」的記憶單元22稱為第二記憶單元22B，其具有第二電阻，被設置成狀態「01」的記憶單元22稱為第三記憶單元22C，其具有第三電阻，被設置成狀態「00」的記憶單元22稱為第四記憶單元22D，其具有第四電阻。類似於參照第1A~1C圖所述者，第一電阻、第二電阻、第三電阻、和第四電阻分別為第一記憶單元22A、第二記憶單元22B、第三記憶單元22C和第四記憶單元22D之起始電阻。因此，第一電阻、第二電阻、第三電阻、和第四電阻可皆落在10⁵Ω~10⁹Ω的範圍中。第二電阻大於第一電阻，第三電阻大於第二電阻，且第四電阻大於第三電阻。電阻差可為1~2個數量級。

能領會的是，可以以類似的方式實施具有更多狀態的記憶胞，例如三階記憶胞(triple-level cells,TLCs)。

根據實施例的一半導體結構的形成方法包括形成由複數個記憶單元構成的一陣列，其中該些記憶單元包含一第一記憶單元和一第二記憶單元。形成該陣列包括下列步驟。首先，提供一初始結構，其中初始結構包括用於第一記憶單元的一下電極和用於第二記憶單元的一下電極。接著，選擇性地在用於第一記憶單元的下電極上形成一電阻層，使得第一記憶單元之一第一電阻落在10⁵Ω~10⁹Ω的範圍中。在用於第二記憶單元的下電極上形成一電阻層，使得第二記憶單元之一第二電阻落在10⁵Ω~10⁹Ω的範圍中並大於第一電阻。

現在參照第4A~4B圖至第26A~26B圖提供這類方法的複數個例子，其中以「A」指示的圖式為俯視圖，以「B」指示的圖式為沿著以「A」指示的圖式中之B-B’線的剖視圖。為了清楚起見，只示出電阻層與對應的下電極和遮罩。此外，在全部的這些例子中，係繪示具有SLCs的半導體結構。然而能領會的是，可以以類似的方式實施採用具有更多狀態的記憶胞(例如MLCs和TLCs)的半導體結構。

請參照第4A~4B圖至第8A~8B圖，其繪示具有SLCs之半導體結構的一種例示性形成方法，特別是用於形成陣列的步驟。首先，提供一初始結構，其中該初始結構包括用於第一記憶單元的一下電極202和用於第二記憶單元的一下電極204，如第4A~4B圖所示。請參照第5A~5B圖，如箭頭所示，氧化、氮化、或氮氧化用於第一記憶單元的下電極202和用於第二記憶單元的下電極204，使得一第一電阻層206形成在用於第一記憶單元的下電極202上，且另一第一電阻層208形成在用於第二記憶單元的下電極204上。接著，如第6A~6B圖所示，在用於第一記憶單元的下電極202上的第一電阻層206上提供一遮罩210。遮罩可為光阻、硬遮罩、或任何其他適合的遮罩。請參照第7A~7B圖，如箭頭所示，進一步地氧化、氮化、或氮氧化用於第二記憶單元的下電極204上的該另一第一電阻層208，使得該另一第一電阻層208轉化為一第二電阻層212。這個氧化、氮化、或氮氧化步驟的實施程度係強於第5A~5B圖的步驟，例如可藉由提供更多反應物來達成。之後，如第8A~8B圖所示，移除第一記憶單元的下電極202上的第一電阻層206上的遮罩210。

作為一個例子，根據一些實施例，下電極202和下電極204可為鎢插塞，第一電阻層206和第一電阻層208可為疏漏(leaky)的氧化鎢(WOx)層，而第二電阻層212可為緻密的WOx層。

在由此形成的半導體結構中，第二記憶單元之電阻層(亦即，第二電阻層212)的密度大於第一記憶單元之電阻層(亦即，第一電阻層206)的密度。此外，由於額外的氧化、氮化、或氮氧化步驟，第二記憶單元之電阻層(第二電阻層212)的一厚度可大於第一記憶單元之電阻層(第一電阻層206)的一厚度。

請參照第9A~9B圖至第13A~13B圖，其繪示具有SLCs之半導體結構的另一種例示性形成方法，特別是用於形成陣列的步驟。首先，提供一初始結構，其中該初始結構包括用於第一記憶單元的一下電極302和用於第二記憶單元的一下電極304，如第9A~9B圖所示。請參照第10A~10B圖，如箭頭所示，氧化、氮化、或氮氧化用於第一記憶單元的下電極302和用於第二記憶單元的下電極304，使得一電阻層306形成在用於第一記憶單元的下電極302上，且另一電阻層308形成在用於第二記憶單元的下電極304上。接著，如第11A~11B圖所示，在用於第二記憶單元的下電極304上的該另一電阻層308上提供一遮罩310。請參照第12A~12B圖，移除用於第一記憶單元的下電極302上的電阻層306。這個步驟可藉由蝕刻或任何其他適合的手段來達成。之後，如第13A~13B圖所示，移除第二記憶單元的下電極304上的該另一電阻層308上的遮罩310。

請參照第14A~14B圖至第18A~18B圖，其繪示具有SLCs之半導體結構的又另一種例示性形成方法，特別是用於形成陣列的步驟。首先，提供一初始結構，其中該初始結構包括用於第一記憶單元的一下電極402和用於第二記憶單元的一下電極404，如第14A~14B圖所示。請參照第15A~15B圖，在用於第一記憶單元的下電極402上沉積一第一子電阻層406，並在用於第二記憶單元的下電極404上沉積另一第一子電阻層408。接著，如第16A~16B圖所示，在用於第一記憶單元的下電極402上的第一子電阻層406上提供一遮罩410。請參照第15A~15B圖，在用於第二記憶單元的下電極404上的該另一第一子電阻層408上沉積一第二子電阻層412。之後，移除用於第一記憶單元的下電極402上的第一子電阻層406上的遮罩410。

在由此形成的半導體結構中，第一子電阻層406構成第一記憶單元的電阻層，而第一子電阻層408和第二子電阻層412共同構成第二記憶單元的電阻層。因此，第二記憶單元之電阻層中的複數個子電阻層的總數量大於第一記憶單元之電阻層中的一或更多個子電阻層的總數量。此外，第二記憶單元之電阻層的一厚度大於第一記憶單元之電阻層的一厚度。

請參照第19A~19B圖至第24A~24B圖，其繪示具有SLCs之半導體結構的再一種例示性形成方法，特別是用於形成陣列的步驟。首先，提供一初始結構，其中該初始結構包括用於第一記憶單元的一下電極502和用於第二記憶單元的一下電極504，如第19A~19B圖所示。請參照第20A~20B圖，在用於第一記憶單元的下電極502上沉積一第一子電阻層506，並在用於第二記憶單元的下電極504上沉積另一第一子電阻層508。請參照第21A~21B圖，在用於第一記憶單元的下電極502上的第一子電阻層506上沉積一第二子電阻層510，並在用於該第二記憶單元的下電極504上的該另一第一子電阻層508上沉積另一第二子電阻層512。接著，如第22A~22B圖所示，在用於該第二記憶單元的下電極504上的該另一第一子電阻層508上的該另一第二子電阻層 512上提供一遮罩514。請參照第23A~23B圖，移除用於第一記憶單元的下電極502上的第一子電阻層506上的第二子電阻層510。之後，移除用於第二記憶單元的下電極504上的該另一第一子電阻層508上的該另一第二子電阻層512上的遮罩514。

類似地，在由此形成的半導體結構中，第一子電阻層506構成第一記憶單元的電阻層，而第一子電阻層508和第二子電阻層512共同構成第二記憶單元的電阻層。因此，第二記憶單元之電阻層中的複數個子電阻層的總數量大於第一記憶單元之電阻層中的一或更多個子電阻層的總數量。此外，第二記憶單元之電阻層的一厚度大於第一記憶單元之電阻層的一厚度。

請參照第25A~25B圖至第26A~26B圖，其繪示具有SLCs之半導體結構的又再一種例示性形成方法，特別是用於形成陣列的步驟。首先，提供一初始結構，其中該初始結構包括用於第一記憶單元的一下電極602和用於第二記憶單元的一下電極604，且用於第二記憶單元的下電極604的一直徑d2係小於用於第一記憶單元的下電極602的一直徑d1(d2<d1)，如第25A~25B圖所示。根據一些實施例，用於第二記憶單元的下電極604的直徑d2為用於第一記憶單元的下電極602的直徑d1的至少小三倍。請參照第26A~26B圖，氧化、氮化、或氮氧化用於第一記憶單元的下電極602和用於第二記憶單元的下電極604，使得一電阻層606形成在用於第一記憶單元的下電極602上，且另一電阻層608形成在用於第二記憶單元的下電極604上。由於下電極602和下電極 604的直徑不同，所形成的電阻層606和電阻層的密度會不同。舉例來說，形成在較大的下電極602上的電阻層606可為疏漏的WOx層，而形成在較小的下電極604上的電阻層608可為緻密的WOx層。

在由此形成的半導體結構中，第二記憶單元之電阻層608的一直徑D2小於第一記憶單元之電阻層606的一直徑D1。第二記憶單元之電阻層608的直徑D2可為第一記憶單元之電阻層606的直徑D1的三分之一倍以下。舉例來說，第二記憶單元之電阻層608的直徑D2可小於0.1μm，而第一記憶單元之電阻層606的直徑D1可大於0.3μm。第二記憶單元之電阻層608的密度大於第一記憶單元之電阻層606的密度。

實施例中如上述提出的形成方法係與半導體結構的典型製程相容。舉例來說，各個記憶單元可具有如第2圖所示的形態。在這樣的例子中，初始結構可包括用於複數個記憶單元的複數個控制裝置(118)和分別電性耦接至該些控制裝置的複數個下電極(112)。此外，陣列的形成可包括根據上述任一實施例地在一部分的下電極(112)上分別對應地形成複數個電阻層114。接著，可在電阻層114上或在另一部分上方未形成電阻層114的下電極(112)上形成複數個上電極(116)。

此外，如上所述，根據實施例的形成方法可適用於形成採用具有更多狀態的記憶胞(例如MLCs和TLCs)的半導體結構。在這樣的例子中，該些記憶單元更包含一第三記憶單元和一第四記憶單元。陣列的形成包括提供更包括用於該第三記憶單元的一下電極和用於該第四記憶單元的一下電極的初始結構。在用於第三記憶單元的下電極上形成一電阻層，使得第三記憶單元之一第三電阻落在10⁵Ω~10⁹Ω的範圍中並大於第二電阻。此外，在用於第四記憶單元的下電極上形成一電阻層，使得第四記憶單元之一第四電阻落在10⁵Ω~10⁹Ω的範圍中並大於第三電阻。

總而言之，在本揭露中，使用起始電阻設置記憶單元的狀態。也就是說，碼的實施能夠通過在形成記憶單元時控制其電阻層級(resistance level)來進行。由於起始電阻為記憶胞最穩定的電阻狀態，並能夠藉由製造上的設計輕易調整，因此能提供堅固耐用的記憶體。其特別適用於AI，但不限於此。可以預期的是，所述設計可與其他在製造過程中進行碼的實施的類型結合，例如調整臨界電壓、電容p-n MOSFET錯位等等。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

12A:第一記憶單元

12B:第二記憶單元

Claims

一種半導體結構，包括：一記憶體陣列，包括複數個記憶單元，該些記憶單元包含：一第一記憶單元，具有一第一電阻；以及一第二記憶單元，具有一第二電阻；其中該第一電阻和該第二電阻皆落在10⁵Ω~10⁹Ω的範圍中，且該第二電阻大於該第一電阻。
如申請專利範圍第1項所述之半導體結構，其中該些記憶單元分別包括：一下電極；選擇性的一電阻層，設置在該下電極上；一上電極，設置在選擇性的該電阻層上、或設置在該下電極上；以及一控制裝置，電性耦接至該下電極。
如申請專利範圍第2項所述之半導體結構，其中選擇性的該電阻層的材料包括選自由氧化物、氮化物、氮氧化物、電阻性多晶矽、和矽化物所組成之群組中的至少一者。
如申請專利範圍第1項所述之半導體結構，其中該第二記憶單元之一電阻層的一密度大於該第一記憶單元之一電阻層的一密度。
如申請專利範圍第1項所述之半導體結構，其中該第二記憶單元之一電阻層中的複數個子電阻層的總數量大於該第一記憶單元之一電阻層中的一或更多個子電阻層的總數量。
如申請專利範圍第1項所述之半導體結構，其中該第二記憶單元之一電阻層的一厚度大於該第一記憶單元之一電阻層的一厚度。
如申請專利範圍第1項所述之半導體結構，其中該第二記憶單元之一電阻層的一直徑小於該第一記憶單元之一電阻層的一直徑。
如申請專利範圍第7項所述之半導體結構，其中該第二記憶單元之該電阻層的該直徑為該第一記憶單元之該電阻層的該直徑的三分之一倍以下。
如申請專利範圍第1項所述之半導體結構，其中該些記憶單元更包含：一第三記憶單元，具有一第三電阻；以及一第四記憶單元，具有一第四電阻；其中該第一電阻、該第二電阻、該第三電阻、和該第四電阻皆落在10⁵Ω~10⁹Ω的範圍中，該第二電阻大於該第一電阻，該第三電阻大於該第二電阻，且該第四電阻大於該第三電阻。
一種半導體結構的形成方法，包括：形成由複數個記憶單元構成的一陣列，其中該些記憶單元包含一第一記憶單元和一第二記憶單元，且形成該陣列包括：提供一初始結構，其中該初始結構包括用於該第一記憶單元的一下電極和用於該第二記憶單元的一下電極；選擇性地在用於該第一記憶單元的該下電極上形成一電阻層，使得該第一記憶單元之一第一電阻落在10⁵Ω~10⁹Ω的範圍中；以及在用於該第二記憶單元的該下電極上形成一電阻層，使得該第二記憶單元之一第二電阻落在10⁵Ω~10⁹Ω的範圍中並大於該第一電阻。