CN105575419A - 同步动态随机存储器 - Google Patents

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Abstract

本发明提供一种同步动态随机存储器，所述同步动态随机存储器包括：电阻模块，设置在所述同步动态随机存储器内的信号线上，所述电阻模块包括可调的第一终结电阻；模式寄存器，用于控制所述同步动态随机寄存器的操作模式；译码器，用于根据接收的控制信号获取模式寄存器的配置信令；至少一个逻辑控制模块，用于根据接收的终结电阻控制信号进行译码，并与所述配置信令调节所述第一终结电阻的大小。本发明中，通过上述方式，提高了嵌入式系统中动态随机存储器数据信号的信号完整性和系统的稳定性。

Description

同步动态随机存储器
技术领域
本发明涉及存储器领域，特别是涉及一种同步动态随机存储器。
背景技术
同步动态随机存储器(SynchronousDynamicRandomAccessMemory，SDRAM)作为微处理器的缓存，工作速度与系统总线的速度是同步的，缓存空间的数据保持时间的时间较短。动态随机存储器(DynamicRandomAccessMemory，DRAM)按照时钟时钟及数据传输速率可以分为SDRAM、双倍速率同步动态随机存储器(DoubleDataRateSDRAM，DDRSDRAM)、DDR2SDRAM、DDR3SDRAM等。DDR2SDRAM是第二代双倍数据率同步动态随机存储器，相对于DDRSDRAM具有更高的运行效能、更低的电压和更低的功耗，在同等系统控制器核心频率下，DDR2的时机工作频率是DDR的2倍，是基于DDRSDRAM的发展。DDR3SDRAM是第三代双倍数据率同步动态随机存储器，是在DDR2基础上采用的新型设计，与DDR2比较具有更低的电压、更低功耗、更高的频率。
随着同步动态随机存储器的速率提升，对数据线的阻抗匹配也更严格，对数据线的信号质量有更高的要求。对于SDRAM和DDRSDRAM,嵌入式系统与DRAM之间的数据总线设计了复杂的串阻，主要目的是进行阻抗匹配，降低信号线上的反射。对于DDR2SDRAM和DDR3SDRAM，为了简化SDRAM外部阻抗设计，提升系统的信号完整性，采用了终结电阻(Ondieterminal，ODT)技术。在动态随机存储器的数据总线及数据总线选通线上设计了不同阻抗的终结电阻，通过系统ODT逻辑控制内部开关动作，对所有数据总线及数据选通总线实现75ohm,150ohm等少数固定阻抗切换及匹配，能适配部分数据总线。
基于DDR2SDRAM的内部结构参见图1。以数据信号线为例，电阻模块11设置在数据信号线DQ0-15上，包括终结电阻R1、R2、R3，以及分别与终结电阻R1、R2、R3对应设置的开关K1、K2、K3。其中终结电阻R1、R2、R3的阻值固定不变，分别为50ohm/75ohm/150ohm。译码器12将行地址信号(RowAddressStrobe，RAS)、列地址信号(ColumnAddressStrobe，CAS)、A0-A12等信号进行译码，配置模式寄存器MR/EMR，获取模式寄存器MR/EMR的配置信令，可以是输出刷新指令，预充电指令，写指令等。其中，MR(matchregister)为匹配寄存器，EMR(externmatchregister)为外部匹配寄存器。逻辑控制模块13对接收的终结电阻控制信号ODT进行译码，与配置信令共同控制开关K1、K2、K3的通断，使开关K1、K2、K3中的一个开关导通，其余两个开关截止，进而选择与导通的开关对应的终结电阻接入数据信号线DQ0-15，通过选择不同的终结电阻进行阻抗匹配，以进行数据传输。译码器12配置模式寄存器MR/EMR得到的配置信令如图2所示，通过BA0/BA1配置模式寄存器类型，A6/A2配置终结电阻具体的阻值或者关闭ODT功能，A9-A7部分配置为预留位NC。数据选通信号线DQS和数据屏蔽信号线DQM与数据信号线DQ0-15采用相同的结构，共用逻辑控制模块13。
由于实际印刷电路板(PrintedCircuitBoard，PCB)设计中PCB工艺差异，不同板材的PCB参数及PCB设计叠层的差异以及芯片之间的差异，采用现有的少数固定ODT终结电阻很难适配到上述多种情况下的阻抗离散因素，使得PCB内的不同数据线及不同PCB同一数据线的阻抗存在差异，不同数据位的数据总线存在不同的信号反射、不同的信号时延，容易产生系统不定期挂死甚至不启动，影响了系统的稳定性。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种同步动态随机存储器，提高了嵌入式系统中动态随机存储器数据信号的信号完整性和系统的稳定性。
为实现上述目的及其他相关目的，本发明提供一种同步动态随机存储器包括：电阻模块，设置在所述同步动态随机存储器内的信号线上，所述电阻模块包括第一终结电阻，所述第一终结电阻为可调终结电阻；模式寄存器，用于控制所述同步动态随机寄存器的操作模式；译码器，用于根据接收的控制信号获取模式寄存器的配置信令；至少一个逻辑控制模块，用于根据接收的终结电阻控制信号进行译码，并与所述配置信令调节所述第一终结电阻的大小。
于本发明的一实施方式中，所述电阻模块还包括并联的多个第二终结电阻，所述第二终结电阻阻值固定，且与所述第一终结电阻并联。
于本发明的一实施方式中，所述第一终结电阻和每个所述第二终结电阻对应设置一选通开关，所述逻辑控制模块通过控制所述选通开关的通断选择所述第一终结电阻或多个所述第二终结电阻中的一个接入所述同步动态随机存储器内的信号线。
于本发明的一实施方式中，所述逻辑控制模块通过所述配置信令的预留位控制与所述第一终结电阻对应的所述选通开关的通断。
于本发明的一实施方式中，所述第一终结电阻包括第一开关、第二开关、多级电压模块以及电压比较模块，所述第一开关的输入端和所述第二开关的输入端接第一参考电压，所述第二开关的输出端与所述第一开关的控制端连接，所述第二开关的控制端与所述电压比较模块连接，所述多级电压模块与所述电压比较模块连接，所述多级电压模块接收所述配置信令产生多级电压，与基准电压通过所述电压比较模块比较产生多级电压控制信号，控制所述第一开关与所述第二开关的工作以调整所述第一开关的输入端与所述第一开关的输出端之间的所述第一终结电阻的阻值大小。
于本发明的一实施方式中，所述第一开关和所述第二开关采用MOS工艺或TTL工艺制作。
于本发明的一实施方式中，所述同步动态随机存储器包括第一逻辑控制模块，用于调节所述同步动态随机存储器内的低字节数据信号线上的所述电阻模块的电阻大小。
于本发明的一实施方式中，所述同步动态随机存储器包括第二逻辑控制模块，用于调节所述同步动态随机存储器内的高字节数据信号线上的所述电阻模块的电阻大小。
于本发明的一实施方式中，所述同步动态随机存储器包括第三逻辑控制模块，用于调节所述同步动态随机存储器内的数据选通信号线上的所述电阻模块的电阻大小。
于本发明的一实施方式中，所述同步动态随机存储器包括第四逻辑控制模块，用于调节所述同步动态随机存储器内的数据屏蔽信号线上的所述电阻模块的电阻大小。
如上所述，本发明的一种同步动态随机存储器，包括：电阻模块，设置在所述同步动态随机存储器内的信号线上，所述电阻模块包括可调的第一终结电阻；模式寄存器，用于控制所述同步动态随机寄存器的操作模式；译码器，用于根据接收的控制信号获取模式寄存器的配置信令；至少一个逻辑控制模块，用于根据接收的终结电阻控制信号进行译码，并与所述配置信令调节所述第一终结电阻的大小。
本发明的一种同步动态随机存储器，至少具有以下有益效果：
1、提高了嵌入式系统中动态随机存储器数据信号的信号完整性和系统的稳定性；
2、提升了嵌入式系统中芯片组的兼容性，使能匹配更多的外设芯片。
附图说明
图1显示为现有技术的一种同步动态随机存储器的结构示意图；
图2是现有技术的模式寄存器的配置信令的结构示意图；
图3是本发明的一种同步动态随机存储器的结构示意图；
图4是本发明的又一种同步动态随机存储器的结构示意图；
图5是本发明的模式寄存器的配置信令的结构示意图；
图6是本发明的基于图4中的第一终结电阻的具体结构示意图。
10，20同步动态随机存储器
11，21电阻模块
12，22译码器
13，23逻辑控制模块
CK系统时钟
RAS行地址信号
CAS列地址信号
CS片选信号
WE写允许信号
MR/EMR模式寄存器
A0-A12，BA0-BA2模式寄存器的配置信令
K1，K2，K3，K4选通开关
R1，R2，R3第一终结电阻
Rv第二终结电阻
VDD参考电压
ODT终结电阻控制信号
DQ0-15数据信号线
DQ0-7低字节数据信号线
DQ8-15高字节数据信号线
DQS数据选通信号线
LDQS低8位的数据选通信号线
UDQS高8位的数据选通信号线
DQM数据屏蔽信号线
LDQM低8位的数据屏蔽信号线
UDQM高8位的数据屏蔽信号线
GND地
NC配置信令的预留位
Q1第一开关
Q2第二开关
211多级电压模块
212电压比较模块
1第一终结电阻的第一端
2第一终结电阻的第二端
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图3，图3为本发明提供一种同步动态随机存储器的结构示意图，所述同步动态随机存储器20包括：电阻模块21、模式寄存器MR/EMR、译码器22以及至少一个逻辑控制模块23。电阻模块21设置在所述同步动态随机存储器20内的信号线上，所述电阻模块21包括可调的第一终结电阻Rv。模式寄存器MR/EMR用于控制所述同步动态随机寄存器20的操作模式。译码器22用于根据接收的控制信号获取模式寄存器MR/EMR的配置信令。逻辑控制模块23用于根据接收的终结电阻控制信号进行译码，并与所述配置信令调节所述第一终结电阻Rv的大小。
在本实施例中，所述电阻模块21还包括并联的多个第二终结电阻R1、R2、R3，所述第二终结电阻R1、R2、R3阻值固定，且与所述第一终结电阻Rv并联。所述第一终结电阻Rv和每个所述第二终结电阻R1、R2、R3分别对应设置一选通开关，所述逻辑控制模块23通过控制所述选通开关的通断选择所述第一终结电阻Rv或多个所述第二终结电阻R1、R2、R3中的一个接入所述同步动态随机存储器20内的信号线。
可选地，同步动态随机寄存器20的操作模式包括突发长度、突发类型、列地址信号(ColumnAddressStrobe，CAS)延迟时间、运行模式及写突发模式等。同步动态随机存储器20内的信号线可以是数据信号线DQ，数据选通信号线DQS，数据屏蔽信号线DQM。其中，DQ0-7表示低8位的数据信号线，DQ8-15表示高8位的数据信号线，以进行数据传输。LDQS对应低8位的数据选通信号线，UDQS对应高8位的数据选通信号线。LDQM对应低8位的数据屏蔽信号线，UDQM对应高8位的数据屏蔽信号线。
在本实施例中，对低8位数据信号线DQ0-7、高8位的数据信号线DQ8-15、数据选通信号线DQS以及数据屏蔽信号线DQM上的上的所述电阻模块的电阻大小。具体地，所述同步动态随机存储器包括第一逻辑控制模块231、第二逻辑控制模块232、第三逻辑控制模块233以及第四逻辑控制模块234。第一逻辑控制模块231用于调节所述同步动态随机存储器20内的低字节数据信号线DQ0-7上的所述电阻模块的电阻大小。第二逻辑控制模块232用于调节所述同步动态随机存储器20内的高字节数据信号线DQ8-15上的所述电阻模块的电阻大小。第三逻辑控制模块233用于调节所述同步动态随机存储器20内的数据选通信号线DQS上的所述电阻模块的电阻大小。第四逻辑控制模块234用于调节所述同步动态随机存储器20内的数据屏蔽信号线DQM上的所述电阻模块的电阻大小。现有技术中终结电阻只有三种选择，且采用同样终结电阻匹配不同的信号，而本实施例通过可调的第一终结电阻解决终结电阻少且固定的问题，可以通过增加启动过程的自检，自动调整终结电阻；并且按照不同信号分组独立配置，能够更好地解决少量阻值匹配的问题，提高信号阻抗匹配能力和信号质量，提高了嵌入式系统中动态随机存储器数据信号的信号完整性和系统的稳定性。
以同步动态随机存储器20内的低字节数据信号线DQ0-7上的所述电阻模块为例说明对电阻模块23的电阻大小的调节。参见图4和图5，电阻模块21包括第一终结电阻Rv、与第一终结电阻Rv对应的选通开关K4、第二终结电阻R1、R2、R3以及分别与第二终结电阻R1、R2、R3对应的选通开关K1、K2、K3。第一终结电阻Rv和第二终结电阻R1、R2、R3相互并联设置，一端接第一参考电平VDD，另一端接地GND。
译码器22接收的控制信号包括系统时钟CK、行地址信号RAS、列地址信号CAS、写允许信号WE、片选信号CS等。译码器22根据接收的控制信号获取模式寄存器MR/EMR的配置信令A0-A12和BA0-BA2。第一逻辑控制模块231接收终结电阻控制信号ODT，与模式寄存器MR/EMR的配置信令A0-A12和BA0-BA2共同控制选通开关K1、K2、K3、K4的导通和截止。具体地，BA0/BA1配置模式寄存器类型，A7/A6/A2配置第一终结电阻和第二终结电阻具体的阻值或者关闭ODT功能。针对可变的第一终结电阻Rv，增加配置信令的预留位A7作为终结配置电阻的指令。即所述第一逻辑控制模块231通过配置信令的预留位A7控制与所述第一终结电阻Rv对应的所述选通开关K4的通断。预留位A7为1，A6/A2为0时第一终结电阻Rv接入数据信号线DQ0-7上。预留位A7为0时，通过A6/A2选择第二终结电阻R1、R2、R3中的一个接入数据信号线DQ0-7上。A7/A6/A2为0时，第一终结电阻Rv和第二终结电阻R1、R2、R3都不接入数据信号线DQ0-7上。
进一步，参见图6，所述第一终结电阻Rv包括第一开关Q1、第二开关Q2、多级电压模块211以及电压比较模块212。所述第一开关Q1的输入端为第一终结电阻Rv的第一端1，所述第一开关Q1的输出端为第一终结电阻Rv的第二端2。所述第一开关Q1的输入端和所述第二开关Q2的输入端接第一参考电压VDD，所述第二开关Q2的输出端与所述第一开关Q1的控制端连接，所述第二开关Q2的控制端与所述电压比较模块212连接，所述多级电压模块211与所述电压比较模块212连接，所述多级电压模块211接收所述模式寄存器的配置信令产生多级电压，与基准电压通过所述电压比较模块212比较产生多级电压控制信号，控制所述第一开关Q1与所述第二开关Q2的工作以调整所述第一开关Q1的输入端与所述第一开关Q1的输出端之间的所述第一终结电阻Rv的阻值大小。具体地，模式寄存器的配置信令中的预留位A8和预留位A9位控制多级电压模块21产生多级电压。
可选地，所述第一开关Q1和所述第二开关Q2采用金属-氧化物-半导体(metal-oxid-semiconductor，MOS)工艺或晶体管-晶体管逻辑(Transistor-TransistorLogic，TTL)工艺制作。即第一开关Q1和第二开关Q2可以是MOS场效应晶体管或者双极结型晶体管。其中，MOS场效应晶体管的漏极或者双极结型晶体管的集电极为开关的输入端，MOS场效应晶体管的栅极或者双极结型晶体管的基极为开关的控制端，MOS场效应晶体管的源极或者双极结型晶体管的发射极为开关的输出端。
在本实施例中，同步动态随机存储器20内的高字节数据信号线DQ8-15上的所述电阻模块、数据选通信号线DQS上的所述电阻模块以及数据屏蔽信号线DQM上的所述电阻模块可以采样与低字节数据信号线DQ0-7上的所述电阻模块相同的结构。同样地，第二逻辑控制模块232、第三逻辑控制模块233以及第四逻辑控制模块234对电阻模块的电阻的调节控制与第一逻辑控制模块231对电阻模块21的的电阻的调节控制也相同，在此不再赘述。
综上所述，本发明的同步动态随机存储器包括：电阻模块，设置在所述同步动态随机存储器内的信号线上，所述电阻模块包括可调的第一终结电阻；模式寄存器，用于控制所述同步动态随机寄存器的操作模式；译码器，用于根据接收的控制信号获取模式寄存器的配置信令；至少一个逻辑控制模块，用于根据接收的终结电阻控制信号进行译码，并与所述配置信令所述第一终结电阻的大小，提高了嵌入式系统中动态随机存储器数据信号的信号完整性和系统的稳定性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种同步动态随机存储器，其特征在于，所述同步动态随机存储器包括：
电阻模块，设置在所述同步动态随机存储器内的信号线上，所述电阻模块包括可调的第一终结电阻；
模式寄存器，用于控制所述同步动态随机寄存器的操作模式；
译码器，用于根据接收的控制信号获取模式寄存器的配置信令；
至少一个逻辑控制模块，用于根据接收的终结电阻控制信号进行译码，并与所述配置信令调节所述第一终结电阻的大小。
2.根据权利要求1所述的同步动态随机存储器，其特征在于，所述电阻模块还包括并联的多个第二终结电阻，所述第二终结电阻阻值固定，且与所述第一终结电阻并联。
3.根据权利要求2所述的同步动态随机存储器，其特征在于，所述第一终结电阻和每个所述第二终结电阻对应设置一选通开关，所述逻辑控制模块通过控制所述选通开关的通断选择所述第一终结电阻或多个所述第二终结电阻中的一个接入所述同步动态随机存储器内的信号线。
4.根据权利要求3所述的同步动态随机存储器，其特征在于，所述逻辑控制模块通过所述配置信令的预留位控制与所述第一终结电阻对应的所述选通开关的通断。
5.根据权利要求2所述的同步动态随机存储器，其特征在于，所述第一终结电阻包括第一开关、第二开关、多级电压模块以及电压比较模块，所述第一开关的输入端和所述第二开关的输入端接第一参考电压，所述第二开关的输出端与所述第一开关的控制端连接，所述第二开关的控制端与所述电压比较模块连接，所述多级电压模块与所述电压比较模块连接，所述多级电压模块接收所述配置信令产生多级电压，与基准电压通过所述电压比较模块比较产生多级电压控制信号，控制所述第一开关与所述第二开关的工作以调整所述第一开关的输入端与所述第一开关的输出端之间的所述第一终结电阻的阻值大小。
6.根据权利要求5所述的同步动态随机存储器，其特征在于，所述第一开关和所述第二开关采用MOS工艺或TTL工艺制作。
7.根据权利要求1-6任一项所述的同步动态随机存储器，其特征在于，所述同步动态随机存储器包括第一逻辑控制模块，用于调节所述同步动态随机存储器内的低字节数据信号线上的所述电阻模块的电阻大小。
8.根据权利要求1-6任一项所述的同步动态随机存储器，其特征在于，所述同步动态随机存储器包括第二逻辑控制模块，用于调节所述同步动态随机存储器内的高字节数据信号线上的所述电阻模块的电阻大小。
9.根据权利要求1-6任一项所述的同步动态随机存储器，其特征在于，所述同步动态随机存储器包括第三逻辑控制模块，用于调节所述同步动态随机存储器内的数据选通信号线上的所述电阻模块的电阻大小。
10.根据权利要求1-6任一项所述的同步动态随机存储器，其特征在于，所述同步动态随机存储器包括第四逻辑控制模块，用于调节所述同步动态随机存储器内的数据屏蔽信号线上的所述电阻模块的电阻大小。
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