CN102915756A - Ddr3信号端接结构 - Google Patents

Ddr3信号端接结构 Download PDF

Info

Publication number
CN102915756A
CN102915756A CN2012103807371A CN201210380737A CN102915756A CN 102915756 A CN102915756 A CN 102915756A CN 2012103807371 A CN2012103807371 A CN 2012103807371A CN 201210380737 A CN201210380737 A CN 201210380737A CN 102915756 A CN102915756 A CN 102915756A
Authority
CN
China
Prior art keywords
dqs
ddr3
resistance
signal
differential input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012103807371A
Other languages
English (en)
Other versions
CN102915756B (zh
Inventor
丁亚军
刘耀
王彦辉
贾福桢
王玲秋
吕春阳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi Jiangnan Computing Technology Institute
Original Assignee
Wuxi Jiangnan Computing Technology Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi Jiangnan Computing Technology Institute filed Critical Wuxi Jiangnan Computing Technology Institute
Priority to CN201210380737.1A priority Critical patent/CN102915756B/zh
Publication of CN102915756A publication Critical patent/CN102915756A/zh
Application granted granted Critical
Publication of CN102915756B publication Critical patent/CN102915756B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Dram (AREA)

Abstract

本发明提供了一种DDR3信号端接结构。存储器控制器DQS差分输入输出缓冲器包括：第一片上端接、以及与第一片上端接相连的第一片输入缓冲和第一片输出缓冲；DDR3存储器DQS差分输入输出缓冲器包括：第二片上端接、以及与第二片上端接相连的第二片输入缓冲和第二片输出缓冲；第一片的输入输出缓冲通过印制线路板走线连接至第二片的输入输出缓冲。上拉电阻的一端连接至第一片输入输出缓冲的DQS_N引脚、另一端连接至输入输出缓冲器的电源电压。下拉电阻的一端连接至第一片的输入输出缓冲的DQS_P引脚、另一端接地。附加电阻的一端连接至第二片的输入输出缓冲器的DQS_P引脚、另一端连接至第二片输入输出缓冲器的DQS_N引脚。

Description

DDR3信号端接结构
技术领域
本发明涉及电路设计领域，更具体地说，本发明涉及一种DDR3信号端接结构。
背景技术
在计算机领域，随着处理器性能的不断提升，对主存的性能要求也越来越高，带来了存储器的容量和速度的不断提升。DRAM存储器（动态随机存取存储器）每隔2-3年，容量就会增加一倍，DRAM的速率大约每隔三年增加一倍，这个步伐也与CPU的发展水平相适应。SDRAM（同步动态随机存储器）时代，已经经历了DDR（Double Data Rate，双倍速率）、DDR2（Double Data Rate 2）两个系列产品，目前正是DDR3（Double DataRate 3）技术占据主流。
DDR3采用1.5V接口的SSTL（STUB SERIES TERMINATED LOGIC，短截线串联端接逻辑）电路，DDR3的信号传输速率高达1066Mbps-2133Mbps，信号摆幅降低，信号的噪声余量相对1.8V的DDR2进一步缩小，对系统的噪声抑制要求更严。
DDR3存储器的输入输出缓冲器（Buffer）内部有片上端接（On DieTermination，ODT）的支持，支持120欧姆、60欧姆、40欧姆、30欧姆和20欧姆多种阻值。存储控制器的输入输出Buffer缓冲器的内部一般也有片上端接（ODT）。
图1示意性地示出了根据现有技术的DDR3信号端接结构。如图1所示，该DDR3信号端接结构包括：存储器控制器DQS差分输入输出缓冲器MC_DQSIO_buffer以及DDR3存储器DQS差分输入输出缓冲器DDR3_DQSIO_buffer。其中，存储器控制器DQS差分输入输出缓冲器MC_DQSIO_buffer包括：第一片上端接ODT1、以及与第一片上端接ODT1相连的第一片DQS差分信号输入缓冲B12和第一片DQS差分信号输出缓冲B11。DDR3存储器DQS差分输入输出缓冲器DDR3_DQSIO_buffer包括：第二片上端接ODT2、以及与第二片上端接ODT2相连的第二片DQS差分信号输入缓冲B21和第二片DQS差分信号输出缓冲B22。第一片的DQS差分输入输出缓冲MC_DQSIO_buffer通过印制线路板走线PCB_trace连接至第二片的DQS差分输入输出缓冲DDR3_DQSIO_buffer。
在对DDR3存储器进行读操作时，存储器控制器通过控制使自己的输入输出缓冲器的片上端接打开；而在对存储器进行写操作时，存储器控制器通过控制使DDR3存储器端的片上端接打开。
由于DDR3的速率高，信号摆幅低，信号的噪声余量较小。但是，DDR3的DQS信号由于受反射和外界噪声干扰的影响，信号上会有毛刺和过冲等现象。其中DQS信号是源同步时钟，在对存储器读操作时，是与存储器数据输出同步的脉冲信号，即读时钟信号。在实际应用中，由于DDR3的DQS信号受反射和外界噪声干扰的影响，甚至可能会导致接收电路认错DQS的信号状态，从而使得数据存取的计数错误。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种DDR3信号端接结构，其能抑制DDR3DQS信号的反射噪声，并使DDR3信号不受外界噪声的干扰，避免敏感接收电路认错DQS信号的信号状态，以保证数据信号的正确传输。
根据本发明，提供了一种DDR3信号端接结构，其包括：存储器控制器DQS差分输入输出缓冲器以及DDR3存储器DQS差分输入输出缓冲器；其中，存储器控制器DQS差分输入输出缓冲器包括：第一片上端接、以及与第一片上端接相连的第一片DQS输入缓冲和第一片DQS输出缓冲；其中，DDR3存储器DQS差分输入输出缓冲器包括：第二片上端接、以及与第二片上端接相连的第二片DQS输入缓冲和第二片DQS输出缓冲；其中，第一片DQS输入输出缓冲通过印制线路板走线连接至第二片DQS输入输出缓冲。
优选地，所述DDR3信号端接结构还包括：一端连接至第一片DQS差分输入输出缓冲的DQS_N引脚、另一端连接至第一片DQS输入输出缓冲器的电源电压的上拉电阻。
优选地，所述DDR3信号端接结构还包括：一端连接至第一片DQS差分输入输出缓冲的DQS_P引脚、另一端接地的下拉电阻。
优选地，所述DDR3信号端接结构还包括：一端连接至第二片DQS差分输入输出缓冲的DQS_P引脚、另一端连接至第二片DQS输入输出缓冲的DQS_N引脚的附加电阻。
优选地，上拉电阻的阻值等于下拉电阻的阻值。
优选地，上拉电阻的阻值为400欧。
优选地，下拉电阻的阻值为400欧。
优选地，附加电阻的阻值小于上拉电阻的阻值。
优选地，附加电阻的阻值小于下拉电阻的阻值。
优选地，附加电阻的阻值为240欧或80欧。
本发明提供了一种DDR3信号端接结构，其能抑制DDR3 DQS信号的反射噪声，并使DDR3信号不受外界噪声的干扰，避免敏感接收电路认错DQS信号的信号状态，以保证数据信号的正确传输。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据现有技术的DDR3信号端接结构。
图2示意性地示出了根据本发明实施例的DDR3信号端接结构。
图3示意性地示出了根据现有技术的DDR3信号端接结构以及根据本发明实施例的DDR3信号端接结构在进行读操作时的DQS信号仿真波。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图2示意性地示出了根据本发明实施例的DDR3信号端接结构，其中示意性地示出了一种抑制高速DDR3信号噪声的端接结构。
如图2所示，根据本发明实施例的DDR3信号端接结构包括：存储器控制器DQS差分输入输出缓冲器MC_DQSIO_buffer以及DDR3存储器DQS差分输入输出缓冲器DDR3_DQSIO_buffer。
其中，存储器控制器DQS差分输入输出缓冲器MC_DQSIO_buffer包括：第一片上端接ODT1、以及与第一片上端接ODT1相连的第一片DQS差分信号输入缓冲B12和第一片DQS差分信号输出缓冲B11。
其中，DDR3存储器DQS差分输入输出缓冲器DDR3_DQSIO_buffer包括：第二片上端接ODT2、以及与第二片上端接ODT2相连的第二片DQS差分信号输入缓冲B21和第二片DQS差分信号输出缓冲B22。
其中，第一片的DQS差分输入输出缓冲MC_DQSIO_buffer通过印制线路板走线PCB_trace连接至第二片的DQS差分输入输出缓冲DDR3_DQSIO_buffer。
优选地，与现有技术不同的是，例如，如图2所示，根据本发明实施例的DDR3信号端接结构还包括：一端连接至第一片DQS差分输入输出缓冲的信号线DQS_N1（DQS_N引脚）、另一端连接至DQS差分输入输出缓冲器的电源电压VDDQ的上拉电阻Rup。具体地说，一个差分输入输出缓冲(IO buffer)，对外连接的管脚（pin）有两个，一个是正的信号管脚（如这儿的DQS P)，一个是负的信号管脚（如这儿的DQS N），图1和图2中的空心圆圈即表示该信号引脚是负的信号引脚。
而且，优选地，与现有技术不同的是，例如，如图2所示，根据本发明实施例的DDR3信号端接结构还包括：一端连接至第一片DQS差分信号的输入输出缓冲的信号线DQS_P1（DQS_P引脚）、另一端接地GND的下拉电阻Rdown。
例如，优选地，在具体示例中，上拉电阻Rup的阻值等于下拉电阻Rdown的阻值。
例如，优选地，在具体示例中，上拉电阻Rup的阻值为400欧。
例如，优选地，在具体示例中，下拉电阻Rdown的阻值为400欧。
此外，优选地，与现有技术不同的是，例如，如图2所示，根据本发明实施例的DDR3信号端接结构还包括：一端连接至第二片DQS差分输入输出缓冲的信号线DQS_P2（DQS_P引脚）、另一端连接至第二片DQS差分信号输入输出缓冲的信号线DQS_N2（DQS_N引脚）的附加电阻Rmiddle。
例如，优选地，在具体示例中，附加电阻Rmiddle的阻值小于上拉电阻Rup的阻值
例如，优选地，在具体示例中，附加电阻Rmiddle的阻值小于下拉电阻Rdown的阻值。
例如，优选地，在具体示例中，附加电阻Rmiddle的阻值为240欧或80欧。优选地，附加电阻Rmiddle的阻值介于240欧至80欧之间。
需要说明的是，虽然给出了上拉电阻Rup的阻值、下拉电阻Rdown的阻值以及附加电阻Rmiddle的阻值的具体示例，但是，本领域技术人员可以理解的是，上述具体阻值仅仅优选示例，但是显然可以根据具体应用情况选择适当的电阻值。
由此，根据本发明实施例的DDR3信号端接结构至少具有下述技术效果：
1)当两边的驱动器都没有驱动DQS信号线时，DQS信号线处于浮空状态，易受外界噪声干扰；为了解决这一问题，根据根据本发明实施例，在存储器控制器端，可以在第一片DQS差分输入输出缓冲的信号线DQS_N1通过一个上拉电阻将信号线DQS_N1的电压上拉到输入输出缓冲器的电源电压VDDQ，由此，通过增加上拉电阻，可以使DQS_N1信号固定在指定电平，使之不易受外界噪声的干扰。
2)类似地，当两边的驱动器都没有驱动DQS信号线时，DQS信号线处于浮空状态，易受外界噪声干扰；为了解决这一问题，根据根据本发明实施例，在存储器控制器端，在第一片DQS差分输入输出缓冲的信号线DQS_P1通过下拉电阻将信号线DQS_P1的电压下拉到接地GND，由此，通过增加下拉电阻，可以使DQS_P1信号固定在指定电平，使之不易受外界噪声的干扰。
3)当对存储器读操作时，DDR3存储器端端输入输出缓冲器对DQS信号的驱动由输出态变为高阻态时，会带来DQS信号线上的过冲，过冲信号易被存控接收为错误状态；为了解决这一问题，在DDR3存储器端的DQS差分输入输出缓冲的信号线DQS_P2与信号线DQS_N2之间跨接了一个附加电阻Rmiddle；通过在DDR3存储器端跨接一个附加电阻Rmiddle，当反射的过冲信号传回DDR3存储器端时，反射可被吸收，从而降低过冲的幅度。
综上所述，本发明实施例提供了一种DDR3信号端接结构，其能抑制DDR3 DQS信号的反射噪声，并使DDR3信号不受外界噪声的干扰，避免敏感接收电路认错DQS信号的信号状态，以保证数据信号的正确传输。
图3示意性地示出了根据现有技术的DDR3信号端接结构在进行读操作时的DQS信号仿真波形C1、以及根据本发明实施例的DDR3信号端接结构在进行读操作时的DQS信号仿真波形C2。
通过比较根据现有技术的DDR3信号端接结构在进行读操作时的DQS信号仿真波形C1以及根据本发明实施例的DDR3信号端接结构在进行读操作时的DQS信号仿真波形C2，可以看出，通过采用本发明实施例所述的上述抑制措施，DQS信号波形平稳，过冲幅度降低明显。
此外，需要说明的是，说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种DDR3信号端接结构，其特征在于包括：存储器控制器DQS差分输入输出缓冲器以及DDR3存储器DQS差分输入输出缓冲器；
其中，存储器控制器DQS差分输入输出缓冲器包括：第一片上端接、以及与第一片上端接相连的第一片DQS输入缓冲和第一片DQS输出缓冲；
其中，DDR3存储器DQS差分输入输出缓冲器包括：第二片上端接、以及与第二片上端接相连的第二片DQS输入缓冲和第二片DQS输出缓冲；
其中，第一片DQS差分输入输出缓冲通过印制线路板走线连接至第二片DQS差分输入输出缓冲。
2.根据权利要求1所述的DDR3信号端接结构，其特征在于还包括：一端连接至第一片DQS差分输入输出缓冲的DQS_N引脚、另一端连接至第一片DQS差分输入输出缓冲器的电源电压的上拉电阻。
3.根据权利要求1或2所述的DDR3信号端接结构，其特征在于还包括：一端连接至第一片DQS差分输入输出缓冲的DQS_P引脚、另一端接地的下拉电阻。
4.根据权利要求1至3之一所述的DDR3信号端接结构，其特征在于还包括：一端连接至第二片DQS差分输入输出缓冲的DQS_P引脚、另一端连接至第二片DQS差分输入输出缓冲的DQS_N引脚的附加电阻。
5.根据权利要求3或4所述的DDR3信号端接结构，其特征在于，上拉电阻的阻值等于下拉电阻的阻值。
6.根据权利要求3或4所述的DDR3信号端接结构，其特征在于，上拉电阻的阻值为400欧。
7.根据权利要求3或4所述的DDR3信号端接结构，其特征在于，下拉电阻的阻值为400欧。
8.根据权利要求4或5所述的DDR3信号端接结构，其特征在于，附加电阻的阻值小于上拉电阻的阻值。
9.根据权利要求4或5所述的DDR3信号端接结构，其特征在于，附加电阻的阻值小于下拉电阻的阻值。
10.根据权利要求4或5所述的DDR3信号端接结构，其特征在于，附加电阻的阻值为240欧或80欧。
CN201210380737.1A 2012-10-09 2012-10-09 Ddr3信号端接结构 Active CN102915756B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210380737.1A CN102915756B (zh) 2012-10-09 2012-10-09 Ddr3信号端接结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210380737.1A CN102915756B (zh) 2012-10-09 2012-10-09 Ddr3信号端接结构

Publications (2)

Publication Number Publication Date
CN102915756A true CN102915756A (zh) 2013-02-06
CN102915756B CN102915756B (zh) 2015-05-20

Family

ID=47614091

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210380737.1A Active CN102915756B (zh) 2012-10-09 2012-10-09 Ddr3信号端接结构

Country Status (1)

Country Link
CN (1) CN102915756B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015070717A1 (zh) * 2013-11-13 2015-05-21 华为技术有限公司 调整ddr线序的方法以及系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1770323A (zh) * 2004-10-30 2006-05-10 海力士半导体有限公司 具有片上终结电路的半导体存储器装置
US20120019282A1 (en) * 2007-06-08 2012-01-26 Mosaid Technologies Incorporated Dynamic impedance control for input/output buffers
CN102456406A (zh) * 2010-11-04 2012-05-16 三星电子株式会社 具有片内终结电路的非易失性存储器件及其控制方法
US20120242385A1 (en) * 2009-12-25 2012-09-27 Fujitsu Limited Signal receiving circuit, memory controller, processor, computer, and phase control method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1770323A (zh) * 2004-10-30 2006-05-10 海力士半导体有限公司 具有片上终结电路的半导体存储器装置
US20120019282A1 (en) * 2007-06-08 2012-01-26 Mosaid Technologies Incorporated Dynamic impedance control for input/output buffers
US20120242385A1 (en) * 2009-12-25 2012-09-27 Fujitsu Limited Signal receiving circuit, memory controller, processor, computer, and phase control method
CN102456406A (zh) * 2010-11-04 2012-05-16 三星电子株式会社 具有片内终结电路的非易失性存储器件及其控制方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015070717A1 (zh) * 2013-11-13 2015-05-21 华为技术有限公司 调整ddr线序的方法以及系统

Also Published As

Publication number Publication date
CN102915756B (zh) 2015-05-20

Similar Documents

Publication Publication Date Title
US10270442B2 (en) Memory component with on-die termination
US11562778B2 (en) Memory module and system supporting parallel and serial access modes
CN100466101C (zh) 数据输出驱动器
US7786753B2 (en) Output driver circuit, semiconductor memory device including the output driver circuit, and method for operating the semiconductor memory device
US7804734B2 (en) Data strobe buffer and memory system including the same
US10565144B2 (en) Double data rate controllers and data buffers with support for multiple data widths of DRAM
US7486105B2 (en) Memory systems and memory access methods
CN108074594A (zh) 存储设备、包括其的存储系统及其压摆率校准方法
US20170287538A1 (en) Flexible point-to-point memory topology
US8848462B2 (en) Low power memory controllers
US20200133669A1 (en) Techniques for dynamic proximity based on-die termination
CN102915756B (zh) Ddr3信号端接结构
US9292424B2 (en) Memory controller and information processing apparatus
US20090103372A1 (en) High performance high capacity memory systems
CN105575419A (zh) 同步动态随机存储器
US9794087B2 (en) Asymmetric on-state resistance driver optimized for multi-drop DDR4
WO2019052061A1 (zh) 一种低功耗双列直插式存储器及其增强驱动方法
US7362651B2 (en) Using common mode differential data signals of DDR2 SDRAM for control signal transmission
CN101640066B (zh) 内存控制器以及多内存系统
CN215265583U (zh) Ddr5 1rank udimm内存模组
CN101398747A (zh) 支持混合式存储器的主机板
WO2022051128A1 (en) Data-buffer controller/control-signal redriver
JP2015118527A (ja) メモリ制御装置、及び、メモリ制御方法
CN103870407A (zh) 移动终端的存储器与处理器的连接方法和连接结构
WO2014132858A1 (ja) メモリモジュール

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant