CN112216322A - 芯片外驱动器及动态随机存取存储器 - Google Patents

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CN112216322A CN202010030559.4A CN202010030559A CN112216322A CN 112216322 A CN112216322 A CN 112216322A CN 202010030559 A CN202010030559 A CN 202010030559A CN 112216322 A CN112216322 A CN 112216322A
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Abstract

本公开提供一种芯片外驱动器及动态随机存取存储器。该芯片外驱动器经配置以提供一驱动电流至一输出垫。该芯片外驱动器操作在一电源域中。该电源域工作在一最小系统电压和一最大系统电压下。该芯片外驱动器包括一推挽电路。该推挽电路耦接至该输出垫，并包括一电流源电路。该电流源电路包括一压控电流源。该压控电流源经配置以因应于一操作电压提供相对于该输出垫的一阻抗。该操作电压的范围在该最小系统电压和该最大系统电压之间。该操作电压的范围包括该最小系统电压及该最大系统电压。

Description

芯片外驱动器及动态随机存取存储器
技术领域
本公开主张2019年7月9日申请的美国正式申请案第16/506,320号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种芯片外驱动器(off-chip driver，OCD)和相关联的动态随机存取存储器(dynamic random access memory，DRAM)，特别涉及一种包括电流源的芯片外驱动器。
背景技术
半导体存储器元件可以是一存储元件，所述存储元件视需要存储数据或读取存储的数据。半导体存储器元件通常可以分类为随机存取存储器(random access memory，RAM)或只读存储器(read only memory，ROM)。
随机存取存储器通常是易失性存储器元件，其在没有供电的情况下会遗失存储的数据。只读存储器通常是非易失性存储器元件，即使是在没有供电的情况下也能够保留存储的数据。随机存取存储器的类型包括动态随机存取存储器(dynamic random accessmemory，DRAM)、静态随机存取存储器(static random access memory，SRAM)及诸如此类。只读存储器的类型包括可编程只读存储器(programmable ROM，PROM)、可抹除可编程只读存储器(erasable programmable ROM，EPROM)、快闪存储器(Flash)，或可电除可编程只读存储器(electrically erasable programmable ROM，EEPROM)等。
半导体存储器元件通常是使用输出驱动器来将数据输出到外部电路。输出驱动器通常通过输出垫耦接至外部电路，而输出垫通常是公知的元件，能使用各种设计来实现。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开提供一种芯片外驱动器。该芯片外驱动器经配置以提供一驱动电流至一输出垫。该芯片外驱动器操作在一电源域中。该电源域工作在一最小系统电压和一最大系统电压下。该芯片外驱动器包括一推挽电路。该推挽电路耦接至该输出垫，并包括一电流源电路。该电流源电路包括一压控电流源。该压控电流源经配置以因应于一操作电压提供相对于该输出垫的一阻抗。该操作电压的范围在该最小系统电压和该最大系统电压之间。该操作电压的范围包括该最小系统电压及该最大系统电压。
在一些实施例中，该推挽电路的数量是一个。
在一些实施例中，该压控电流源是一上拉式压控电流源，其中该推挽电路包括一上拉电路以及一下拉电路。该上拉电路耦接至该输出垫，其中该上拉电路经配置以接收该最大系统电压，该上拉电路包括该上拉式压控电流源。该下拉电路耦接至该输出垫，其中该下拉电路经配置以接收该最小系统电压，该下拉电路包括一下拉式压控电流源，该下拉式压控电流源的组态方式相同于该上拉式压控电流源的组态方式。
在一些实施例中，当该上拉电路工作时，该上拉电路的该上拉式压控电流源从一第一电压节点提供一输出电流至该输出垫，该第一电压节点接收该最大系统电压，以及其中当该下拉电路工作时，该下拉电路的该下拉式压控电流源从该输出垫提供该输出电流至一第二电压节点，该第二电压节点接收该最小系统电压。
在一些实施例中，该电流源电路还包括一电阻器。该电阻器耦接至该压控电流源，其中相对于该输出垫，该电阻器与该压控电流源串联连接。
在一些实施例中，该压控电流源是一第一压控电流源，该电流源电路包括一第二压控电流源，该第二压控电流源的组态方式相同于该第一压控电流源的组态方式。该电流源电路包括一第一分支以及一第二分支。该第一分支包括该第一压控电流源。该第二分支包括该第二压控电流源。该第一压控电流源提供该驱动电流的主要部分，该第二压控电流源提供该驱动电流的少数部分。
在一些实施例中，相对于该输出垫，该第一分支与该第二分支并联连接。
在一些实施例中，该第一分支还包括一电阻器，其中相对于该输出垫，该电阻器和该第一压控电流源串联连接。
在一些实施例中，该第二分支还包括一电阻器，其中相对于该输出垫，该电阻器和该第二压控电流源串联连接。
在一些实施例中，该第一分支和该第二分支还分别包括一第一电阻器和一第二电阻器，其中相对于该输出垫，该第一电阻器和该第一压控电流源串联连接，并且其中相对于该输出垫，该第二电阻器和该第二压控电流源串联连接。
在一些实施例中，该电流源电路还包括一主干，耦接至该第一分支和该第二分支，其中相对于该主干，该第一分支和该第二分支并联连接，其中该主干包括一电阻器。相对于该电阻器，该第一压控电流源和该第二压控电流源并联连接。
在一些实施例中，该电阻器是一第三电阻器，其中该第一分支还包括一第一电阻器，其中相对于该第三电阻器，该第一电阻器和该第一压控电流源串联连接。
在一些实施例中，该电阻器是一第三电阻器，其中该第二分支还包括一第二电阻器，其中相对于该第三电阻器，该第二电阻器和该第二压控电流源串联连接。
在一些实施例中，该电阻器是一第三电阻器，其中该第一分支和该第二分支还分别包括一第一电阻器和一第二电阻器，其中相对于该第三电阻器，该第一压控电流源和该第一电阻器串联连接，并且其中相对于该第三电阻器，该第二电阻器和该第二压控电流源串联连接。
在一些实施例中，该压控电流源包括一晶体管，该晶体管包括一栅极、一漏极和一源极，其中该栅极经配置以接收该操作电压，并且该漏极和该源极经配置以具有该输出电流流过于其上。
本公开还提供一种动态随机存取存储器。该动态随机存取存储器包括一存储胞阵列、一感测放大器以及一芯片外驱动器。该感测放大器耦接至该存储胞阵列。该感测放大器经配置以基于存储在该存储胞阵列中的数据提供一输出数据。该芯片外驱动器耦接至该感测放大器，其中该芯片外驱动器操作在一电源域中，该电源域工作在一最小系统电压和一最大系统电压下，该芯片外驱动器经配置以提供一驱动电流至一输出垫，以及其中该芯片外驱动器经配置以驱动该输出数据。该芯片外驱动器包括一推挽电路，耦接至该输出垫。该推挽电路包括一电流源电路。该电流源电路包括一压控电流源，经配置以因应于一操作电压提供相对于该输出垫的一阻抗，其中该操作电压的范围在该最小系统电压和该最大系统电压之间。该操作电压的范围包括该最小系统电压及该最大系统电压。
在一些实施例中，该推挽电路的数量是一个。
在一些实施例中，该压控电流源是一上拉式压控电流源，其中该推挽电路包括一上拉电路以及一下拉电路。该上拉电路耦接至该输出垫，其中该上拉电路经配置以接收该最大系统电压，该上拉电路包括该上拉式压控电流源。该下拉电路耦接至该输出垫，其中该下拉电路经配置以接收该最小系统电压，该下拉电路包括一下拉式压控电流源，该下拉式压控电流源的组态方式相同于该上拉式压控电流源的组态方式。
在一些实施例中，该电流源电路还包括一电阻器，耦接至该压控电流源，其中相对于该输出垫，该电阻器与该压控电流源串联连接。
在一些实施例中，该压控电流源包括一晶体管，该晶体管包括一栅极、一漏极和一源极，其中该栅极经配置以接收该操作电压，并且该漏极和该源极经配置以具有该输出电流流过于其上。
在本实施例中，由于操作电压的作用，压控电流源能够提供多个不同的阻抗。因此，由一个推挽电路的压控电流源提供的阻抗可足以满足规范中所述的所需阻抗。因为具有相对较少的推挽电路，由推挽电路引起的电容相对较低。因此，半导体存储器元件的操作速度相对较高。
在一些相关技术中，上拉控制信号和下拉控制信号中的每一个不是操作在逻辑高电位下，就是操作在逻辑低电位下。以上拉控制信号为例，当上拉控制信号操作在逻辑高电位时，由接收逻辑高电位的例如p型开关晶体管所提供的阻抗理想上为无穷大。相反，当上拉控制信号操作在逻辑低电位时，由接收逻辑低电位的p型开关晶体管提供的阻抗极低，所述阻抗接近零但本质上为定值。以上拉电路为例，假设一个推挽电路包括一个上拉电路，一个上拉电路包括一个p型开关晶体管。由于在一个推挽电路中由p型开关晶体管提供的阻抗本质上为定值，为了满足规范中规定的所需阻抗，需要级联(cascade)多个推挽电路，导致输出电容增加。因此，以这种电路结构实现的半导体存储器元件的操作速度相对较低。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1是根据本公开的一些实施例的半导体存储器元件的示意图。
图2是耦接至图1中所示的输出垫的芯片外驱动器的方框示意图。
图3是根据本公开的一些实施例的电流源电路的第一实施例的电路图，其中图2中所示的上拉电路和下拉电路的每一者以该电流源电路实施。
图4是根据本公开的一些实施例的电流源电路的第二实施例的电路图，其中图2中所示的上拉电路和下拉电路的每一者以该电流源电路实施。
图5是根据本公开的一些实施例的电流源电路的第三实施例的电路图，其中图2中所示的上拉电路和下拉电路的每一者以该电流源电路实施。
图6是根据本公开的一些实施例的电流对时间的示意图。
图7是根据本公开的一些实施例的电流源电路的第四实施例的电路图，其中图2中所示的上拉电路和下拉电路的每一者以该电流源电路实施。
图8是根据本公开的一些实施例的电流源电路的第五实施例的电路图，其中图2中所示的上拉电路和下拉电路的每一者以该电流源电路实施。
图9是根据本公开的一些实施例的电流源电路的第六实施例的电路图，其中图2中所示的上拉电路和下拉电路的每一者以该电流源电路实施。
图10是根据本公开的一些实施例的电流源电路的第七实施例的电路图，其中图2中所示的上拉电路和下拉电路的每一者以该电流源电路实施。
图11是根据本公开的一些实施例的电流源电路的第八实施例的电路图，其中图2中所示的上拉电路和下拉电路的每一者以该电流源电路实施。
图12是根据本公开的一些实施例的电流源电路的第九实施例的电路图，其中图2中所示的上拉电路和下拉电路的每一者以该电流源电路实施。
图13是根据本公开的一些实施例的电流源电路的第十实施例的电路图，其中图2中所示的上拉电路和下拉电路的每一者以该电流源电路实施。
图14是根据本公开的一些实施例的电流源电路的电路图。
图15是根据本公开的一些实施例的电流对电压的示意图。
图16是根据本公开的一些实施例的另一电流源电路的电路图。
符号说明
100 半导体存储器元件
110 存储胞阵列
112 存储胞
120 列解码器
130 位址/命令缓冲器
140 行解码器
150 感测放大器
160 驱动控制器
170 芯片外驱动器
200 上拉电路
210 下拉电路
300 电流源电路
302 电流源电路
304 电流源电路
306 电流源电路
308 电流源电路
310 压控电流源
312 电流源电路
314 电流源电路
316 电流源电路
318 电流源电路
320 电流源电路
400 电流源电路
402 电流源电路
PAD_I1 输入垫
PAD_Ix 输入垫
PAD_O1 输出垫
PAD_Oy 输出垫
WL1 字元线
WLn 字元线
BL1 位元线
BLm 位元线
TL_IN1 传输线
TL_INp 传输线
TL_OUT1 传输线
TL_OUTq 传输线
PD 电源域
V1 最大系统电压
V2 最小系统电压
Pui 上拉控制信号
Pdi 下拉控制信号
ID 驱动电流
Vop 操作电压
Vc 控制电压
VH 逻辑高电位
VL 逻辑低电位
Zo 输出阻抗
Co 输出电容
nV1 第一电压节点
nV2 第二电压节点
i 电流
Z 阻抗
TA 端
TB 端
R0 电阻器
n1 节点
n2 节点
T11 端
T12 端
T21 端
T22 端
I1 第一压控电流源
I2 第二压控电流源
BR1 第一分支
BR2 第二分支
R1 第一电阻器
R2 第二电阻器
TR 主干
R3 第三电阻器
M0 晶体管
S 源极
D 漏极
G 栅极
D1 点
D2 点
D3 点
D4 点
Mi 晶体管
S1 源极
D1 漏极
G1 栅极
Si 源极
Di 漏极
Gi 栅极
具体实施方式
以下详细讨论本公开的实施方案。然而，应该理解的是，实施例提供了许多可以在各种具体环境中实施的可应用的发明概念。所讨论的具体实施例仅说明制造和使用实施例的具体方式，并不限制本公开的范围。
在各个视图和说明性实施例中，相同的附图标记经配置以表示相同的元件。现在将详细参考附图中所示的示例性实施例。只要可能，在附图和说明书中使用相同的附图标记表示相同或相似的部分。在附图中，为了清楚和方便，可夸大形状和厚度。该描述将特别针对形成根据本公开的装置的一部分或更直接地与其配合的元件。应该理解，未具体示出或描述的元件可以采用各种形式。贯穿本说明书对“一些实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性包括在至少一个实施例中。因此，贯穿本说明书在各个地方出现的短语“在一些实施例中”或“在实施例中”不一定指代相同的实施例。此外，特定特征、结构或特性可以在一个或多个实施例中以任何合适的方式组合。
在附图中，相同的附图标记经配置以在各个视图中指示相同或相似的元件，并且示出和描述了本发明的说明性实施例。附图不一定按比例绘制，并且在一些情况下，附图已被夸大及/或简化，仅经配置以说明目的。基于以下本发明的说明性实施例，本领域普通技术人员将理解本发明的许多可能的应用和变化。
除非另外定义，否则这里使用的所有术语(包括技术和科学术语)具有与本公开的实施例所属领域的普通技术人员通常理解的含义相同的含义。应当理解，例如在常用词典中定义的那些术语应当被解释为具有与其在相关领域和本公开的上下文中的含义一致的含义，并且不应该被理解为或者理解为除非在此明确定义，否则过于正式的意义。
图1是根据本公开的一些实施例的半导体存储器元件100的示意图。在一实施例中，半导体存储器元件100包括动态随机存取存储器(dynamic random access memory，DRAM)。
参照图1，半导体存储器元件100包括存储胞阵列110、列解码器(R_DEC)120、位址/命令缓冲器130、行解码器(C_DEC)140、感测放大器(S/A)150、驱动控制器160、芯片外驱动器(off-chip driver，OCD)170、输入垫PAD_I1至PAD_Ix，以及输出垫PAD_O1至PAD_Oy，其中x和y是正整数。
参照图1，存储胞阵列110包括多条字元线WL1至WLn、多条位元线BL1至BLm，以及多个存储胞112，其中n和m为正整数且大于1。存储胞112排列成行和列。存储器单元112设置在字元线与位元线的每个交叉点处，并且经配置以数字二进制形式存储数据。存储器单元112例如包括经配置以存储数据的存储装置，以及经配置以执行胞选择的存储器晶体管。
参照图1，在操作中，R_DEC 120因应于从位址/命令缓冲器130提供的列位址选择列，其中位址/命令缓冲器130经由传输线TL_IN1至TL_INp耦接至输入垫PAD_I1至PAD_Ix，其中p是正整数。C_DEC 140因应于从位址/命令缓冲器130提供的行位址选择行。S/A 150将从存储胞阵列110读出的数据保持在足够的电压电位，或是将要被写入存储胞阵列110的数据保持在足够的电压电位。驱动控制器160从S/A 150接收数据D_OUT，并产生上拉控制信号PUi和下拉控制信号PDi。OCD 170因应于从驱动控制器160提供的上拉控制信号PUi和下拉控制信号PDi致能输出传输线TL_OUT1至TL_OUTq，其中q是正整数。输出传输线TL_OUT1至TL_OUTq分别耦接至它们对应的输出垫PAD_O1至PAD_Oy。更详细地，OCD 170操作在电源域PD中，电源域PD工作在最大系统电压V1和最小系统电压V2下，并且OCD 170经配置以向输出垫PAD_O1至PAD_Oy提供驱动电流ID，并且据此经配置以调整输出垫PAD_O1至PAD_Oy上呈现的输出阻抗Zo。
参见图1，上拉控制信号PUi和下拉控制信号PDi中的每一个作为操作电压Vop以操作OCD 170。操作电压Vop的范围从逻辑高电位VH到逻辑低电位VL。在一些实施例中，逻辑高电位VH和逻辑低电位VL分别指的是最大系统电压V1和最小系统电压V2。也就是说，上拉控制信号PUi和下拉控制信号PDi中的每一个不仅提供逻辑高电位VH和逻辑低电位VL，还提供逻辑高电位VH和逻辑低电位VL之间的电压。逻辑高电位VH和逻辑低电位VL之间的这种电压称为控制电压Vc。控制电压Vc小于逻辑高电位VH并且大于逻辑低电位VL。控制电压Vc的电压范围在操作电压Vop的电压范围内。因为OCD 170操作在工作电压Vop下，特别是操作在控制电压Vc下，在例如输出垫PAD_O1上呈现的输出电容Co相对较低。
参照图1，在一些相关操作中，上拉控制信号PUi和下拉控制信号PDi中的每一个不是提供逻辑高电位VH就是逻辑低电位VL。因此，在例如输出垫PAD_O1上呈现的输出电容Co相对较高，其将详细描述如下。
图2是耦接至图1中所示的输出垫PAD_O1的芯片外驱动器170的方框示意图。参照图2，为了方便和简洁的讨论，在图2中仅描绘了一个输出垫PAD_O1。其余输出垫和OCD 170之间的电性连接类似于输出垫PAD_O1和OCD 170之间的电性连接。参照图2，OCD 170包括推挽电路190，推挽电路190包括上拉电路200和下拉电路210。
参考图2，上拉电路200耦接至该输出垫PAD_O1，并且耦接至第一电压节点nV1以接收最大系统电压V1。因此，上拉电路200经配置以因应于上拉控制信号PUi将输出垫PAD_O1上的电压拉向最大系统电压V1。在一些实施例中，最大系统电压V1是供应电压或电源电压。
参见图2，下拉电路210耦接至该输出垫PAD_O1，并且耦接至第二电压节点nV2以接收最小系统电压V2。因此，下拉电路210经配置以因应于下拉控制信号PDi将输出垫PAD_O1上的电压下拉到最小系统电压V2。在一些实施例中，最小系统电压V2是参考接地。
图3是根据本公开的一些实施例的电流源电路300的第一实施例的电路图，其中图2中所示的上拉电路200和下拉电路210的每一者以电流源电路300实施。
参见图3，电流源电路300包括压控电流源310。压控电流源310包括端TA和TB，端TA和TB分别耦接至节点n1和n2。此外，压控电流源310经配置以因应于操作电压Vop，经由节点n1或节点n2提供相对于输出垫PAD_O1的阻抗Z。
参照图2和图3，在上拉电路200以电流源电路300实现的实施例中，节点n1和n2分别耦接至图2中所示的第一电压节点nV1和输出垫PAD_O1。在这种情况下，压控电流源310可以被称为上拉式压控电流源310。当上拉电路200操作时，压控电流源310从节点n1提供输出电流i给节点n2，并因此从第一电压节点nV1提供输出电流i到输出垫PAD_O1。
参照图2和图3，在下拉电路210以电流源电路300实现的另一实施例中，节点n1和n2分别耦接至图2中所示的输出垫PAD_O1和第二电压节点nV2。在这种情况下，压控电流源310可以被称为下拉式压控电流源310。当下拉电路210操作时，压控电流源310从节点n1提供输出电流i给节点n2，并因此从输出垫PAD_O1提供输出电流i给第二电压节点nV2。
参见图2和图3，在本实施例中，由于压控电流源310提供的阻抗Z是可调的，因此可以通过相对较少的推挽电路190来满足规范中所规定的输出阻抗Zo的要求，其中相对较少的推挽电路190例如是一个推挽电路190。相对低数量的推挽电路190能使输出电容Co相对低。因此，半导体存储器元件100的操作速度相对较高。
参照图2和图3，相关技术将讨论如下。应当注意，为了便于更好地理解所述相关技术，本公开的实施例的组件和相关编号用于帮助描述所述相关技术，但不旨在暗示所述相关技术是本公开的实施例。
参照图2，在一些相关技术中，上拉电路200以p型开关晶体管来实现，而下拉电路210以n型开关晶体管来实现。此外，上拉控制信号PUi和下拉控制信号PDi中的每一个不是操作在逻辑高电位VH下，就是操作在逻辑低电位VL下。以上拉电路200的p型开关晶体管为例，当p型开关晶体管接收逻辑高电位VH时，由p型开关晶体管提供的阻抗理想上为无穷大。相反地，当p型开关晶体管接收逻辑低电位VL时，p型开关晶体管提供的阻抗极低，所述阻抗接近零但实质上为定值。为了满足规范中所规定的输出阻抗Zo的要求，需要级联(cascade)多个推挽电路190，其导致输出电容Co的增加。因此，以这种电路结构实现的半导体存储器元件的操作速度相对较低。
图4是根据本公开的一些实施例的电流源电路302的第二实施例的电路图，其中图2中所示的上拉电路200和下拉电路210的每一者以电流源电路302实施。参考图4，电流源电路302类似于图4的电流源电路300，差别在于电流源电路302还包括电阻器R0。
参见图4，相对于节点n2，特别是相对于输出垫PAD_O1，电阻器R0串联连接至压控电流源310。更详细地，电阻器R0耦接在压控电流源310的端TB和节点n2之间。电阻器R0提供输出阻抗Zo的主要部分，并且压控电流源310提供输出阻抗Zo的少数部分。
参照图2和图4，在上拉电路200以电流源电路302实现的实施例中，节点n1和n2分别耦接至图2中所示的第一电压节点nV1和输出垫PAD_O1。
参照图2和图4，在下拉电路210以电流源电路302实现的另一实施例中，节点n1和n2分别耦接至图2中所示的第二电压节点nV2和输出垫PAD_O1。需注意的是，压控电流源310的符号的箭头方向并非用于限定电流流动的方向，电流流动的方向是由节点n1和n2被施加的电压所决定。
图5是根据本公开的一些实施例的电流源电路304的第三实施例的电路图，其中图2中所示的上拉电路200和下拉电路210的每一者以电流源电路304实施。参考图5，电流源电路304包括第一分支BR1和第二分支BR2。相对于节点n2和输出垫PAD_O1，第一分支BR1和第二分支BR2并联连接。
参见图5，第一分支BR1包括第一压控电流源I1，第一压控电流源I1的操作方式与图3的压控电流源310的操作方式类似，因此第一压控电流源I1的操作方式的细节于此省略。第一压控电流源I1包括端T11和T12，第一压控电流源I1分别通过端T11和T12耦接至节点n1和n2。第一分支BR1上的第一压控电流源I1提供驱动电流ID的主要部分。
参见图5，第二分支BR2包括第二压控电流源I2，第二压控电流源I2的操作方式与图3的压控电流源310的操作方式类似，因此第二压控电流源I2的操作方式的细节于此省略。第二压控电流源I2包括端T21和T22，第二压控电流源I2分别通过端T21和T22耦接至节点n1和n2。第二分支BR2上的第二压控电流源I2提供驱动电流ID的少数部分。
参考图3和图5，在一些实现中，由压控电流源310提供的驱动电流ID旨在等于理想驱动电流，其中电路设计者在进行电路模拟时是以理想驱动电流为基准。然而，由于工艺变异，实际驱动电流可能不等于理想驱动电流。如此一来，返回参考图5，提出了两个并联连接的压控电流源I1和I2的架构。第一压控电流源I1做为主电流源，并且第二压控电流源I2经配置以通过微调实际驱动电流来弥补第一压控电流源I1的不足，使得实际驱动电流基本上等于理想驱动电流。
图6是根据本公开的一些实施例的电流对时间(I-T)的示意图。参考图6，横轴表示时间，纵轴表示电流。第一压控电流源I1提供电流i1，第二压控电流源I2提供电流i2。如图6所示，电流i1做为驱动电流ID的主要部分，并且电流i2做为驱动电流ID的少数部分。
图7是根据本公开的一些实施例的电流源电路306的第四实施例的电路图，其中图2中所示的上拉电路200和下拉电路210的每一者以电流源电路306实施。参考图7，电流源电路306类似于图1的电流源电路304，差别在于，第一分支BR1还包括第一电阻器R1。
参见图7，相对于节点n2和输出垫PAD_O1，第一分支BR1上的第一电阻器R1和第一压控电流源I1串联连接。更详细地，第一电阻器R1的一端耦接至第一压控电流源I1的端T12，第一电阻器R1的另一端耦接至第二压控电流源I2的端T22和节点n2。
参见图2和图7，第一电阻器R1提供输出阻抗Zo的主要部分，并且第一分支BR1和第二分支BR2上的第一压控电流源I1和第二压控电流源I2提供输出阻抗Zo的少数部分。
参照图2和图7，在上拉电路200以电流源电路306实现的实施例中，节点n1和n2分别耦接至图2中所示的第一电压节点nV1和输出垫PAD_O1。
参照图2和图7，在下拉电路210以电流源电路306实现的另一实施例中，节点n1和n2分别耦接至图2中所示的第二电压节点nV2和输出垫PAD_O1。需注意的是，第一压控电流源I1及第二压控电流源I2的符号的箭头方向并非用于限定电流流动的方向，电流流动的方向是由节点n1和n2被施加的电压所决定。
图8是根据本公开的一些实施例的电流源电路308的第五实施例的电路图，其中图2中所示的上拉电路200和下拉电路210的每一者以电流源电路308实施。参考图8，电流源电路308类似于图1的电流源电路304，差别在于，第二分支BR2还包括第二电阻器R2。
参见图8，相对于节点n2和输出垫PAD_O1，第二分支BR2上的第二电阻器R2和第二压控电流源I2串联连接。更详细地，第二电阻器R2的一端耦接至第二压控电流源I2的端T22，第二电阻器R2的另一端耦接至第一压控电流源I1的端T12和节点n2。
参见图8，第二电阻器R2提供输出阻抗Zo的主要部分，并且第一分支BR1和第二分支BR2上的第一压控电流源I1和第二压控电流源I2提供输出阻抗Zo的少数部分。
参照图2和图8，在上拉电路200以电流源电路308实现的实施例中，节点n1和n2分别耦接至图2中所示的第一电压节点nV1和输出垫PAD_O1。
参照图2和图8，在下拉电路210以电流源电路308实现的另一实施例中，节点n1和n2分别耦接至图2中所示的第二电压节点nV2和输出垫PAD_O1。需注意的是，第一压控电流源I1及第二压控电流源I2的符号的箭头方向并非用于限定电流流动的方向，电流流动的方向是由节点n1和n2被施加的电压所决定。
图9是根据本公开的一些实施例的电流源电路312的第六实施例的电路图，其中图2中所示的上拉电路200和下拉电路210的每一者以电流源电路312实施。参考图9，电流源电路312类似于图9的电流源电路304，差别在于，第一分支BR1和第二分支BR2分别包括第一电阻器R1和第二电阻器R2。
参见图9，相对于节点n2和输出垫PAD_O1，第一分支BR1上的第一电阻器R1和第一压控电流源I1串联连接。
参见图9，相对于节点n2和输出垫PAD_O1，第二分支BR2上的第二电阻器R2和第二压控电流源I2串联连接。
参见图9，第一分支BR1和第二分支BR2上的第一电阻器R1和第二电阻器R2提供输出阻抗Zo的主要部分。第一分支BR1和第二分支BR2上的第一压控电流源I1和第二压控电流源I2提供输出阻抗Zo的少数部分。
参照图2和图9，在上拉电路200以电流源电路312实现的实施例中，节点n1和n2分别耦接至图2中所示的第一电压节点nV1和输出垫PAD_O1。
参照图2和图9，在下拉电路210以电流源电路312实现的另一实施例中，节点n1和n2分别耦接至图2中所示的第二电压节点nV2和输出垫PAD_O1。需注意的是，第一压控电流源I1及第二压控电流源I2的符号的箭头方向并非用于限定电流流动的方向，电流流动的方向是由节点n1和n2被施加的电压所决定。
图10是根据本公开的一些实施例的电流源电路314的第七实施例的电路图，其中图2中所示的上拉电路200和下拉电路210的每一者以电流源电路314实施。参考图10，电流源电路314类似于图1的电流源电路304，差别在于，电流源电路314包括主干TR，主干TR包括第三电阻器R3。
参见图10，主干TR耦接至第一分支BR1和第二分支BR2。更详细地，相对于主干TR，第一分支BR1和第二分支BR2并联连接。相对于第三电阻器R3，第一压控电流源I1和第二压控电流源I2并联连接。
参见图10，第三电阻器R3的一端耦接至节点n2，第三电阻器R3的另一端耦接至第一压控电流源I1的端T12和第二压控电流源I2的端T22。
参见图10，第三电阻器R3提供输出阻抗Zo的主要部分，并且第一分支BR1和第二分支BR2上的第一压控电流源I1和第二压控电流源I2提供输出阻抗Zo的少数部分。
参照图2和图10，在上拉电路200以电流源电路314实现的实施例中，节点n1和n2分别耦接至图2中所示的第一电压节点nV1和输出垫PAD_O1。
参照图2和图10，在下拉电路210以电流源电路314实现的另一实施例中，节点n1和n2分别耦接至图2中所示的第二电压节点nV2和输出垫PAD_O1。需注意的是，第一压控电流源I1及第二压控电流源I2的符号的箭头方向并非用于限定电流流动的方向，电流流动的方向是由节点n1和n2被施加的电压所决定。
图11是根据本公开的一些实施例的电流源电路316的第八实施例的电路图，其中图2中所示的上拉电路200和下拉电路210的每一者以电流源电路316实施。参考图11，电流源电路316类似于图11的电流源电路314，差别在于，第一分支BR1还包括第一电阻器R1。
参见图11，第一分支BR1和主干TR上的第一电阻器R1和第三电阻器R3提供输出阻抗Zo的主要部分，并且第一分支BR1和第二分支BR2上的第一压控电流源I1和第二压控电流源I2提供输出阻抗Zo的少数部分。此外，相对于第三电阻器R3，第一压控电流源I1串联连接至第一电阻器R1。
参照图2和图11，在上拉电路200以电流源电路316实现的实施例中，节点n1和n2分别耦接至图2中所示的第一电压节点nV1和输出垫PAD_O1。
参照图2和图11，在下拉电路210以电流源电路316实现的另一实施例中，节点n1和n2分别耦接至图2中所示的第二电压节点nV2和输出垫PAD_O1。需注意的是，第一压控电流源I1及第二压控电流源I2的符号的箭头方向并非用于限定电流流动的方向，电流流动的方向是由节点n1和n2被施加的电压所决定。
图12是根据本公开的一些实施例的电流源电路318的第九实施例的电路图，其中图2中所示的上拉电路200和下拉电路210的每一者以电流源电路318实施。参考图12，电流源电路318类似于图12的电流源电路314，差别在于，第二分支BR2还包括第二电阻器R2。
参见图12，第二分支BR2和主干TR上的第二电阻器R2和第三电阻器R3提供输出阻抗Zo的主要部分，并且第一分支BR1和第二分支BR2上的第一压控电流源I1和第二压控电流源I2提供输出阻抗Zo的少数部分。此外，相对于第三电阻器R3，第二压控电流源I2串联连接至第二电阻器R2。
参照图2和图12，在上拉电路200以电流源电路318实现的实施例中，节点n1和n2分别耦接至图2中所示的第一电压节点nV1和输出垫PAD_O1。
参照图2和图12，在下拉电路210以电流源电路318实现的另一实施例中，节点n1和n2分别耦接至图2中所示的第二电压节点nV2和输出垫PAD_O1。需注意的是，第一压控电流源I1及第二压控电流源I2的符号的箭头方向并非用于限定电流流动的方向，电流流动的方向是由节点n1和n2被施加的电压所决定。
图13是根据本公开的一些实施例的电流源电路320的第十实施例的电路图，其中图2中所示的上拉电路200和下拉电路210的每一者以电流源电路320实施。参考图13，电流源电路320类似于图13的电流源电路314，差别在于，第一分支BR1包括第一电阻器R1，第二分支BR2包括第二电阻器R2。
参见图13，第一分支BR1和第二分支BR2上的第一电阻器R1和第二电阻器R2以及主干TR上的第三电阻器R3提供输出阻抗Zo的主要部分，并且第一分支BR1和第二分支BR2上的第一压控电流源I1和第二压控电流源I2提供输出阻抗Zo的少数部分。
参照图2和图13，在上拉电路200以电流源电路320实现的实施例中，节点n1和n2分别耦接至图2中所示的第一电压节点nV1和输出垫PAD_O1。
参照图2和图13，在下拉电路210以电流源电路320实现的另一实施例中，节点n1和n2分别耦接至图2中所示的第二电压节点nV2和输出垫PAD_O1。需注意的是，第一压控电流源I1及第二压控电流源I2的符号的箭头方向并非用于限定电流流动的方向，电流流动的方向是由节点n1和n2被施加的电压所决定。
图14是根据本公开的一些实施例的电流源电路400的电路图。在一实施例中，图3至图4中所示的压控电流源310以及图5和图7至图13所示的第一压控电流源I1和第二压控电流源I2可以电流源电路400来实现。参照图14，电流源电路400包括晶体管M0。
参见图2和图14，在上拉电路200以晶体管M0实现的实施例中，晶体管M0是p型晶体管。如此一来，晶体管M0的源极S耦接至端TA、晶体管M0的漏极D耦接至端TB，并且栅极G接收操作电压Vop。因应于不同的操作电压Vop，可以将p型晶体管M0重新组态成不同的组态，以提供不同输出电流流过晶体管M0的漏极D和源极S，并相对于输出垫PAD_O1提供不同的阻抗Z。
参照图2和图14，在下拉电路210以晶体管M0实现的实施例中，晶体管M0是n型晶体管。如此一来，晶体管M0的源极S耦接至端TB、晶体管M0的漏极D耦接至端TA，并且栅极G接收操作电压Vop。因应于不同的操作电压Vop，n型晶体管M0可以被重新组态成不同的组态，以提供不同输出电流流过晶体管M0的漏极D和源极S，并且相对于输出垫PAD_O1提供不同的阻抗Z。
图15是根据本公开的一些实施例的电流对电压(I-V)的示意图。参考图15，横轴表示源极对漏极电压VSD，纵轴表示电流i。此外，点D1至D4定义了负载线。晶体管M0的阻抗变化沿负载线延伸。点D1表示一种操作环境，在所述操作环境中，晶体管M0的栅极G接收例如0伏特(volts，V)的逻辑低电位VL，并且晶体管M0的源极对栅极电压VSG实质上等于最大系统电压V1。由于代表阻抗的通道电阻减小，电流i增加到其最大值并且源极对漏极电压VSD减小到其最小值。点D1处的通道电阻呈现最小值。
参见图15，点D2表示一种操作环境，在所述操作环境中，晶体管M0的栅极G接收例如最大系统电压V1的逻辑高电压VH。由于代表阻抗的通道电阻增加，电流i减小到其最小值并且源极对漏极电压VSD增加到其最大值。点D2处的通道电阻呈现最大值。
参见图15，由于操作电压Vop的电压范围在逻辑低电压VL和逻辑高电压VH之间，因此由晶体管M0因应于操作电压Vop提供的阻抗是由例如点D1至D4所指出来。由晶体管M0提供的阻抗是可调节的。因此，可以通过相对较少的推挽电路190(例如，通过一个推挽电路190)来满足规范中所述的输出阻抗Zo的要求。相对低数量的推挽电路190能使输出电容Co相对低。因此，半导体存储器元件100的操作速度相对较高。
图16是根据本公开的一些实施例的另一电流源电路402的电路图。在一实施例中，图3至图4中所示的压控电流源310以及图5和图7至图13所示的第一压控电流源I1和第二压控电流源I2可以电流源电路402来实现。参照图14，电流源电路402包括级联的多个晶体管M1至Mi，其中i是正整数。
参照图2和图16，在上拉电路200以级联晶体管M1至Mi实现的实施例中，晶体管M1至Mi是p型晶体管。顶部晶体管M1的源极S1耦接至端TA，并且底部晶体管Mi的漏极Di耦接至端TB。
参照图2和图16，在下拉电路210以级联晶体管M1至Mi实现的实施例中，晶体管M1至Mi是n型晶体管。顶部晶体管M1的漏极D1耦接至端TA，并且底部晶体管Mi的源极Si耦接至端TB。
参照图16，在一些实施例中，晶体管M1至Mi的栅极接收不同的电压。例如，晶体管M1的栅极G1接收工作电压Vop，晶体管Mi的栅极Gi接收另一个工作电压ηVop，其中η大于0且小于1。晶体管M1至Mi可因应于施加到自己的栅极的相应电压而被重新组态。
参照图16，在一些实施例中，晶体管M1至Mi中的一个作为开关晶体管。开关晶体管的栅极由逻辑高电压VH或逻辑低电压VL控制。
参见图2和图3，在本实施例中，由于压控电流源310提供的阻抗Z是可调的，因此，可以通过相对较少的推挽电路190(例如，通过一个推挽电路190)来满足规范中所述的输出阻抗Zo的要求。相对低数量的推挽电路190能使输出电容Co相对低。因此，半导体存储器元件100的操作速度相对较高。
参照图2，在一些相关技术中，上拉电路200以p型开关晶体管来实现，而下拉电路210以n型开关晶体管来实现。此外，上拉控制信号PUi和下拉控制信号PDi中的每一个不是操作在逻辑高电位VH下，就是操作在逻辑低电位VL下。为了满足规范中所规定的输出阻抗Zo的要求，需要级联(cascade)多个推挽电路190，其导致输出电容Co的增加。因此，以这种电路结构实现的半导体存储器元件的操作速度相对较低。
本公开提供一种芯片外驱动器。该芯片外驱动器经配置以提供一驱动电流至一输出垫。该芯片外驱动器操作在一电源域中。该电源域工作在一最小系统电压和一最大系统电压下。该芯片外驱动器包括一推挽电路。该推挽电路耦接至该输出垫，并包括一电流源电路。该电流源电路包括一压控电流源。该压控电流源经配置以因应于一操作电压提供相对于该输出垫的一阻抗。该操作电压的范围在该最小系统电压和该最大系统电压之间。该操作电压的范围包括该最小系统电压及该最大系统电压。
本公开还提供一种动态随机存取存储器。该动态随机存取存储器包括一存储胞阵列、一感测放大器以及一芯片外驱动器。该感测放大器耦接至该存储胞阵列。该感测放大器经配置以基于存储在该存储胞阵列中的数据提供一输出数据。该芯片外驱动器耦接至该感测放大器，其中该芯片外驱动器操作在一电源域中，该电源域工作在一最小系统电压和一最大系统电压下，该芯片外驱动器经配置以提供一驱动电流至一输出垫，以及其中该芯片外驱动器经配置以驱动该输出数据。该芯片外驱动器包括一推挽电路，耦接至该输出垫。该推挽电路包括一电流源电路。该电流源电路包括一压控电流源，经配置以因应于一操作电压提供相对于该输出垫的一阻抗，其中该操作电压的范围在该最小系统电压和该最大系统电压之间。该操作电压的范围包括该最小系统电压及该最大系统电压。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种芯片外驱动器，该芯片外驱动器经配置以提供一驱动电流至一输出垫，该芯片外驱动器操作在一电源域中，该电源域工作在一最小系统电压和一最大系统电压下，该芯片外驱动器包括：
一推挽电路，耦接至该输出垫，该推挽电路包括：
一电流源电路，包括：
一压控电流源，经配置以因应于一操作电压提供相对于该输出垫的一阻抗，其中该操作电压的范围在该最小系统电压和该最大系统电压之间，其中该操作电压的范围包括该最小系统电压及该最大系统电压。
2.如权利要求1所述的芯片外驱动器，其中该推挽电路的数量是一个。
3.如权利要求1所述的芯片外驱动器，其中该压控电流源是一上拉式压控电流源，其中该推挽电路包括：
一上拉电路，耦接至该输出垫，其中该上拉电路经配置以接收该最大系统电压，该上拉电路包括该上拉式压控电流源；以及
一下拉电路，耦接至该输出垫，其中该下拉电路经配置以接收该最小系统电压，该下拉电路包括一下拉式压控电流源，该下拉式压控电流源的组态方式相同于该上拉式压控电流源的组态方式。
4.如权利要求3所述的芯片外驱动器，其中当该上拉电路工作时，该上拉电路的该上拉式压控电流源从一第一电压节点提供一输出电流至该输出垫，该第一电压节点接收该最大系统电压，以及其中当该下拉电路工作时，该下拉电路的该下拉式压控电流源从该输出垫提供该输出电流至一第二电压节点，该第二电压节点接收该最小系统电压。
5.如权利要求1所述的芯片外驱动器，其中该电流源电路还包括：
一电阻器，耦接至该压控电流源，其中相对于该输出垫，该电阻器与该压控电流源串联连接。
6.如权利要求1所述的芯片外驱动器，其中该压控电流源是一第一压控电流源，该电流源电路包括一第二压控电流源，该第二压控电流源的组态方式相同于该第一压控电流源的组态方式，该电流源电路包括：
一第一分支，包括该第一压控电流源；以及
一第二分支，包括该第二压控电流源，
其中该第一压控电流源提供该驱动电流的主要部分，该第二压控电流源提供该驱动电流的少数部分。
7.如权利要求6所述的芯片外驱动器，其中相对于该输出垫，该第一分支与该第二分支并联连接。
8.如权利要求6所述的芯片外驱动器，其中该第一分支还包括一电阻器，其中相对于该输出垫，该电阻器和该第一压控电流源串联连接。
9.如权利要求6所述的芯片外驱动器，其中该第二分支还包括一电阻器，其中相对于该输出垫，该电阻器和该第二压控电流源串联连接。
10.如权利要求6所述的芯片外驱动器，其中该第一分支和该第二分支还分别包括一第一电阻器和一第二电阻器，其中相对于该输出垫，该第一电阻器和该第一压控电流源串联连接，并且其中相对于该输出垫，该第二电阻器和该第二压控电流源串联连接。
11.如权利要求6所述的芯片外驱动器，其中该电流源电路还包括：
一主干，耦接至该第一分支和该第二分支，其中相对于该主干，该第一分支和该第二分支并联连接，其中该主干包括：
一电阻器，其中相对于该电阻器，该第一压控电流源和该第二压控电流源并联连接。
12.如权利要求11所述的芯片外驱动器，其中该电阻器是一第三电阻器，其中该第一分支还包括一第一电阻器，其中相对于该第三电阻器，该第一电阻器和该第一压控电流源串联连接。
13.如权利要求11所述的芯片外驱动器，其中该电阻器是一第三电阻器，其中该第二分支还包括一第二电阻器，其中相对于该第三电阻器，该第二电阻器和该第二压控电流源串联连接。
14.如权利要求11所述的芯片外驱动器，其中该电阻器是一第三电阻器，其中该第一分支和该第二分支还分别包括一第一电阻器和一第二电阻器，其中相对于该第三电阻器，该第一压控电流源和该第一电阻器串联连接，并且其中相对于该第三电阻器，该第二电阻器和该第二压控电流源串联连接。
15.如权利要求1所述的芯片外驱动器，其中该压控电流源包括一晶体管，该晶体管包括一栅极、一漏极和一源极，其中该栅极经配置以接收该操作电压，并且该漏极和该源极经配置以具有输出电流流过于其上。
16.一种动态随机存取存储器，包括：
一存储胞阵列；
一感测放大器，耦接至该存储胞阵列，其中该感测放大器经配置以基于存储在该存储胞阵列中的数据提供一输出数据；以及
一芯片外驱动器，耦接至该感测放大器，其中该芯片外驱动器操作在一电源域中，该电源域工作在一最小系统电压和一最大系统电压下，该芯片外驱动器经配置以提供一驱动电流至一输出垫，以及其中该芯片外驱动器经配置以驱动该输出数据，该芯片外驱动器包括：
一推挽电路，耦接至该输出垫，该推挽电路包括：
一电流源电路，包括：
一压控电流源，经配置以因应于一操作电压提供相对于该输出垫的一阻抗，其中该操作电压的范围在该最小系统电压和该最大系统电压之间，其中该操作电压的范围包括该最小系统电压及该最大系统电压。
17.如权利要求16所述的动态随机存取存储器，其中该推挽电路的数量是一个。
18.如权利要求16所述的动态随机存取存储器，其中该压控电流源是一上拉式压控电流源，其中该推挽电路包括：
一上拉电路，耦接至该输出垫，其中该上拉电路经配置以接收该最大系统电压，该上拉电路包括该上拉式压控电流源；以及
一下拉电路，耦接至该输出垫，其中该下拉电路经配置以接收该最小系统电压，该下拉电路包括一下拉式压控电流源，该下拉式压控电流源的组态方式相同于该上拉式压控电流源的组态方式。
19.如权利要求16所述的动态随机存取存储器，其中该电流源电路还包括：
一电阻器，耦接至该压控电流源，其中相对于该输出垫，该电阻器与该压控电流源串联连接。
20.如权利要求16所述的动态随机存取存储器，其中该压控电流源包括一晶体管，该晶体管包括一栅极、一漏极和一源极，其中该栅极经配置以接收该操作电压，并且该漏极和该源极经配置以具有输出电流流过于其上。
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