CN101523683A - 具有变化的钳位尺寸的分布式静电放电保护电路 - Google Patents

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Abstract

一种集成电路包括被布置在衬底处的第一I/O单元(201)，该第一I/O单元包括第一静电放电(ESD)钳位晶体管器件(230)。该第一ESD钳位晶体管器件包括控制电极、耦接到第一电压参考总线的第一电流电极和耦接到第二电压参考总线的第二电流电极。第一ESD钳位晶体管器件(230)具有第一沟道宽度。该集成电路还包括第二I/O单元(209)，其包括第二ESD钳位晶体管器件(236)。第二ESD钳位晶体管器件(236)包括控制电极、耦接到第一电压参考总线的第一电流电极和耦接到第二电压参考总线的第二电流电极。第二ESD钳位晶体管器件具有与第一沟道宽度不同的第二沟道宽度。

Description

具有变化的钳位尺寸的分布式静电放电保护电路
技术领域
本发明一般涉及集成电路器件的输入/输出(I/O)单元，更具体地涉及用于输入/输出单元的静电放电(ESD)保护。
背景技术
稳健的静电放电(ESD)保护的设计对于在例如引线键合和倒装芯片封装两者中的集成电路很重要。在致力于保护在集成电路(IC)器件周边附近的I/O环中的I/O单元时，设计者通常将ESD二极管放置在每一个I/O焊盘与本地I/O电源(VDD)和地(VSS)总线之间。另外，包含瞬态检测器电路和金属氧化物场效应晶体管(MOSFET)钳位的有源轨道钳位电路通常被放置来提供VDD与VSS总线之间的ESD保护。这些钳位晶体管(也被称为“ESD钳位晶体管”、“钳位晶体管”或简称为“钳位”)典型地被并联分布在集成电路的I/O环中的电源单元、接地单元、I/O单元或间隔(spacer)单元中。钳位晶体管共同形成ESD钳位晶体管网络。在一些IC设计中，有非常少的或者没有电源/接地单元或间隔单元被放置在I/O环中。例如，在被设计用于倒装芯片封装的IC中，与VDD和VSS总线的片外(off-chip)连接典型地通过凸点(bump)来进行，在I/O环中不需要任何电源或接地单元。间隔单元需要I/O环中额外的空间，这是不利的，尤其对于具有大量I/O单元的设计。对于ESD设计者的暗示(implication)是所有的ESD保护电路(包括ESD钳位晶体管)应当理想地被包含在I/O单元自身内。这些ESD保护网络典型地使用具有钳位晶体管的I/O单元，该钳位晶体管具有相同的相对大的沟道宽度。这种布置典型地导致对于I/O单元库(bank)内部的I/O单元的过保护以及对于I/O单元库边缘处的I/O单元的欠保护，以及由ESD钳位引起的过量的电流泄漏。因此，改进的ESD保护技术会是有利的。
附图说明
通过参考附图可以更好地理解本发明，并且其许多特征和优点对于本领域技术人员变得清楚。
图1是示出了根据本发明至少一个实施例的对I/O单元使用ESD保护的示例性IC器件的图。
图2是示出了根据本发明至少一个实施例的包含具有不同沟道宽度的ESD钳位晶体管器件的I/O单元的示例性库的布局的图。
图3是示出了根据本发明至少一个实施例的图2的某些I/O单元的电路图。
图4是示出了图2和图3中所示实施例的示例性仿真性能的图。
图5是示出了根据本发明至少一个实施例的图3的I/O单元的电路布局的图。
图6是示出了根据本发明至少一个实施例的I/O单元的另外的电路布局的图。
图7和图8是示出了根据本发明至少一个实施例的包含具有不同沟道宽度的ESD钳位晶体管器件的I/O单元的另外的示例性库的布局的图。
图9是示出了用于ESD保护的示例性现有技术瞬态检测电路的电路图。
图10是示出了根据本发明至少一个实施例的用于补偿在集成电路(IC)器件处的ESD的示例性方法的流程图。
在不同附图中使用相同参考标记表示相似或相同的项目。
具体实施方式
根据本发明的一个方面，一种集成电路器件包括第一电压参考总线和第二电压参考总线，该第一电压参考总线包括第一终端和第二终端。该集成电路器件还包括多个输入/输出(I/O)单元，其沿着该第一电压参考总线的长度方向分布。I/O单元的第一子集中的每一个都包括第一静电放电(ESD)钳位晶体管器件，该第一ESD钳位晶体管器件包括耦接到该第一电压参考总线的电流电极和耦接到该第二电压参考总线的电流电极，其中该第一ESD钳位晶体管器件具有第一沟道宽度。I/O单元的第二子集中的每一个都包括第二ESD钳位晶体管器件，该第二ESD钳位晶体管器件包括耦接到该第一电压参考总线的电流电极和耦接到该第二电压参考总线的电流电极，其中该第二ESD钳位晶体管器件具有第二沟道宽度，并且其中该第二沟道宽度不同于该第一沟道宽度。
根据本发明的另一方面，I/O单元库包括第一I/O单元，该第一I/O单元包括第一静电放电(ESD)钳位晶体管器件。第一ESD钳位晶体管器件包括控制电极、耦接到第一电压参考总线的第一电流电极和耦接到第二电压参考总线的第二电流电极。第一ESD钳位晶体管器件具有第一沟道宽度。该I/O单元库还包括第二I/O单元，该第二I/O单元包括第二ESD钳位晶体管器件。第二ESD钳位晶体管器件包括控制电极、耦接到第一电压参考总线的第一电流电极和耦接到第二电压参考总线的第二电流电极。第二ESD钳位晶体管器件具有不同于第一沟道宽度的第二沟道宽度。
根据本发明的又一方面，一种用于补偿集成电路上的静电放电(ESD)的方法包括如下步骤：形成第一组输入/输出(I/O)单元，其中该第一组代表I/O单元库的第一部分，并且其中该第一组的每一个I/O单元都包括第一ESD钳位晶体管器件，该第一ESD钳位晶体管器件包括耦接到第一电压参考总线的电流电极和耦接到第二电压参考总线的电流电极。该第一ESD钳位晶体管器件具有第一沟道宽度。该方法还包括如下步骤：形成第二组I/O单元，其中该第二组代表I/O单元库的第二部分，并且其中该第二组的每一个I/O单元都包括第二ESD钳位晶体管器件，该第二ESD钳位晶体管器件包括耦接到第一电压参考总线的电流电极和耦接到第二电压参考总线的电流电极。第二ESD钳位晶体管器件具有与第一沟道宽度不同的第二沟道宽度。
图1-10示出了用于在IC器件的I/O单元的库中提供ESD保护的示例性技术。I/O单元被连接到第一电压参考总线(例如，VDD总线)和第二电压参考总线(例如，VSS总线)，由此I/O单元被分布在第一电压参考总线的终端之间。在一个实施例中，I/O单元中的部分或全部包括具有连接到第一电压参考总线的一个电流电极和连接到第二电压参考总线的另一个电流电极的ESD钳位晶体管器件(例如，MOSFET晶体管或者MOSFET晶体管阵列或晶体管段(segment))，由此特定I/O单元的ESD钳位晶体管器件的沟道宽度基于该I/O单元在I/O单元库中的位置而定。为了说明，邻近第一电压参考总线的终端的I/O单元可以包含具有比在I/O单元库的内部(即，远离终端)的I/O单元更大的沟道宽度的ESD钳位晶体管器件。用以这样的方式分布的变化沟道宽度的ESD钳位晶体管器件，能够实现对于库的I/O单元更一致的ESD保护水平。
在这里所使用的术语“I/O”指的是输入、输出或其组合。因此，在这里所使用的术语“I/O单元”指的是只输入单元、只输出单元或者可配置为输入单元和输出单元两者的单元中的任何一种。在这里所使用的术语“晶体管器件”指的是单个晶体管或者晶体管阵列，其中单个晶体管或者晶体管阵列中的部分或全部晶体管能够被实现为单段(single-segment)晶体管或者为包含多个段(或“指状物”)的晶体管。因此，当提到钳位晶体管器件的沟道宽度时，应当理解，这代表被并联连线以形成钳位晶体管器件的所有晶体管段的总的、累积的沟道宽度。
出于讨论的目的，以微处理器的为背景示出本发明的ESD保护技术。然而，ESD保护技术能够被类似地用在其它类型的电子器件(例如，专用集成电路(ASIC)、微控制器、片上系统(SOC)等)中。此外，虽然使用金属氧化物半导体(MOS)晶体管(例如，硅衬底和绝缘体上硅的MOS场效应晶体管(MOSFET))示出了在这里所公开的电路实现方式，但是在不脱离本发明范围的情况下可以适当地采用其它晶体管类型(例如，双极结晶体管、多重独立栅FET(MIGFET))和其它材料(例如锗硅)。另外，虽然在这里钳位晶体管器件被示出为n沟道MOSFET，但是在不脱离本发明范围的情况下可以使用其它钳位器件，包括p沟道MOSFET、两个或多个串联的n沟道或p沟道MOSFET、双极结晶体管或半导体可控整流器(SCR)。
参考图1，根据本发明至少一个实施例示出了实现ESD保护的示例性集成电路(IC)100(例如，微处理器)。在所示出的实例中，IC 100包括衬底101、中央处理单元(CPU)102和多个外围组件(例如，存储器控制器104和高速缓冲存储器106)。IC 100还包括多个输入/输出(I/O)单元来从IC 100外部的组件接收信号并且向IC 100外部的组件提供信号。在所示出的实例中，多个I/O单元被实现在I/O单元库108中和I/O单元库110中。I/O单元库108包括被布置在衬底101处的I/O单元111-123，I/O单元库110包括被布置在衬底101处的I/O单元124-130。
I/O单元库108的I/O单元111-123连接到由VDD总线132和VSS总线134所代表的第一电源域(power domain)。I/O单元库110的I/O单元124-130连接到由VDD总线136和VSS总线138所代表的分开的第二电源域。VDD总线132在终端140和142处被终止而VDD总线136在终端144和146处被终止，使得VDD总线132和VDD总线136在IC 100中不是连续的总线并且构成两个分开的电源域。
在所示出的实例中，I/O单元111-123连接到触发总线150和ESD升压总线152，而I/O单元124-130连接到分开的触发总线154和ESD升压总线156。然而，其它实施例可以不实现ESD升压总线。在至少一个实施例中，沿着VDD总线132的长度方向在VDD总线132的终端140与终端142之间(均匀地或不均匀地)分布I/O单元库108的I/O单元111-123，并且沿着VDD总线136的长度方向在VDD总线136的终端144与终端146之间(均匀地或不均匀地)分布I/O单元库110的I/O单元124-130。在所示出的实施例中，VSS总线134、ESD升压总线152和触发总线150在终端140和142处被终止以匹配VDD总线132。类似地，VSS总线138、ESD升压总线156和触发总线154在终端144和146处被终止以匹配VDD总线136。可替代地，VSS总线134和VSS总线138可以被短接在一起，由此形成连续的单个VSS总线。
IC 100还包括与I/O库108相关的瞬态检测器电路156和与I/O库110相关的瞬态检测器电路158。瞬态检测器电路156具有连接到触发总线150的输出以及连接到升压总线152和VSS总线134的输入(未示出)。瞬态检测器电路158具有连接到触发总线154的触发输出以及连接到升压总线156和VSS总线138的输入(未示出)。如所示出的，瞬态检测器电路156和158可以分别与形成I/O单元库108和110的I/O单元远离或分开。可替代地，瞬态检测器电路156能够被实现在I/O单元111-123中的一个或多个处并且瞬态检测器电路158可以被实现在I/O单元124-130中的一个或多个处。此外，在另一个可替代的实施例中，I/O单元中的部分或全部可以包括直接连接到本地ESD钳位晶体管器件的分开的瞬态检测器电路。
如参考图2-8所更详细讨论的，在I/O单元库108的特定I/O单元中的ESD钳位晶体管器件的沟道宽度基于该特定I/O单元在I/O单元库108内的位置而定。同样，在I/O单元库110的特定I/O单元中的ESD钳位晶体管器件的沟道宽度基于该特定I/O单元在I/O单元库110内的位置而定。在一个实施例中，I/O单元的ESD钳位晶体管器件的沟道宽度基于该I/O单元与I/O单元库的边缘(或者，可替代地，对应的电压参考总线的终端)的接近度。为了举例说明，在一个实施例中，I/O单元库108被划分为三个区域：端部区域180；内部区域182；以及端部区域184。在该实例中，在端部区域180和184中的I/O单元(即，I/O单元111-114和I/O单元120-123)的ESD钳位晶体管器件具有第一沟道宽度，并且在内部区域182中的I/O单元(即，I/O单元115-119)的ESD钳位晶体管器件具有小于第一沟道宽度的第二沟道宽度。对于I/O单元库110，在I/O单元124-130中的ESD钳位晶体管器件的沟道宽度能够被类似地配置。在一个实施例中，第一沟道宽度在第二沟道宽度的1.5倍到4倍之间。在另一个实施例中，第一沟道宽度在第二沟道宽度的4倍到10倍之间。
参考图2，根据本发明至少一个实施例示出了I/O单元库200(例如，图1的I/O单元库108和110)的I/O单元的示例性的布局平面图。出于清楚性考虑，仅仅示出了由ESD钳位晶体管器件和瞬态检测器电路所占用的面积(area)。在所示出的实例中，I/O单元库200包括I/O单元201-216，由此I/O单元201-206位于I/O单元库200的端部区域220处，I/O单元207-210位于I/O单元库200的内部区域222处，并且I/O单元211-216位于I/O单元库200的端部区域224处。除I/O单元205和I/O单元212以外，在端部区域220和224中的I/O单元具有较大沟道宽度的ESD钳位晶体管器件(大的钳位晶体管器件)，并且内部区域222的I/O单元具有较小沟道宽度的ESD钳位晶体管器件(小的钳位晶体管器件)。I/O单元205和212实现本地的具有连接到触发总线(未示出)的输出的瞬态检测器电路来代替ESD钳位晶体管器件，该瞬态检测器电路被用来响应于检测到ESD事件而启动剩余I/O单元的ESD钳位晶体管器件。如图2所示，大的钳位晶体管器件的布局面积230(如由布局高度234和布局宽度232所表示的)基本大于小的钳位晶体管器件的布局面积236(如由布局高度240和布局宽度238所表示的)。同样如所示出的，大的钳位晶体管器件和瞬态检测器电路具有大约相同的物理尺寸并且占据它们各自的I/O单元平面图的大约相同的物理布局面积。出于这个原因，可以创建在这个大的钳位晶体管器件/瞬态检测器电路面积中不放置任何东西的单个基础(base)I/O单元的设计布局。可以通过放入大的钳位晶体管器件或瞬态检测器电路来从该基础I/O单元创建具有大的钳位晶体管器件的I/O单元或者具有瞬态检测器电路的I/O单元。此外，也可以通过放入小的钳位晶体管器件来从该基础I/O单元创建具有小的钳位晶体管器件的I/O单元。在具有小的钳位晶体管器件的I/O单元中，未使用的剩余面积可以用于去耦电容器或者其它I/O电路。利用具有可互换的大的钳位晶体管器件、小的钳位晶体管器件或瞬态检测器电路的基础I/O单元平面图，该设计方法可以提供用于在I/O库中实现ESD钳位网络的有效的技术。参考图3，根据本发明的至少一个实施例示出了具有大的钳位晶体管器件的I/O单元301(例如，图2的I/O单元201-204、206、211和213-216)的示例性电路示意图、具有小的钳位晶体管器件的I/O单元302(例如，图2的I/O单元207-210)的示例性电路示意图以及具有瞬态检测器电路的I/O单元303(例如，图2的I/O单元205和212)的示例性电路示意图。出于清楚性的目的，图3的I/O单元示意图省略了任何额外的期望被保护不会受到ESD损害的I/O电路，例如，输入缓冲电路、预驱动电路和其它典型被包括的用于正常的I/O操作的电路组件。
I/O单元301包括经由二极管306(二极管A2)连接到ESD升压总线352(例如，图1的ESD升压总线152)并且经由二极管308(二极管A1)连接到VDD总线332(例如，图1的VDD总线132)的I/O焊盘304，并且由此VSS总线334(例如，VSS总线134，图1)经由二极管310(二极管B)被连接到I/O焊盘304。I/O单元301还包括大的钳位晶体管器件320，该钳位晶体管器件320具有连接到VDD总线332的电流电极、连接到VSS总线334的电流电极和连接到触发总线350(例如，图1的触发总线150)的控制电极。I/O单元301还包括上拉输出驱动晶体管316(例如，p沟道晶体管)，该晶体管316具有连接到VDD总线332的电流电极、连接到I/O焊盘304的电流电极和接收来自预驱动电路(未示出)的OUT1信号的控制电极。I/O单元301还包括下拉输出驱动晶体管318(例如，n沟道晶体管)，该晶体管318具有连接到I/O焊盘304的电流电极、连接到VSS总线334的电流电极和接收来自预驱动电路(未示出)的OUT2信号的控制电极。
I/O单元302包括经由二极管326(A2二极管)连接到ESD升压总线352并且经由二极管328(A1二极管)连接到VDD总线332的I/O焊盘324，并且由此VSS总线334经由二极管330(B二极管)被连接到I/O焊盘324。I/O单元302还包括小的钳位晶体管器件340，该钳位晶体管器件340具有连接到VDD总线332的电流电极、连接到VSS总线334的电流电极和连接到触发总线350的控制电极。I/O单元302还包括具有连接到VDD总线332的阳极端子和连接到VSS总线334的阴极端子的去耦电容器341。在可替代实施例中，可以利用其它I/O电路来代替耦接电容器341。I/O单元302还包括上拉输出驱动晶体管336(例如，p沟道晶体管)，该晶体管336具有连接到VDD总线332的电流电极、连接到I/O焊盘324的电流电极和接收来自预驱动电路(未示出)的OUT3信号的控制电极。I/O单元302还包括下拉输出驱动晶体管338(例如，n沟道晶体管)，该晶体管338具有连接到I/O焊盘324的电流电极、连接到VSS总线334的电流电极和接收来自预驱动电路(未示出)的OUT4信号的控制电极。出于所示出的实例的目的，I/O单元301的钳位晶体管器件320具有880微米的绘制的(drawn)沟道宽度和0.28微米的绘制的沟道长度，并且I/O单元302的钳位晶体管器件340具有275微米的绘制的沟道宽度和0.28微米的绘制的沟道长度。
I/O单元303包括经由二极管346(A2二极管)连接到ESD升压总线352并且经由二极管348(A1二极管)连接到VDD总线332的I/O焊盘344，并且由此VSS总线334经由二极管351(B二极管)被连接到I/O焊盘344。I/O单元303还包括具有连接到ESD触发总线350的输出的瞬态检测器电路360。瞬态检测器电路360也被连接到ESD升压总线352和VSS总线334。I/O单元303还包括上拉输出驱动晶体管356(例如，p沟道晶体管)，该晶体管356具有连接到VDD总线332的电流电极、连接到I/O焊盘344的电流电极和接收来自预驱动电路(未示出)的OUT5信号的控制电极。I/O单元303还包括下拉输出驱动晶体管358(例如，n沟道晶体管)，该晶体管358具有连接到I/O焊盘344的电流电极、连接到VSS总线334的电流电极和接收来自预驱动电路(未示出)的OUT6信号的控制电极。
在所示实例中，A2二极管(I/O单元301中的二极管306、I/O单元302中的二极管326和I/O单元303中的二极管346)中的每一个都被形成为具有40微米p+有源外围(active periphery)的NWELL(N阱)二极管中的p+扩散。类似地，A1二极管(I/O单元301中的二极管308、I/O单元302中的二极管328和I/O单元303中的二极管348)中的每一个都被形成为具有400微米p+有源外围的NWELL二极管中的p+扩散。最后，B二极管(I/O单元301中的二极管310、I/O单元302中的二极管330和I/O单元303中的二极管351)中的每一个都被形成为具有400微米n+有源外围的PWELL(P阱)二极管中的n+扩散。在其它实施例中，可以使用其它ESD二极管有源外围值，并且这些值可以在不同的I/O单元之间改变。
在被施加到例如I/O单元301中的I/O焊盘304(参考图3)的相对于接地的VSS总线334为正的ESD事件期间，主(高电流)ESD通路为通过正向偏压的二极管308到VDD总线332，然后通过大的钳位晶体管器件320和小的钳位晶体管器件340中的每一个到VSS总线334。沿着在A1二极管308处的这个高电流通路并且沿着VDD总线出现明显的电压降使得每一个钳位晶体管器件的漏极到源极端子两端的本地电压降(Vds)通常为相对于接地的VSS总线334的在应激的(stressed)I/O焊盘304处所施加电压的一半或更少。二级(低电流)ESD通路为通过正向偏压的二极管306到ESD升压总线352，该ESD升压总线为例如瞬态检测器360的瞬态检测器电路供电。瞬态检测器电路检测与ESD事件相关的ESD升压总线352上大的电压随时间的改变(dV/dt)，并且经由触发总线350将大的和小的钳位晶体管器件栅极驱动到近似升压总线电压。驱动钳位晶体管器件栅极通常要求小的电流。因此，由于沿着ESD升压和触发总线运送(route)的小的ESD电流，存在由二极管306引起的二极管电压降(～0.8V)，但是在应激的I/O焊盘304与钳位晶体管器件320和340的栅极之间存在相对很小的IR电压降。实际上，将明白在ESD事件期间不给予明显IR电压降的情况下ESD升压总线352和触发总线350可以被制造的相对窄并且电阻相对大(relatively resistive)。因此，由于瞬态检测器电路是经由低IR电压降ESD升压总线352而不是高IR电压降VDD总线332而连接到应激的I/O焊盘304这样的事实，对于多个钳位晶体管器件的栅极到源极电压(Vgs)通常大于漏极到源极电压(Vds)。在这些偏压条件下钳位晶体管器件的导通电阻与Vgs近似成反比。这有助于增强分布式钳位晶体管器件网络性能并且使实现给定性能水平的稳健ESD保护电路所需的布局面积最小化。这个“增强的”ESD钳位晶体管器件网络与非增强的网络相比能够提供增强的ESD保护。
参考图4，示出了在根据本发明一个实施例的使用具有变化的沟道宽度的钳位晶体管器件的I/O库的有效钳位网络电阻与使用具有基本相等的沟道宽度的钳位晶体管器件的传统I/O库的有效钳位网络电阻之间的示例性比较的示例性曲线图400。
在I/O库的I/O单元中分布钳位晶体管器件能够提供有效的ESD保护，因为在VDD总线和VSS总线之间并联连线的钳位晶体管器件能够一起工作来驱散ESD电流。然而，当VDD和VSS总线延伸穿过I/O库时VDD和VSS总线的每单位长度的电阻能够强烈影响钳位网络性能。这个总线电阻可以随着不同的IC设计而变化，这取决于分配给VDD和VSS总线的金属层的宽度、数量和厚度。当执行ESD钳位晶体管器件网络性能的SPICE仿真时，方便的是给总线电阻建模，其中在库中的每一个I/O单元之间具有分立的增量(incremental)VDD和VSS总线电阻器。在I/O单元之间的增量VDD或VSS总线电阻的典型值为0.15欧姆。
作为在钳位晶体管器件被沿着有电阻的电源总线分布时的ESD网络性能的第一实例，考虑一个具有这样的I/O单元的传统I/O库，这些I/O单元包含具有相同沟道宽度的钳位晶体管器件。对于这个实例进一步假定该传统I/O库包含一百(100)个I/O单元并且其中每一个单元的钳位晶体管器件具有880微米的绘制的沟道宽度和0.28微米的绘制的沟道长度。最后，假定在传统I/O库中的瞬态检测器电路已经检测到被施加到对于一个I/O焊盘本地的VDD总线上的ESD事件，并且经由触发总线响应地将多个钳位晶体管器件的栅极驱动到ESD升压总线的全电压。
作为ESD网络性能的第二实例，考虑根据本发明至少一个实施例的包含具有变化的钳位晶体管沟道宽度的I/O单元的I/O库。如同传统I/O库的实例一样，假定该I/O库包含一百(100)个I/O单元并且其中每一个I/O单元的钳位晶体管器件具有0.28微米的绘制的沟道长度以及取决于I/O单元在I/O库内位置的绘制的沟道宽度。对于这个实例，在I/O库内部区域的I/O单元具有275微米的绘制的沟道宽度，而在I/O库端部区域的I/O单元具有880微米的绘制的沟道宽度。对于这个实例，如图2所示的配置端部区域和内部区域。最后，如同传统I/O库的实例一样，假定在该I/O库中的瞬态检测器电路已经检测到被施加到对于一个I/O焊盘本地的VDD总线上的ESD事件，并且经由触发总线响应地将多个钳位晶体管器件的栅极驱动到ESD升压总线的全电压。
这些类型网络值得注意的特性是到本地VSS总线的有效钳位网络电阻在沿着VDD总线的不同点处被测量时是变化的。这由图4的线402(数据集1)示出，该线402标出了在传统I/O单元库中的I/O单元1-50(x轴)中的每一个处的VDD总线上被测量的、SPICE仿真的到本地VSS总线的有效钳位网络电阻(y轴)。同样，图4的线404(数据集2)标出了在对于钳位晶体管器件具有变化的沟道宽度的I/O单元库中的I/O单元1-50(x轴)中的每一个处的VDD总线上被测量的、SPICE仿真的到本地VSS总线的有效钳位网络电阻(y轴)。I/O单元51-100的数据没有示出，但是当关于I/O单元50和51之间的轴镜面对称时与I/O单元1-50的数据匹配。
如能够由图4的线402看到的，由于在传统I/O库中所有钳位晶体管器件是相同尺寸的，到本地VSS总线的有效钳位网络电阻当在传统I/O库的内部区域中最中间的I/O单元中的VDD总线上被测量时为最小(约0.58欧姆)，而在传统I/O库的两个最末端的I/O单元中的VDD总线上为最大(约0.95欧姆)。此外，在前十个I/O单元中当从最末端I/O单元移向传统I/O库的中心时在VDD总线上到地的有效钳位网络电阻迅速下降。对于在传统I/O库中的更内部的I/O单元，有效钳位网络电阻在约0.58欧姆处饱和。
传统I/O库的性能能够被如下地解释。因为传统I/O库的钳位晶体管器件的尺寸相同，所以每一个单独的钳位晶体管器件具有相同的在对于每一个钳位本地的VDD总线和VSS总线之间的钳位电阻。然而，在每一个钳位晶体管器件之间的增量VDD总线电阻和增量VSS总线电阻以及ESD事件被连接在那里的VDD和VSS总线上的点阻碍了并联网络中的每一个钳位晶体管器件相等地分担。在被连接在对于图4中的I/O单元50本地的VDD总线和VSS总线之间的ESD事件期间，对于I/O单元50本地的钳位晶体管器件将经历最高的漏极到源极的电压(Vds)，并因此在库中所有钳位中传送最高的ESD电流。对于紧挨在I/O单元50右边(I/O单元51)或左边(I/O单元49)的单个I/O单元，由于经过该I/O单元与I/O单元50之间的增量VDD和VSS总线电阻的ESD电流，本地钳位晶体管器件经历减小的Vds。对于在I/O单元50右边或左边的每一个附加I/O单元，由于经过该I/O单元与I/O单元50之间的附加增量VDD和VSS总线电阻的ESD电流，本地钳位晶体管器件经历进一步减小的Vds。结果是集中在I/O单元50附近的钳位晶体管器件用钳位晶体管Vds消耗大多数ESD电流，并因此钳位晶体管电流随着到I/O单元50的距离的增大而逐渐减小。
在被连接在对于传统I/O单元库中的I/O单元1本地的VDD总线和VSS总线之间的ESD事件期间，对于I/O单元1本地的钳位晶体管器件将经历最高的漏极到源极的电压(Vds)并因此在库中所有钳位中传送最高的ESD电流。然而，与在先前实例中的不同，附加钳位只可能被发现在I/O单元1的右边而不是左边。这是为什么到本地VSS总线的有效钳位网络电阻在I/O单元51处的VDD总线上仅为0.58欧姆而在I/O单元1和100处的VDD总线上为约0.95欧姆的原因。因此，当在传统I/O单元库中分布相同尺寸的钳位晶体管器件时，与接近传统I/O库的端部的I/O单元相比，接近该传统I/O库的中心的I/O单元对于ESD事件将被过保护。
进一步，在由曲线图400中的线402所示出的传统ESD网络中，假定在对于任意一个I/O单元本地的VDD总线和VSS总线之间的最大被允许的有效钳位网络电阻为0.95欧姆。任何更高的有效钳位网络电阻典型地会导致对IC的损坏。因此，确定钳位晶体管器件的尺寸以满足该0.95欧姆的最坏情况性能目标。不幸的是，如能够由图4的线402看到的，这个网络不是理想的。在库中的每一个I/O单元都被过保护，除了两个最末端的I/O单元1和100以外。因为典型地根据最差的I/O单元来提出IC的ESD性能，所以具有被过保护的I/O单元没有附加的价值。在库内部部分中的大量钳位晶体管尺寸被浪费。
相对照地，如曲线图400的线404所示，对于包含具有可变沟道宽度的钳位晶体管器件的示例性I/O库，SPICE仿真的、对于任意一个I/O单元本地的VDD总线和VSS总线之间的有效钳位网络电阻更加一致地在0.95欧姆的目标附近。有效钳位网络电阻在I/O单元1和100处匹配0.95欧姆的目标，并且在从最末端I/O单元向库的中心移动时在前五个I/O单元中下降到约0.7欧姆。然而，当在I/O库中进一步移向内部时，有效钳位网络电阻再次上升到0.95欧姆目标。只有接近库的端部的大约十个I/O单元对于ESD是被过保护的。在I/O库内部中的所有剩余的I/O单元表现出，在对于任意一个I/O单元本地的VDD总线和VSS总线之间的有效钳位网络电阻接近0.95欧姆的目标。因此，如在将传统I/O库的有效钳位网络电阻(线402)与具有多个钳位宽度的I/O库的有效钳位网络电阻(线404)进行比较时能够看到的，将明白与包含具有相同沟道宽度的钳位晶体管器件的I/O库相比，具有取决于位置的不同沟道宽度的钳位晶体管器件的使用实现了分布式钳位晶体管器件的更加有效的使用。
现在参考图5和6，根据本发明至少一个实施例示出了对于包含具有不同尺寸(沟道宽度)的钳位晶体管器件的I/O单元的示例性的比较的电路布局。在图5的实例中，电路布局501表示对于包含具有较大沟道宽度的钳位晶体管器件的I/O单元(例如，图3的I/O单元301)的电路布局，并且电路布局502表示对于包含具有较小沟道宽度的钳位晶体管器件的I/O单元(例如，图3的I/O单元302)的电路布局。
如在图3的I/O单元301的上下文中所示出的，电路布局501包括布局面积506、508、510、516、518和520，在其中分别实现用于二极管306、308和310、上拉输出驱动晶体管316、下拉输出驱动晶体管318和钳位晶体管器件320的电路。同样如图3的I/O单元302的上下文中所示出的，电路布局502包括布局面积526、528、530、536、538、540和541，在其中分别实现用于二极管326、328和330、上拉输出驱动晶体管336、下拉输出驱动晶体管338、钳位晶体管器件340和去耦电容器341的电路。
在所示出的实例中，对于I/O单元301和I/O单元302，二极管以及上拉和下拉输出驱动晶体管配置是相同的，并且因此电路布局502的布局面积526、528、530、536和538可以在与电路布局501相应的布局面积506、508、510、516和518相同的相应布局位置中，并且具有相同的相应布局面积。然而，因为I/O单元301的钳位晶体管器件320的尺寸(沟道宽度)大于I/O单元302的钳位晶体管器件340的尺寸(沟道宽度)，所以电路布局501的用于钳位晶体管器件320的布局面积520大于电路布局502的用于钳位晶体管器件340的布局面积540。由于对于ESD钳位晶体管器件340使用较小的沟道宽度而提供的额外的布局面积(布局面积541)允许附加的单元电路组件被实现在电路布局502中。
在所示出的实施例中，布局面积541被用来实现去耦电容器341。对于许多IC应用，连接在VDD总线和VSS总线之间的去耦电容器是被高度期望的，作为减少正常运行期间同步开关噪声的一个途径。在其它实施例中，电路布局502的面积541可以被用于其它目的，例如，附加的I/O电路。如前所述，电路布局501和电路布局502可以通过在可用空间中可互换地放置大的钳位晶体管器件320或者结合的小的钳位晶体管器件340和去耦电容器341而容易地被从单个基础I/O单元布局设计创建。
在图6的实例中，电路布局601表示只输入型的I/O单元的电路布局，并且电路布局602表示具有输入和输出能力的I/O单元的电路布局。电路布局601包括用于实现I/O焊盘(未示出)与ESD升压总线之间的二极管的布局面积606、用于实现I/O焊盘与VDD总线之间的二极管的布局面积608以及用于实现VSS总线与I/O焊盘之间的二极管的布局面积610。电路布局601还包括用于实现具有较大沟道宽度的ESD钳位晶体管器件的布局面积620。电路布局602包括用于实现I/O焊盘(未示出)与ESD升压总线之间的二极管的布局面积626、用于实现I/O焊盘与VDD总线之间的二极管的布局面积628以及用于实现VSS总线与I/O焊盘之间的二极管的布局面积630。电路布局602还包括用于实现上拉输出驱动晶体管的布局面积636、用于实现下拉输出驱动晶体管的布局面积638以及用于实现具有较小沟道宽度的ESD钳位晶体管器件的布局面积640。
如图6的布局面积620和640的比较尺寸所示出的，由于在电路布局602中所用的附加布局面积636和638用于上拉输出驱动晶体管和下拉输出驱动晶体管，因此由电路布局601所表示的只输入型单元能够实现具有比由电路布局602所表示的全I/O单元更大的沟道宽度的ESD钳位晶体管器件。因此，在一个实施例中，电路布局602的ESD钳位晶体管器件、下拉输出驱动晶体管和上拉输出驱动晶体管的总的布局面积(例如，布局面积640、636和638的总和)基本上不大于用于电路布局601的ESD钳位晶体管器件的布局面积620，从而利于设计的容易性以及在电路布局601和电路布局602之间的可互换性。
参考图7，根据本发明的至少一个实施例示出了I/O单元库700的I/O单元的另一个示例性布局平面图。在所示实例中，I/O单元库700包括多个I/O单元，其包括从库边缘712开始放置的I/O单元701-711。在I/O单元平面图中，I/O单元701-706的ESD钳位晶体管器件分别占据布局面积721-726。I/O单元707-711的ESD钳位晶体管器件中的每一个都占据布局面积727。类似于I/O单元707-711的另外的I/O单元被假定放置到I/O单元711的右边，如图7中由三个点所指出的。应当理解，因为ESD钳位晶体管器件的沟道宽度不同所以它们的布局面积不同。假定对于每一个ESD钳位晶体管器件的沟道长度是不变的。
在所示出的实例中，布局面积721大于布局面积722，布局面积722大于布局面积723，布局面积723大于布局面积724，布局面积724大于布局面积725，布局面积725大于布局面积726，并且布局面积726大于布局面积727。因此，将明白，I/O单元距离库边缘712越远(直到点714)，在I/O单元中实现的ESD钳位晶体管器件的布局面积减小并因此使得沟道宽度减小，在其后ESD钳位晶体管器件的沟道宽度对于I/O单元被保持相对恒定。因此也将明白，当钳位晶体管器件中的每一个被正确地按尺寸排列时，对于钳位晶体管器件的沟道宽度的变化能够允许在I/O单元库700中更一致的ESD保护。具有多个钳位晶体管尺寸的图7的ESD钳位晶体管器件网络能够允许比仅用两个不同的钳位晶体管尺寸所能实现的甚至更加一致的保护。
参考图8，根据本发明至少一个实施例示出了I/O单元库800的I/O单元的又一个示例性布局。在所述实例中，I/O单元库800包括多个I/O单元，其包括放置在库边缘816与库边缘818之间的I/O单元801-814。在所示实例中，在边缘区域处的I/O单元(即，I/O单元801-804和I/O单元811-814)包括具有较大沟道宽度的ESD钳位晶体管器件815，并且在内部区域处的I/O单元(即，I/O单元805-810)包括具有较小沟道宽度的ESD钳位晶体管器件817。此外，在一个实施例中，I/O单元801-814中的每一个都包括具有触发输出的瞬态检测电路820以便响应于在I/O单元处的ESD事件而启动相应I/O单元的ESD钳位晶体管器件。在图8中的I/O单元库800与图2中的I/O单元库200之间的一个差别在于在ESD事件期间I/O单元库800中的钳位晶体管器件由本地瞬态检测器电路来驱动，而I/O单元库200中的钳位晶体管器件由放置在另一个I/O单元中的瞬态检测器电路来驱动。然而，在I/O库200和I/O库800两者中，相比于在库内部区域处(即，远离端部)的I/O单元，接近库边缘区域的I/O单元的钳位晶体管器件具有更大的沟道宽度。在图8中，在I/O单元807和808之间中的三个点示出了附加的I/O单元可以可选地被放置在I/O库800的内部区域中。
参考图9，示出了示例性的现有技术瞬态检测器电路900。虽然瞬态检测器电路900示出了一种合适的实现方式，但是在不脱离本发明范围的情况下，各种瞬态检测器电路中的任何一种都可以用来检测ESD事件并且响应地提供触发信号。瞬态检测器电路900能够被实现为例如，图1的位于被监控的I/O单元库的相对远处的瞬态检测器电路156、图2的被放置在库中I/O单元的子集中的瞬态检测器电路242、或者图8的被放置在每一个I/O单元中钳位晶体管器件的本地处的瞬态检测器电路820。
瞬态检测器电路900包括电容元件905和电阻元件907的RC电路，用于检测ESD范围内升压总线902上的dV/dt瞬态。如果电压上升时间足够短(例如，60ns或更少)，则晶体管909被导通足够长时间以将节点910拉低到VSS总线904的电压(逻辑电平低)。反相器917然后将等于升压总线902的电压(逻辑电平高)输出到触发总线920上以导通钳位晶体管器件(例如，图3的钳位晶体管器件320)。电流源911和电容元件915作为时延(delay-on)电路，用于在适于将ESD事件充分放电的一段时间(例如，典型地为300-600ns)内保持反相器917的输入为低。
在一个实施例中，瞬态检测器电路900包括VDD升压电路(图9中未示出)。VDD升压电路可以用于在被直接施加到VDD总线的正的ESD事件期间将升压总线电压增大到被施加到VDD总线上的电压。升压电路可以包括电压比较器电路并且如果在ESD事件期间VDD总线的电压超过升压总线，则升压电路将升压总线上拉到VDD总线的电压。
应当明白，图9示出了可以被实现在在这里所述的ESD保护网络中的一类瞬态检测器电路。该瞬态检测器电路也可以通过用VDD总线不是升压总线(即，升压总线与VDD总线合并)给瞬态检测器电路供电来被用于非升压的ESD钳位晶体管器件网络。在不脱离本发明范围的情况下，其它类型的ESD检测触发电路可以被实现。
参考图10，根据本发明至少一个实施例示出了用于补偿集成电路上的静电放电(ESD)的示例性方法1000。方法1000包括在块(block)1002时在衬底处形成第一组输入/输出(I/O)单元。第一组代表I/O单元库的第一部分。第一组中的每一个I/O单元包括第一ESD钳位晶体管器件，该第一ESD钳位晶体管器件具有连接到第一电压参考总线的电流电极、连接到第二电压参考总线的电流电极，由此该第一ESD钳位晶体管器件具有第一沟道宽度。方法1000还包括在块1004时在衬底处形成第二组I/O单元。第二组I/O单元可以与第一组I/O单元同时被形成。第二组代表I/O单元库的第二部分。第二组中的每一个I/O单元包括第二ESD钳位晶体管器件，该第二ESD钳位晶体管器件具有连接到第一电压参考总线的电流电极、连接到第二电压参考总线的电流电极。该第二ESD钳位晶体管器件具有与第一沟道宽度不同的第二沟道宽度。在一个实施例中，第一沟道宽度基于第一组在该I/O单元库内的位置而定，第二沟道宽度基于第二组在该I/O单元库内的位置而定。第一部分可以包括I/O单元库的端部区域，第二部分可以包括I/O单元库的内部区域，并且该第一沟道宽度大于第二沟道宽度。
考虑在这里所公开的本发明的说明书和实践本领域技术人员将明白本发明的其它实施例、用途和优点。本说明书和附图应当仅仅被认为是示例性的，并且因此本发明的范围意图仅仅由下面的权利要求及其等同物来限制。

Claims (20)

1.一种集成电路，包含：
第一电压参考总线，包含第一终端和第二终端；
第二电压参考总线；
多个输入/输出(I/O)单元，沿着所述第一电压参考总线的长度方向分布；
其中所述I/O单元的第一子集中的每一个都包含第一静电放电(ESD)钳位晶体管器件，所述第一ESD钳位晶体管器件包含耦接到所述第一电压参考总线的电流电极和耦接到所述第二电压参考总线的电流电极，所述第一ESD钳位晶体管器件包含第一沟道宽度；并且
所述I/O单元的第二子集中的每一个都包含第二ESD钳位晶体管器件，所述第二ESD钳位晶体管器件包含耦接到所述第一电压参考总线的电流电极和耦接到所述第二电压参考总线的电流电极，所述第二ESD钳位晶体管器件包含第二沟道宽度，并且所述第二沟道宽度不同于所述第一沟道宽度。
2.如权利要求1所述的集成电路，还包含：
瞬态检测器电路，具有耦接到触发总线的输出；以及
其中所述I/O单元的第一子集中的每一个中的第一ESD钳位晶体管器件的控制电极以及所述I/O单元的第二子集中的每一个中的第二ESD钳位晶体管器件的控制电极被耦接到所述触发总线。
3.如权利要求1所述的集成电路，其中所述I/O单元的第一子集包含被布置为邻近所述第一电压参考总线的第一终端或第二终端之一的I/O单元，并且所述I/O单元的第二子集包含被布置为远离所述第一电压参考总线的第一终端和第二终端的I/O单元。
4.如权利要求3所述的集成电路，其中所述第一沟道宽度大于所述第二沟道宽度。
5.如权利要求4所述的集成电路，其中所述第一沟道宽度至少为所述第二沟道宽度的两倍。
6.如权利要求1所述的集成电路，其中所述I/O单元的第三子集中的每一个都包含第三ESD钳位晶体管器件，所述第三ESD钳位晶体管器件包含耦接到所述第一电压参考总线的电流电极和耦接到所述第二电压参考总线的电流电极，所述第三ESD钳位晶体管器件包含第三沟道宽度，并且所述第三沟道宽度不同于所述第一沟道宽度和所述第二沟道宽度。
7.如权利要求6所述的集成电路，其中：
所述I/O单元的第一子集包含被布置为邻近所述第一电压参考总线的第一终端或第二终端之一的I/O单元，所述I/O单元的第二子集包含被布置为远离所述第一电压参考总线的第一终端和第二终端的I/O单元，并且所述I/O单元的第三子集包含被布置在所述第一子集与第二子集之间的I/O单元；以及
所述第一沟道宽度大于所述第二沟道宽度和所述第三沟道宽度，并且所述第三沟道宽度大于所述第二沟道宽度。
8.如权利要求1所述的集成电路，其中：
所述I/O单元的第三子集中的每一个都包含具有输出的瞬态检测器电路，所述输出被耦接到所述第一子集或第二子集中的至少一个I/O单元的至少一个对应的ESD钳位晶体管器件；以及
所述第三子集的I/O单元被布置在所述第一子集与第二子集的I/O单元之间。
9.如权利要求1所述的集成电路，其中：
I/O单元的第二子集的第一I/O单元包含单元电路组件；以及
所述第一I/O单元的单元电路组件和ESD钳位晶体管器件的总布局面积基本不大于所述第一ESD钳位晶体管器件的总布局面积。
10.如权利要求9所述的集成电路，其中所述单元电路组件包含输出驱动电路、去耦电容器和瞬态检测器电路中的至少一种。
11.一种输入/输出(I/O)单元的库，包含：
第一I/O单元，包含第一静电放电(ESD)钳位晶体管器件，所述第一ESD钳位晶体管器件包含控制电极、耦接到第一电压参考总线的第一电流电极和耦接到第二电压参考总线的第二电流电极，所述第一ESD钳位晶体管器件具有第一沟道宽度；以及
第二I/O单元，包含第二ESD钳位晶体管器件，所述第二ESD钳位晶体管器件包含控制电极、耦接到第一电压参考总线的第一电流电极和耦接到第二电压参考总线的第二电流电极，所述第二ESD钳位晶体管器件具有与所述第一沟道宽度不同的第二沟道宽度。
12.如权利要求11所述的I/O单元库，其中所述第一I/O单元被放置在所述I/O单元库的端部区域处，所述第二I/O单元被放置在所述I/O单元库的内部区域处，并且所述第一沟道宽度大于所述第二沟道宽度。
13.如权利要求11所述的I/O单元库，其中：
所述第二I/O单元包含被与所述第二ESD钳位晶体管器件相邻地布置的单元组件；
所述第一ESD钳位晶体管器件被布置在所述第一I/O单元的第一位置处，并且所述第二ESD钳位晶体管器件和所述单元组件被布置在第二I/O单元的第二位置处，所述第二位置与所述第一位置对应；并且
所述第二ESD钳位晶体管器件和所述单元组件的组合的布局面积基本不大于所述第一ESD钳位晶体管器件的布局面积。
14.如权利要求13所述的I/O单元库，其中所述第一I/O单元的总布局面积基本等于所述第二I/O单元的总布局面积。
15.如权利要求13所述的I/O单元库，其中所述单元组件包含输出驱动电路。
16.如权利要求11所述的I/O单元库，其中所述单元组件包含瞬态检测器电路，所述瞬态检测器电路包含耦接到所述第二ESD钳位晶体管器件的控制电极的输出。
17.一种用于补偿集成电路上的静电放电(ESD)的方法，所述方法包含如下步骤：
形成第一组输入/输出(I/O)单元，其中所述第一组代表I/O单元库的第一部分，并且所述第一组的每一个I/O单元都包含第一ESD钳位晶体管器件，所述第一ESD钳位晶体管器件包含耦接到第一电压参考总线的电流电极和耦接到第二电压参考总线的电流电极，所述第一ESD钳位晶体管器件具有第一沟道宽度；以及
形成第二组I/O单元，其中所述第二组代表I/O单元库的第二部分，并且所述第二组的每一个I/O单元都包含第二ESD钳位晶体管器件，所述第二ESD钳位晶体管器件包含耦接到所述第一电压参考总线的电流电极和耦接到所述第二电压参考总线的电流电极，所述第二ESD钳位晶体管器件具有与所述第一沟道宽度不同的第二沟道宽度。
18.如权利要求17所述的方法，其中所述第一沟道宽度基于所述第一组在所述I/O单元库内的位置而定，并且所述第二沟道宽度基于所述第二组在所述I/O单元库内的位置而定。
19.如权利要求17所述的方法，其中所述第一部分包含所述I/O单元库的端部区域，所述第二部分包含所述I/O单元库的内部区域，并且所述第一沟道宽度大于所述第二沟道宽度。
20.如权利要求17所述的方法，还包含如下步骤：
形成第三组I/O单元，其中所述第三组代表所述I/O单元库的第三部分，并且其中所述第三组的每一个I/O单元都包含第三ESD钳位晶体管器件，所述第三ESD钳位晶体管器件包含耦接到所述第一电压参考总线的电流电极和耦接到所述第二电压参考总线的电流电极，所述第三ESD钳位晶体管器件具有与所述第一沟道宽度和第二沟道宽度不同的第三沟道宽度。
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