CN201887449U

CN201887449U - 一种新型esd保护电路

Info

Publication number: CN201887449U
Application number: CN2010206938446U
Authority: CN
Inventors: 赵明付; 彭凤雄
Original assignee: ZYW Microelectronics Inc
Current assignee: ZYW Microelectronics Inc
Priority date: 2010-12-31
Filing date: 2010-12-31
Publication date: 2011-06-29
Anticipated expiration: 2020-12-31

Abstract

一种新型ESD保护电路，包括两列由二极管依次串联组成的二极管串，两列二极管串互为反相并联并通过电阻接地，另有晶体管T₁和T₂，其栅极分别通过电阻接二极管串一并联端，晶体管T₁源极接T₂漏极，晶体管T₁漏极接二极管串另一并联端，晶体管T₂源极通过电容接地；所述晶体管T₁漏极和栅极之间接有前馈电容C₃，晶体管T₂栅极与漏极之间接有后馈电容C₂；所述晶体管T₁源极和漏极之间接有平衡电阻R₅，晶体管T₂源极和漏极之间接有平衡电阻R₆。该电路集成于射频芯片内部，可降低寄生影响，对耗尽型pHEMT或MOS芯片内部射频信号的影响小，适用范围更广，具有良好的隔离效果和过功率能力。

Description

一种新型ESD保护电路

技术领域

本实用新型涉及一种集成电路中应用的ESD保护电路。

背景技术

集成电路工艺发展到深亚微米阶段，器件的物理尺寸日益减小，静电放电（ESD）对集成电路的危害变得越来越显著。据统计，有40%左右的集成电路失效是由于静电放电引起的。ESD作为集成电路可靠性分析中的一个主要失效机理，其引起的危害已经成为当前集成电路发展的致命威胁。所以，ESD防护设计及失效分析成为集成电路可靠性研究的重要课题之一。ESD防护电路就是要避免工作电路成为ESD放电通路从而使工作电路失效，保证在任意两芯片引脚之间产生的ESD都有合适的低阻旁路将大的ESD电流引入电源线或者地线，并且还要能箝位工作电路的电压，防止工作电路由于电压过载而受损。在电路正常工作时，ESD防护电路不工作，这使得ESD防护电路不仅需要有很好的工作稳定性，还要求在ESD发生时它能够快速响应，在保护电路的同时，防护电路自身不被损坏。

在目前的工艺条件下，现有的ESD防护电路虽然很多，但是传统的ESD防护大都是基于二极管串联的电路，如图1所示，它由两串二极管组成：一串正向连接（T1a～Tna），另一串反向连接（T1b～Tnb）,这种ESD防护电路能够有效释放ESD大电流，在正向ESD产生时，ESD电压会导通正向连接的二极管串（T1a～Tna），让ESD大电流流向到地；在反向ESD产生时，ESD大电流会通过反向连接的二极管串导通到地。另外，这种ESD防护电路能够钳位电压摆幅（串联的二极管个数决定了需要钳位的电压，对于3.5-5V工作的电路，通常情况下需要6-8个二极管），一定程度上防止了工作电路由于电压过载而受损。该电路中的二极管可以等效成一个电阻R1和一个电容C1的并联电路，如图2所示，这种防护电路起到了一定的保护作用，但它具有如下局限性。由于二极管级联，等效的寄生电阻会显著增大，当ESD发生时，ESD大电流会流过等效的寄生电阻，这样会产生一个比较大的压降，而这个压降很可能会大于管子的击穿电压，增加了管子的损坏危险性，虽然可以通过增加二极管的尺寸来降低它的寄生电阻，可是这样会一定程度上增加了芯片面积和成本，而且由于管子尺寸的增加，寄生电容又会增大，这又会对射频主电路的性能带来很大的影响。

综上所述可知，ESD（Electrostatic Discharge）对集成电路的危害影响是很大的，而目前的工艺，无论是InGaP/GaAs HBTs，GaAs –pHEMT还是CMOS等工艺对ESD都是比较敏感的，它们所能承受的ESD电压都相对很小，与产品级的ESD防护要求（大于2000V）相差甚远，所以在集成电路设计中，ESD防护电路设计至关重要。而目前传统的ESD防护电路虽然一定程度上可以起到静电防护作用，但是有它的使用局限性：不太适用于射频微波电路，并且有在ESD没有损坏主电路之前防护电路就已损坏主电路中放大管的危险。因此，很有必要提出一种新颖的ESD防护电路设计，它能很好的实现ESD防护且不会对主电路造成性能影响。

尤其对于pHEMT器件，其本身的ESD性能很差，芯片焊盘处需要增加ESD保护电路。对于用增强型pHEMT工艺的芯片，其ESD保护电路可以采用类似于MOS晶体管的保护电路，而对于只有耗尽型工艺的pHEMT芯片则不能采用这种结构，因为耗尽型pHEMT在栅源电压为零时仍然可以导通，目前耗尽型pHEMT芯片的ESD保护电路都是外接的，即在焊盘处外接一个ESD保护电路，这种结构有两个缺点：第一，当芯片具有多个焊盘时，就需要多个ESD保护电路，外围电路将会变得非常复杂，大大增加芯片的封装面积和成本；第二，当ESD保护电路外接时，焊盘与ESD保护电路之间走线变长，射频寄生效应严重，这样会严重影响到射频芯片的性能，并且当将pHEMT工艺用于天线开关电路或功率放大器时，需要ESD保护电路能够承受较大的功率，而普通的ESD保护电路能够承受的功率很有限，如果选用能够承受大功率的ESD保护电路则会大大增加成本，不利用产品竞争力。

发明内容

本实用新型需解决的问题是提供一种性能优良、成本较低的新型ESD保护电路。

本实用新型采取的技术方案为：一种新型ESD保护电路，包括两列由二极管依次串联组成的二极管串，两列二极管串互为反相并联后通过电阻接地，还包括晶体管T₁和T₂，所述晶体管T₁和T₂栅极分别通过电阻接二极管串一并联端，晶体管T₁ 源极接T₂漏极，晶体管T₁漏极接二极管串另一并联端，晶体管T₂ 源极通过电容接地。

优选的，所述晶体管T₁ 漏极和栅极之间接有前馈电容C₃，晶体管T₂栅极与漏极之间接有后馈电容C₂。

更优选的，所述晶体管T₁ 源极和漏极之间接有平衡电阻R₅，晶体管T₂源极和漏极之间接有平衡电阻R₆。

进一步的，晶体管T₂ 源极还接有ESD放电通路。

本实用新型所述ESD防护电路能够通过两列正反连接的二极管串快速放正、负电，可以达到有效保护pHEMT或MOS芯片的作用，与现有技术相比，本实用新型还具有以下有益效果：

（1）该电路集成于射频芯片内部，可降低寄生影响，对耗尽型pHEMT或MOS芯片内部射频信号的影响小，一定程度上适用范围更广，尤其对开关电路或功率放大器电路更是适用；

（2）具有良好的隔离效果和过功率能力；

（3）所述ESD保护电路可以简化具有多焊盘耗尽型pHEMT或MOS芯片的外围ESD保护电路，减小芯片焊盘数，降低封装尺寸和成本。

附图说明

图1为传统的ESD防护电路结构图；

图2为传统正向ESD防护电路的等效图；

图3为本实用新型所述ESD保护电路实施例1原理示意图；

图4为本实用新型所述ESD保护电路实施例2电路示意图；

图5为本实用新型所述ESD保护电路实施例3电路示意图；

图6为本实用新型所述ESD保护电路实施例4电路示意图。

具体实施方式

为了便于本领域技术人员理解，下面结合附图及实施例对本实用新型作进一步的详细说明。

图3为本实用新型所述ESD保护电路实施例原理示意图。该实施例电路包括两个耗尽型pHEMT晶体管T₁和T₂，电阻R₁～R₇，电容C₁～C₄，以及两列按正反连接的二极管串（也可以通过耗尽型的pHEMT管实现）T_1a-T_na和T_1b-T_nb和ESD放电通路。其中，电容C₂和C₃分别为晶体管T₁的前馈电容和晶体管T₂的后馈电容，电容C₄可以集成于片内或者于片外另接，由于片内集成容易造成电容击穿，所以更多时候片外另接效果更好）。其中，电阻R₅和R₆主要用于平衡pHEMT晶体管的源、漏极之间的电位，前后馈电容C₂和C₃能够提高pHEMT晶体管的过功率能力。

当这种ESD保护电路应用于开关芯片时，由于开关需要过大功率，可以考虑在pHEMT晶体管T₁和T₂的基础上再多串联几个pHEMT晶体管。此外在ESD产生时，为了让pHEMT晶体管不被轻易损坏，还可根据需要将图3中的单栅pHEMT管T₁和T₂换成双栅或者三栅pHEMT管。

采用双栅pHEMT晶体管时的电路如图4所示，晶体管T₁和T₂的栅极分别接栅级电阻R₃和R₄，然后共同通过电阻R₇接地，T₁管的漏极接芯片焊盘１，T₂管的源极接芯片焊盘２，当芯片正常工作时，T₁管的漏极和源极上的电压为T₁的沟道电压，此时T₁的栅漏电压、栅源电压均低于其阈值电压，所以T₁是截止的，同理T₂管也是截止的，这样可以很有效达到隔离ESD保护电路和芯片内部信号的目的。而当芯片焊盘处存在正向ESD电压时，左边第一列的正向连接二极管T_1a-T_na会导通，这样T₁和T₂管的栅极电压迅速提高，此时T₁和T₂管的栅源电压均为正向电压，所以T₁和T₂管全部导通，静电可以通过外接的ESD放电通路迅速放掉；而当芯片焊盘处存在负向ESD电压时，右边第二列的反向连接的二极管T_1b-T_nb会导通，静电同样会通过T₁和T₂管和外接的ESD放电通路放掉。本实用新型专利提出的ESD防护电路在合理的选择管子尺寸、电阻和电容值下，不仅可以完全通过耗尽型pHEMT实现，不需要利用昂贵的增强型pHEMT工艺，所以一定程度上降低了芯片成本，而且该电路还具有一定的调节功能，可以通过合理的选择电阻R1和R2的电阻值，从而通过控制Vm的电压值来实现T1和T2管的更好关断与导通，以实现良好的信号隔离和增强的过功率能力。

使用时，本实用新型所述ESD保护电路直接与集成芯片焊盘连接，集成于芯片内部实现保护，也可以在芯片内部设置多个ESD保护电路分别与集成芯片各焊盘连接实现保护。

如图5，集成芯片每个焊盘通过如图3所示的电路网络连接起来，保护原理与图3的原理是一样的，这种结构既能有效隔离外接ESD保护电路和芯片的内部信号，又能简化外接ESD保护电路，减少芯片的焊盘数，从而大大降低了芯片的封装尺寸和成本。此外，这种保护方案也可以通过将各支路网络中的电容C₄换成一个共用的外接电容C₅来实现，同样可以达到保护多个内部芯片焊盘的目的。

本实用新型也适用于耗尽型MOS管电路组成的集成芯片，用于该种芯片中时的实施例电路如图6所示，其只采用一个晶体管T1，且未加平衡电阻及馈电电容，该实施例电路其工作原理如同图3所示防护电路相同。此外，该防护电路也可以像图5那样实现多焊盘耗尽型MOS ESD保护电路。

综上分析可知，由于此处的二极管串主要不是起静电释放的作用，它仅仅是为了触发开关管，它们的个数和尺寸都不是很大，所以它们的寄生影响不大，适用范围更广，该防护电路与别的保护电路相比，有更好的调节性，增强了开关管的隔离和过功率能力。

需要说明的是，以上仅为本实用新型较优选的实施例，需说明的是，在未脱离本实用新型构思前提下对其所做的任何微小变化及等同替换，均应属于本实用新型的保护范围。

Claims

1.一种新型ESD保护电路，包括两列由二极管依次串联组成的二极管串，两列二极管串互为反相并联后通过电阻接地，其特征在于：还包括晶体管T₁和T₂，所述晶体管T₁和T₂栅极分别通过电阻接二极管串一并联端，晶体管T₁ 源极接T₂漏极，晶体管T₁漏极接二极管串另一并联端，晶体管T₂ 源极通过电容接地。

2.根据权利要求1所述的新型ESD保护电路，其特征在于：所述晶体管T₁ 漏极和栅极之间接有前馈电容C₃，晶体管T₂栅极与漏极之间接有后馈电容C₂。

3.根据权利要求2所述的新型ESD保护电路，其特征在于：所述晶体管T₁ 源极和漏极之间接有平衡电阻R₅，晶体管T₂源极和漏极之间接有平衡电阻R₆。

4.根据权利要求3所述的新型ESD保护电路，其特征在于：晶体管T₂ 源极还接有ESD放电通路。

5.根据权利要求1-4中任意一项所述的新型ESD保护电路，其特征在于：所述晶体管T₁和T₂为耗尽型pHEMT晶体管。

6.根据权利要求5所述的新型ESD保护电路，其特征在于：所述晶体管T₁和T₂采用单栅或多栅pHEMT晶体管。

7.根据权利要求6所述的新型ESD保护电路，其特征在于：两列二极管串中均设有限流电阻。

8.根据权利要求1所述的新型ESD保护电路，其特征在于：所述ESD保护电路集成于集成芯片内部直接与集成芯片焊盘连接实现保护。

9.根据权利要求8所述的新型ESD保护电路，其特征在于：所述集成芯片内设置多个ESD保护电路，各ESD保护电路分别与集成芯片各焊盘连接实现保护。