JPH09129738A - 配線配置設計方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 大規模集積回路装置の動作特性を改善しつ
つ、特に顧客論理配線の変更に必要な工数を削減する配
線配置設計システムを実現する。 【解決手段】 大規模集積回路装置の配線を、スロット
内の配線を含む第１階層配線と、各スロットに対する電
源配線及びクロック配線等を含みスロット間の顧客論理
配線を含まない第２階層配線と、スロット間の顧客論理
配線を含む第３階層配線とに階層化し、階層配線ごとに
ステップＳＴ１，ＳＴ３，ＳＴ５，ＳＴ７及びＳＴ９に
より順次配置設計を行うとともに、各階層配線の設計過
程つまりステップＳＴ２，ＳＴ４，ＳＴ６及びＳＴ８に
より、スロット間の信号配線に関する端子の上層領域
や、大規模集積回路装置の動作特性に影響を与える信号
配線の周辺領域を上階層配線の禁止領域として設定す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は配線配置設計方法
に関し、例えば、論理セルの形成単位となるスロットや
ＲＡＭ（ランダムアクセスメモリ）マクロセル等を備え
る大規模集積回路装置ならびにその配線配置設計に利用
して特に有効な技術に関する。

【０００２】

【従来の技術】一つ又は所定数の論理セルの形成単位と
なるスロットやＲＡＭ等のマクロセルを備えるゲートア
レイ等の大規模集積回路装置がある。また、ＤＡ（設計
自動化）技術を利用して、このような大規模集積回路装
置の配線配置設計を効率良く進めるための配線配置設計
システムがある。

【０００３】

【発明が解決しようとする課題】従来の配線配置設計シ
ステムにおいて、大規模集積回路装置の配線は、手作業
で行われるスロット内配線を除いてすべて一括処理さ
れ、その設計結果は、一つのデータベースに集約され
る。周知のように、大規模集積回路装置の大規模化は目
覚ましく、これにともなってその配置設計データも膨大
な量となりつつある。このため、スロット内配線を除く
すべての配線が一括処理される従来の配線配置設計シス
テムでは、大規模集積回路装置の著しい大規模化に対応
することが困難となり、また特に開発期において設計変
更が比較的多い顧客論理配線についてはこれに対応する
ための工数が増大し、コスト上昇の原因となる。

【０００４】この発明の目的は、大規模集積回路装置の
さらなる大規模化に対応しうる配線配置設計システムを
実現することにある。この発明の他の目的は、大規模集
積回路装置の動作特性を改善しつつ、特に顧客論理配線
の変更に必要な工数を削減して、大規模集積回路装置の
低コスト化を図ることにある。

【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、一つ又は所定数の論理セルの
形成単位となるスロットやＲＡＭ等のマクロセルを備え
るゲートアレイ等の大規模集積回路装置を設計対象とす
る配線配置設計システムにおいて、大規模集積回路装置
の配線を、例えば、スロット内の配線を含む第１階層配
線と、各スロットに対する電源配線及びクロック配線等
を含みスロット間の顧客論理配線を含まない第２階層配
線と、スロット間の顧客論理配線を含む第３階層配線と
に階層化し、階層配線ごとに順次配置設計を行うととも
に、各階層配線の設計過程で、スロット間の信号配線に
関する端子の上層領域や、大規模集積回路装置の動作特
性に影響を与える信号配線の周辺領域を上階層配線の禁
止領域として設定する。

【０００７】上記した手段によれば、大規模集積回路装
置の配線を階層配線ごとに分割して処理できるととも
に、比較的設計変更の多い顧客論理配線とその他の配線
とを分離して扱い、顧客論理配線の設計変更に効率良く
対処することができる。また、禁止領域の設定により、
例えば大規模集積回路装置の動作特性に影響を与える信
号配線に他の信号配線が平行して配置されるのを防止
し、これらの信号配線間のカップリングノイズを抑制す
ることができる。この結果、設計対象となる大規模集積
回路装置のさらなる大規模化に対応しうる配線配置設計
システムを実現できるとともに、大規模集積回路装置の
動作特性を改善しつつ、特に顧客論理配線の変更に必要
な工数を削減し、その低コスト化を図ることができる。

【０００８】

【発明の実施の形態】図１には、この発明が適用された
配線配置設計方法つまり配線配置設計システムの設計対
象となる大規模集積回路装置の一実施例のチップ構成図
が示され、図２には、図１の大規模集積回路装置に設け
られる区画ＳＥＣＴの一実施例の構成図が示されてい
る。これらの図をもとに、まずこの実施例の配線配置設
計システムの設計対象となる大規模集積回路装置のチッ
プ構成の概要について説明する。なお、この実施例の大
規模集積回路装置は、バイポーラトランジスタからなる
バイポーラ回路とＰチャンネル及びＮチャンネルＭＯＳ
ＦＥＴ（金属酸化物半導体型電界効果トランジスタ）か
らなるＣＭＯＳ（相補型ＭＯＳ）回路とが組み合わされ
てなるいわゆるＢｉＣＭＯＳ回路をその基本素子とす
る。

【０００９】図１において、この実施例の配線配置設計
システムの設計対象となる大規模集積回路装置は、特に
制限されないが、チップＣＨＩＰ上に格子配列される区
画ＳＥＣＴあるいはこの区画ＳＥＣＴの数個分のレイア
ウト面積をもって配置されるＲＡＭマクロセルを備え
る。このうち、区画ＳＥＣＴのそれぞれは、特に制限さ
れないが、図２に例示されるように、４個の１／４区画
ＱＳＥＣＴに分割され、これらの１／４区画ＱＳＥＣＴ
のそれぞれは、約７０個のスロットＳＬＯＴからなる。
入出力部Ｉ／Ｏに設けられた入力バッファ及び出力バッ
ファの入出力ノードは、最上層に形成されるバンプを介
して対応する外部端子に結合される。

【００１０】一方、１／４区画ＱＳＥＣＴを構成するス
ロットＳＬＯＴのそれぞれは、数百個のＢｉＣＭＯＳ素
子つまりバイポーラトランジスタならびにＰチャンネル
及びＮチャンネルＭＯＳＦＥＴを含む。これらのＢｉＣ
ＭＯＳ素子は、ポリシリコン配線ならびに第１層メタル
（金属）配線を介して所定の組み合わせで結合され、一
つ又は所定数の論理ゲート及びフリップフロップ等の論
理セルを構成する。これにより、大規模集積回路装置
は、数百万個のＢｉＣＭＯＳ素子を搭載し、これらの素
子をもとに１０万ゲート程度の論理規模のデジタルシス
テムを顧客仕様に応じて構築しうるものとなる。

【００１１】図３には、この発明が適用された配線配置
設計方法つまり配線配置設計システムにおける階層配線
とその使用配線層を説明するための一実施例の概念図が
示されている。また、図４には、図３の配線配置設計シ
ステムによる配線配置設計の一実施例の処理フロー図が
示されている。さらに、図５には、図３の配線配置設計
システムによる配線配置設計が実行された後の第１階層
配線の一実施例の部分的な平面配置図が示され、図６に
は、図３の配線配置設計システムによる配線配置設計が
実行された後の第２階層配線の一実施例の部分的な平面
配置図が示されている。これらの図をもとに、この実施
例の配線配置設計システムにおける階層配線と配置設計
の処理フローならびにその特徴について説明する。な
お、図６において、スロットＳＬＯＴ１〜ＳＬＯＴ３は
すべて同一構成とされる。また、以下の実施例におい
て、大規模集積回路装置の配線は、最下層のポリシリコ
ン層ＰｏｌｙＳｉと第１層ないし第５層のメタル配線Ｍ
１〜Ｍ５を用いて形成される。言うまでもなく、メタル
配線の中では第５層のメタル配線Ｍ５が最上層とされ、
各配線層を選択的に形成するためのフォトマスクは、配
線配置設計システムの設計結果として得られる配置設計
データをもとに作成される。

【００１２】まず、図３において、この実施例の配線配
置設計システムでは、大規模集積回路装置の配線が、ス
ロット内配線を含む第１階層配線と、各スロットに対す
る電源配線やクロック配線等を含みかつスロット間の顧
客論理配線を含まない第２階層配線と、スロット間の顧
客論理配線を含む第３階層配線とに階層化され、その配
置設計は、階層配線ごとに順次行われる。このうち、第
１階層配線は、最下層のポリシリコンＰｏｌｙＳｉと第
１層のメタル配線Ｍ１を用いて形成され、その配置設計
はすべて手作業により行われる。また、第２階層配線
は、さらに電源，システムクロック，スキャン制御，ス
キャンアウトならびにＩＯクロックに関する配線を含む
ベースチップ配線と、ＲＡＭマクロセルの周辺論理配線
と、スキャンアドレス，スキャンデータ，スキャンセッ
ト，ダイナミックバーインならびにクロックコントロー
ルに関する配線を含む試験診断用配線とに階層化される
とともに、第１層のメタル配線Ｍ１に対応するスルーホ
ールＴＨ１と第２層ないし第５層のメタル配線Ｍ２〜Ｍ
５とを用いて形成され、その配置設計は一部を除いて自
動的にかつ階層順に行われる。一方、第３階層配線は、
第２階層配線と同様にスルーホールＴＨ１と第２層ない
し第５層のメタル配線Ｍ２〜Ｍ５とを用いて形成され、
その配置設計はすべてコンピュータにより自動化され
る。

【００１３】ここで、この実施例の配線配置設計システ
ムによる配置設計は、図４に示されるように、まずステ
ップＳＴ１の第１階層配線の設計から開始され、このス
テップＳＴ１による設計結果は、所定のハードディスク
からなる記憶装置に配線配置データＷＬＤ１として格納
される。このとき、ステップＳＴ１では、例えば図５に
示されるように、端子Ｔ１〜Ｔ４ならびにＴ６〜Ｔ８を
所定の組み合わせで結合するための配線がポリシリコン
層Ｐ１〜Ｐ４ならびに第１層のメタル配線Ｍ１１〜Ｍ１
５として配置される。また、ステップＳＴ１による配置
設計が終了すると、ステップＳＴ２により、スロット間
の信号配線の起点又は終点となる端子つまり上階層対象
端子Ｔ５及びＴ８の上層領域が禁止領域として設定さ
れ、これらの端子から上階層の信号配線に対する結合経
路が確保される。

【００１４】次に、ステップＳＴ２による禁止領域の設
定が終了すると、ステップＳＴ３による第２階層配線の
うちまずベースチップの配置設計が行われた後、ステッ
プＳＴ４による禁止領域の設定が行われる。また、ステ
ップＳＴ４による禁止領域設定の終了を受けて、ステッ
プＳＴ５による第２階層配線のＲＡＭ周辺論理配線の配
置設計が行われた後、ステップＳＴ６による禁止領域の
設定が行われる。さらに、このステップＳＴ６による禁
止領域設定の終了を受けて、ステップＳＴ７による第２
階層配線の試験診断用配線の配置設計が行われた後、ス
テップＳＴ８による禁止領域の設定が行われる。ステッ
プＳＴ３，ＳＴ５ならびにＳＴ７による配置設計の結果
は、配線配置データＷＬＤ２として格納される。なお、
この実施例では、ＲＡＭマクロセルの周辺論理部はすべ
て禁止領域とされ、また試験診断用配線には禁止領域の
対象となる信号配線が含まれないため、ステップＳＴ６
及びＳＴ８による禁止領域の設定処理は実質的に省略可
能となる。

【００１５】ところで、第２階層配線の配置設計では、
図６に例示されるように、スロットＳＬＯＴ１〜ＳＬＯ
Ｔ３を結合するための例えばクロック等の信号配線が、
第２層のメタル配線Ｍ２１，第３層のメタル配線Ｍ３１
〜Ｍ３４，第４層のメタル配線Ｍ４１〜Ｍ４３ならびに
第５層のメタル配線Ｍ５１を用いて形成される。このう
ち、メタル配線Ｍ３３〜Ｍ３４，Ｍ４２〜Ｍ４３ならび
にＭ５１からなりスロットＳＬＯＴ１〜ＳＬＯＴ３なら
びに入出力部Ｉ／Ｏを結合する信号配線は、特に大規模
集積回路装置の動作特性に影響を与える可能性があるた
め、その周辺領域が例えばステップＳＴ４により禁止領
域として設定される。

【００１６】最後に、ステップＳＴ８による禁止領域設
定が終了すると、ステップＳＴ９により第３階層配線の
配置設計が行われ、その結果は、配線配置データＷＬＤ
３として所定のハードディスクに格納される。ハードデ
ィスクに格納される配線配置データＷＬＤ１〜ＷＬＤ３
は、ポリシリコン層ＰｏｌｙＳｉならびに第１層ないし
第５層のメタル配線Ｍ１〜Ｍ５に対応するフォトマスク
の作成に供され、これらのフォトマスクをもとに各配線
層が選択的に形成される。なお、ステップＳＴ９では、
前記図６の禁止領域を避けるべく、言い換えるならば各
配線層ごとに禁止領域の対象となる信号配線に対して比
較的長い距離にわたって平行配置される配線が存在しな
いように、第３階層配線の配置設計が行われる。この結
果、これらの信号配線と隣接配線との間のカップリング
ノイズを抑制することができ、これによって大規模集積
回路装置の動作を安定化することができる。

【００１７】以上のように、この実施例の配線配置設計
システムでは、大規模集積回路装置の配線が、スロット
内配線を含む第１階層配線と、各スロットに対する電源
配線やクロック配線等を含みスロット間の顧客論理配線
を含まない第２階層配線と、スロット間の顧客論理配線
を含む第３階層配線とに階層化され、その配置設計が階
層配線ごとに順次行われるとともに、各階層配線の配置
設計に際して、スロット間配線に関する端子の上層領域
や大規模集積回路装置の動作特性に影響を与える信号配
線の周辺領域が、上階層配線に対する禁止領域として設
定される。このため、大規模集積回路装置の配線を、階
層配線ごとに分割して処理できるとともに、比較的設計
変更の多い顧客論理配線とその他の配線とを分離して処
理し、顧客論理配線の設計変更に効率良く対処すること
ができる。また、禁止領域の設定によって、例えば大規
模集積回路装置の動作特性に影響を与える信号配線に他
の信号配線が平行して配置されるのを防止し、これらの
信号配線間のカップリングノイズを抑制することができ
る。この結果、設計対象となる大規模集積回路装置のさ
らなる大規模化に対応しうる配線配置設計システムを実
現できるとともに、大規模集積回路装置の動作特性を改
善しつつ、特に顧客論理配線の変更に必要な工数を削減
し、その低コスト化を図ることができるものである。

【００１８】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）一つ又は所定数の論理セルの形成単位となるスロ
ットやＲＡＭ等のマクロセルを備えるゲートアレイ等の
大規模集積回路装置を設計対象とする配線配置設計シス
テムにおいて、大規模集積回路装置の配線を、例えば、
スロット内の配線を含む第１階層配線と、各スロットに
対する電源配線及びクロック配線を含みスロット間の顧
客論理配線を含まない第２階層配線と、スロット間の顧
客論理配線を含む第３階層配線とに階層化し、階層配線
ごとに順次配置設計を行うことで、大規模集積回路装置
の配線を階層配線ごとに分割して処理できるとともに、
比較的設計変更の多い顧客論理配線とその他の配線とを
分離し、顧客論理配線の設計変更に効率良く対処するこ
とができるという効果が得られる。

【００１９】（２）上記（１）項において、各階層配線
の配置設計に際して、スロット間の信号配線に関する端
子の上層領域や、大規模集積回路装置の動作特性に影響
を与える信号配線の周辺領域を上階層配線に対する禁止
領域として設定することで、例えば大規模集積回路装置
の動作特性に影響を与えるような信号配線に他の信号配
線が比較的長い距離にわたって平行配置されるのを防止
し、これらの信号配線間のカップリングノイズを抑制す
ることができるという効果が得られる。 （３）上記（１）項及び（２）項により、大規模集積回
路装置のさらなる大規模化に対応しうる配線配置設計シ
ステムを実現できるという効果が得られる。 （４）上記（１）項及び（２）項により、大規模集積回
路装置の動作特性を改善しつつ、特に顧客論理配線の変
更に必要な工数を削減し、大規模集積回路装置の低コス
ト化を図ることができるという効果が得られる。

【００２０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、大規模集積回路装置のチップＣＨＩ
Ｐには任意数の区画ＳＥＣＴを搭載できるし、各区画の
分割数も任意に設定できる。また、大規模集積回路装置
のチップＣＨＩＰには任意数のＲＡＭマクロセルを搭載
できるし、区画ＳＥＣＴに対するＲＡＭマクロセルのレ
イアウト面積の比率もこの実施例によって制約されな
い。大規模集積回路装置のチップＣＨＩＰには、各種の
マクロセルを搭載できるし、チップＣＨＩＰの形状や区
画ＳＥＣＴ及びＲＡＭマクロセルのレイアウト位置等
は、種々の実施形態を採りうる。図２において、１／４
区画ＱＳＥＣＴのスロットＳＬＯＴへの分割数は、任意
に設定できる。また、入出力部Ｉ／Ｏは、例えば１／４
区画ＱＳＥＣＴに対して１個おきに配置してもよい。

【００２１】図３において、配線配置設計システムに用
意される階層配線数は、任意に設定できるし、例えば第
２階層配線の各配線種を階層配線として扱うこともでき
る。図４において、ステップＳＴ６及びＳＴ８による禁
止領域の設定は、これを省略することができるし、配線
配置データＷＬＤ１〜ＷＬＤ３を格納するための記憶装
置は、ハードディスクに限定されない。図５及び図６に
おいて、各配線に対する配線層の割り当てならびに各配
線のレイアウト位置等は、種々の形態を採りうる。ま
た、図６において、スロットＳＬＯＴ１〜ＳＬＯＴ３が
それぞれ異なる回路構成を採りうるものであることは言
うまでもない。大規模集積回路装置に用意される配線層
の数ならびにその種類は、任意に設定できる。

【００２２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＢｉ
ＣＭＯＳ回路を基本素子としてなる大規模集積回路装置
を設計対象とする配線配置設計システムに適用した場合
について説明したが、それに限定されるものではなく、
例えば、バイポーラ回路又はＣＭＯＳ回路のみを基本素
子とする大規模集積回路装置や各種大規模集積回路装置
を設計対象とする同様な配線配置設計システムにも適用
できるし、その配置設計作業がすべて手作業で行われる
大規模集積回路装置の配線配置設計方法としても適用で
きる。

【００２３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、一つ又は所定数の論理セル
の形成単位となるスロットやＲＡＭ等のマクロセルを備
えるゲートアレイ等の大規模集積回路装置を設計対象と
する配線配置設計システムにおいて、大規模集積回路装
置の配線を、例えば、スロット内の配線を含む第１階層
配線と、各スロットに対する電源配線及びクロック配線
を含みかつスロット間の顧客論理配線を含まない第２階
層配線と、スロット間の顧客論理配線を含む第３階層配
線とに階層化し、階層配線ごとに順次配置設計を行うと
ともに、各階層配線の設計過程で、スロット間の信号配
線に関する端子の上層領域や、大規模集積回路装置の動
作特性に影響を与えるような信号配線の周辺領域を上階
層配線に対する禁止領域として設定することで、大規模
集積回路装置の配線を階層配線ごとに分割して処理でき
るとともに、比較的設計変更の多い顧客論理配線とその
他の配線とを分離して扱い、顧客論理配線の設計変更に
効率良く対処できる。また、禁止領域の設定により、例
えば大規模集積回路装置の動作特性に影響を与える信号
配線に他の信号配線が比較的長い距離にわたって平行配
置されるのを防止し、これらの信号配線間のカップリン
グノイズを抑制することができる。この結果、設計対象
となる大規模集積回路装置のさらなる大規模化に対応し
うる配線配置設計システムを実現できるとともに、大規
模集積回路装置の動作特性を改善しつつ、特に顧客論理
配線の変更に必要な工数を削減し、その低コスト化を図
ることができる。

【図面の簡単な説明】

【図１】この発明が適用された配線配置設計システムの
設計対象となる大規模集積回路装置の一実施例を示すチ
ップ構成図である。

【図２】図１の大規模集積回路装置のチップに設けられ
る区画の一実施例を示す構成図である。

【図３】この発明が適用された配線配置設計システムに
おける階層配線とその使用配線層を説明するための一実
施例を示す概念図である。

【図４】図３の配線配置設計システムによる配線配置設
計の一実施例を示す処理フロー図である。

【図５】図３の配線配置設計システムによる配線配置設
計が行われた後の第１階層配線の一実施例を示す部分的
な平面配置図である。

【図６】図３の配線配置設計システムによる配線配置設
計が行われた後の第２階層配線の一実施例を示す部分的
な平面配置図である。

【符号の説明】

ＣＨＩＰ……チップ（半導体基板）、ＳＥＣＴ……区
画、ＱＳＥＣＴ……１／４区画、ＳＬＯＴ……スロッ
ト、ＲＡＭ……ＲＡＭ（ランダムアクセスメモリ）マク
ロセル、Ｉ／Ｏ……入出力部。ＰｏｌｙＳｉ……ポリシ
リコン層、Ｍ１〜Ｍ５……メタル配線層。ＳＴ１〜ＳＴ
９……処理ステップ、ＷＬＤ１〜ＷＬＤ３……配線配置
データ。Ｔ１〜Ｔ８……端子、Ｐ１〜Ｐ４……ポリシリ
コン配線、Ｍ１１〜Ｍ１５……第１層メタル配線。ＳＬ
ＯＴ１〜ＳＬＯＴ３……スロット、Ｍ２１……第２層メ
タル配線、Ｍ３１〜Ｍ３３……第３層メタル配線、Ｍ４
１〜Ｍ４３……第４層メタル配線、Ｍ５１……第５層メ
タル配線。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 配線を少なくとも三つの階層配線に階層
   化し、階層配線ごとに順次配置設計を行うことを特徴と
   する配線配置設計方法。
2. 【請求項２】 上記配線配置設計方法の対象となる大規
   模集積回路装置は、一つ又は所定数の論理セルの形成単
   位となるスロットを具備するものであって、上記階層配
   線は、上記スロット内の配線を含む第１階層配線と、上
   記スロットに対する電源配線及びクロック配線を含み上
   記スロット間の顧客論理配線を含まない第２階層配線
   と、上記スロット間の顧客論理配線を含む第３階層配線
   とからなるものであることを特徴とする請求項１の配線
   配置設計方法。
3. 【請求項３】 上記第１階層配線に関する配置設計は、
   上記第２及び第３階層配線に対する禁止領域を設定しつ
   つ行われ、上記第２階層配線に関する配置設計は、上記
   第３階層配線に対する禁止領域を設定しつつ行われるも
   のであることを特徴とする請求項１又は請求項２の配線
   配置設計方法。
4. 【請求項４】 上記禁止領域は、上記スロット間の信号
   配線に関する端子の上層領域と、上記大規模集積回路装
   置の動作特性に影響を与える信号配線の周辺領域とを含
   むものであることを特徴とする請求項３の配線配置設計
   方法。