CN112017968A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括保护环区，基底上形成有介电层，介电层内形成有顶层互连线，介电层露出顶层互连线顶部；形成至少覆盖介电层和顶层互连线的第一钝化层，第一钝化层中形成有露出顶层互连线的第一开口，保护环区的第一开口的开口宽度为第一尺寸；形成焊垫层，焊垫层覆盖第一开口底部和侧壁、以及第一开口两侧第一钝化层的部分顶部，位于第一开口底部上的焊垫层的厚度为第二尺寸；其中，第一尺寸大于或等于1.5倍的第二尺寸；形成保形覆盖焊垫层和第一钝化层的第二钝化层。本发明实施例有利于提高半导体结构的可靠性和凸块制程的成品率。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体集成电路的制造工艺中，通过光刻、刻蚀以及沉积等工艺可在半导体基底上形成包括半导体器件以及该器件上的互连结构的半导体芯片。通常，在一晶圆(wafer)上，可以同时形成多个芯片。形成多个芯片后，将各个die由晶片上切割下来，再进行打引线、封装等工艺，即形成集成电路块(chip)。
晶圆上除芯片区的半导体器件以及互连结构以外，在半导体器件以及互连结构的外围还包括用于保护芯片的保护环(seal ring)，用于保护芯片区中的半导体器件以及互连结构，使其免受来自外部环境(例如、潮气、污染等)的损伤、以及起到静电屏蔽的作用。
保护环在纵向为包括多层金属层的层叠结构，不同层级的金属层之间通过通孔(via)互连结构连接。其中，每一层金属层与通孔互连结构均与芯片区互连结构中的金属层和通孔互连结构相对应，并与芯片区的互连结构同时制造。
在半导体领域中，形成多层金属层和通孔互连结构后，通常还包括形成与金属层中的顶层金属层电连接的焊垫层，半导体器件通过顶层金属层与焊垫层电连接，从而实现与外部电路的电连接，并为后续封装制程(例如：bumping process，凸块制程)做准备，其中，所述焊垫层还形成于保护环上。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的可靠性和半导体结构的成品率。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括保护环区，所述基底上形成有介电层，所述介电层内形成有顶层互连线，所述介电层露出所述顶层互连线顶部；形成至少覆盖所述介电层和顶层互连线的第一钝化层，所述第一钝化层中形成有露出所述顶层互连线的第一开口，所述保护环区的第一开口的开口宽度为第一尺寸；形成焊垫层，所述焊垫层覆盖所述第一开口底部和侧壁、以及所述第一开口两侧第一钝化层的部分顶部，位于所述第一开口底部上的所述焊垫层的厚度为第二尺寸；其中，所述第一尺寸大于或等于1.5倍的所述第二尺寸；形成保形覆盖所述焊垫层和所述第一钝化层的第二钝化层。
相应的，本发明实施例还提供一种半导体结构，包括基底，所述基底包括保护环区；顶层互连线，位于所述基底上；介电层，位于所述基底上的顶层互连线之间，且露出所述顶层互连线；第一钝化层，位于所述介电层上，所述第一钝化层中形成有露出所述顶层互连线顶部的第一开口，所述保护环区的第一开口的开口宽度为第一尺寸；焊垫层，位于所述第一开口的底部和侧壁、以及所述第一开口两侧第一钝化层的部分顶部，位于所述第一开口底部上的所述焊垫层的厚度为第二尺寸；其中，所述第一尺寸大于或等于1.5倍的所述第二尺寸；第二钝化层，保形覆盖于所述焊垫层和第一钝化层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例形成第一开口后，所述保护环区的第一开口的开口宽度为第一尺寸，随后形成焊垫层，覆盖所述第一开口的底部和侧壁、以及所述第一开口两侧第一钝化层的部分顶部，位于所述第一开口底部上的所述焊垫层的厚度为第二尺寸；其中，所述第一尺寸大于或等于1.5倍的所述第二尺寸，因此，本发明实施例适当通过增大所述保护环区第一开口的开口宽度，从而与焊垫层的厚度相配合，使形成焊垫层后，所述保护环区第一钝化层部分顶部的焊垫层与第一开口中的焊垫层所围成第二开口的开口宽度也较大，后续形成保形覆盖焊垫层和第一钝化层的第二钝化层的步骤中，第二钝化层在第二开口底部和侧壁的覆盖能力较好，从而提高第二钝化层的厚度均一性、降低第二钝化层发生断裂(crack)问题的概率，相应提高第二钝化层的保护效果，进而提高了半导体结构的可靠性以及后续凸块制程的成品率。
附图说明
图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
图7至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的半导体结构的可靠性不佳、凸块制程的成品率较差。现结合一种半导体结构的形成方法分析半导体结构的可靠性不佳、凸块制程的成品率较差的原因。
参考图1至图6，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底(图未示)，所述基底包括保护环区i，所述基底上形成有介电层1，所述介电层1内形成有顶层互连线2，所述介电层1露出所述顶层互连线2顶部。
参考图2，形成至少覆盖所述介电层1和顶层互连线2的第一钝化层3，所述第一钝化层3中形成有露出所述顶层互连线2的第一开口10。
参考图3至图4，形成焊垫层5(如图4所示)，所述焊垫层5覆盖所述第一开口10底部和侧壁、以及所述第一开口10两侧第一钝化层3的部分顶部。
其中，形成所述焊垫层5的步骤包括：如图3所示，形成焊垫材料层4，保形覆盖所述第一开口10的底部和侧壁、以及第一钝化层3，且位于第一开口10中的焊垫材料层4与所述第一钝化层3上的焊垫材料层4围成第二开口20；如图4所示，图形化所述焊垫材料层4，去除所述第一钝化层3部分顶部的焊垫材料层4，剩余所述焊垫材料层4作为所述焊垫层5。
参考图5，形成保形覆盖所述焊垫层5和所述第一钝化层3的第二钝化层6。
所述保护环区i用于对芯片区起到保护作用，所述保护环区i不用于形成芯片，因此，为节省晶圆的面积，所述保护环区i的面积通常较小，在形成第一开口10的步骤中，所述保护环区i第一开口10的开口宽度通常也较小，在形成焊垫层5的步骤中，在所述焊垫材料层4的厚度不变的情况下，所述保护环区i第二开口20的开口宽度也较小，相应地，在形成第二钝化层6的步骤中，所述第二钝化层6的形成难度较大，所述第二钝化层6在保护环区i第二开口20的底部和侧壁的覆盖能力较差，所述第二钝化层6的厚度均一性相应较差，这容易导致所述第二钝化层6中产生应力不均的问题，进而容易增加所述保护环区i第二开口20中的第二钝化层6发生断裂等问题的风险，降低了第二钝化层6的保护效果。
而且，所述基底通常还包括与保护环区i相邻的芯片区(图未示)，结合参考图6，后续制程通常还包括：形成位于芯片区的缓冲层7、以及保形覆盖第二钝化层6和缓冲层7的凸块下金属层(UBM)(图未示)，在实际工艺中，由于存在对准偏差(overlay shift)，所述缓冲层7也可能会覆盖保护环区i第二开口20的部分底部和侧壁，所述保护环区i第二开口20的开口较小容易增加缓冲层7内产生空洞等缺陷的概率，且在半导体领域中，缓冲层7的材料通常为聚合物材料，后续工艺制程通常包括高温处理的步骤，在后续制程中，位于保护环区i第二开口20中所述聚合物材料中产生气泡缺陷的风险也较大，容易降低所述缓冲层7的缓冲效果、半导体结构的可靠性和工艺制程良率，同时，容易导致UBM的形成质量也较差，UBM内发生断线问题的概率较高，进而容易降低后续凸块制程的成品率。
因此，亟需一种半导体结构的形成方法，提高半导体结构的可靠性和凸块制程的成品率。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括保护环区，所述基底上形成有介电层，所述介电层内形成有顶层互连线，所述介电层露出所述顶层互连线顶部；形成至少覆盖所述介电层和顶层互连线的第一钝化层，所述第一钝化层中形成有露出所述顶层互连线的第一开口，所述保护环区的第一开口的开口宽度为第一尺寸；形成焊垫层，所述焊垫层覆盖所述第一开口底部和侧壁、以及所述第一开口两侧第一钝化层的部分顶部，位于所述第一开口底部上的所述焊垫层的厚度为第二尺寸；其中，所述第一尺寸大于或等于1.5倍的所述第二尺寸；形成保形覆盖所述焊垫层和所述第一钝化层的第二钝化层。
本发明实施例形成第一开口后，所述保护环区的第一开口的开口宽度为第一尺寸，随后形成焊垫层，覆盖所述第一开口的底部和侧壁、以及所述第一开口两侧第一钝化层的部分顶部，位于所述第一开口底部上的所述焊垫层的厚度为第二尺寸；其中，所述第一尺寸大于或等于1.5倍的所述第二尺寸，因此，本发明实施例适当通过增大所述保护环区第一开口的开口宽度，从而与焊垫层的厚度相配合，使形成焊垫层后，所述保护环区第一钝化层部分顶部的焊垫层与第一开口中的焊垫层所围成第二开口的开口宽度也较大，后续形成保形覆盖焊垫层和第一钝化层的第二钝化层的步骤中，第二钝化层在第二开口底部和侧壁的覆盖能力较好，从而提高第二钝化层的厚度均一性、降低第二钝化层发生断裂问题的概率，相应提高第二钝化层的保护效果，进而有利于提高半导体结构的可靠性和后续凸块制程的成品率。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图7，提供基底(图未示)，所述基底包括保护环区I，所述基底上形成有介电层100，所述介电层100内形成有顶层互连线101，所述介电层100露出所述顶层互连线101的顶部。
所述基底用于为半导体器件的形成以及后续工艺制程提供工艺平台。
本实施例中，所述基底包括衬底(图未示)，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述基底还可以包括其他结构，例如，栅极结构、掺杂区、浅沟槽隔离结构(shallow trench isolation，STI)等。其中，所述栅极结构可以为金属栅结构或多晶硅栅结构。所述基底内还能够形成有元器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。
晶圆由多个芯片组成，因此，所述基底通常包括形成有芯片的芯片区(图未示)，所述芯片区与所述保护环(seal ring)区I相邻，所述保护环区I用于对芯片区起到保护作用。
具体地，所述保护环区I环绕所述芯片区，从而防止芯片区在后续晶圆切割的步骤中受到机械损伤，所述保护环区I还能够对芯片区起到密封以及静电屏蔽的作用。
所述介电层100用于实现相邻互连结构之间或相邻器件之间的电隔离。
本实施例中，所述介电层100为金属层间介电(inter metal dielectric，IMD)层，从而为互连结构的形成提供工艺平台、以及实现后段(back end of line，BEOL)制程中互连结构之间的电隔离。本实施例中，所述介电层100用于实现顶层互连线101之间的电隔离。
为此，所述介电层100的材料为低介电常数介质材料(低介电常数介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低介电常数介质材料(超低介电常数介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述介电层100的材料为超低介电常数介质材料，从而降低后段金属互连结构之间的寄生电容，进而减小后段RC延迟。具体地，所述超低介电常数介质材料可以为SiOCH。
所述顶层互连线101用于实现所述基底100中半导体器件与外部电路的电连接。本实施例中，所述顶层互连线101的材料为铜。铜的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低所述顶层互连线101的电阻，相应降低了功耗。
参考图8，形成至少覆盖所述介电层100和顶层互连线101的第一钝化层102，所述第一钝化层102中形成有露出所述顶层互连线101的第一开口200，所述保护环区I的第一开口200的开口宽度为第一尺寸d1。
所述第一钝化层102用于对顶层互连线101和介电层100起到保护作用。
所述第一开口200露出所述顶层互连线101，从而为后续形成与所述顶层互连线101电连接的焊垫层提供工艺基础，进而实现所述顶层互连线101与外部电路的电连接。
后续制程还包括：形成焊垫层，覆盖所述第一开口200的底部和侧壁、以及所述第一开口200两侧第一钝化层102的部分顶部，位于所述第一开口200底部上的所述焊垫层的厚度为第二尺寸；其中，所述第一尺寸d1大于或等于1.5倍的所述第二尺寸。
本实施例通过适当增大所述保护环区I第一开口200的开口宽度，从而与后续焊垫层的厚度相配合，使形成焊垫层后，所述保护环区I第一钝化层102部分顶部的焊垫层与第一开口200中的焊垫层所围成第二开口的开口宽度也较大，后续形成保形覆盖焊垫层和第一钝化层102的第二钝化层的步骤中，第二钝化层在第二开口底部和侧壁的覆盖能力较好，从而提高第二钝化层的厚度均一性、降低第二钝化层发生断裂问题的概率，相应提高第二钝化层的保护效果。
而且，后续制程通常还包括：形成位于芯片区的缓冲层、以及保形覆盖第二钝化层和缓冲层的凸块下金属层(UBM)，所述保护环区I第二开口的开口宽度较大，即使因对准偏差导致缓冲层还形成于保护环区I的第二开口中，保护环区I第二开口中的缓冲层内产生空洞等缺陷的概率也较低，相应提高缓冲层的形成质量并降低在后续制程中缓冲层内产生气泡缺陷的概率，从而保证缓冲层的缓冲效果且提高半导体结构的可靠性和工艺制程良率，同时也有利于提高UBM的形成质量、降低UBM内发生断线问题的概率，进而提高后续凸块制程的成品率。
综上，本发明实施例有利于提高半导体结构的可靠性和凸块制程的成品率。
需要说明的是，由于所述保护环区I的面积通常比较小，所述第一尺寸d1也不能过大，否则容易导致所述保护环区I第一开口200的开口宽度大于对应的顶层互连线101的宽度，或者，容易导致所述保护环区I相邻第一开口200之间的间距过小，容易增加工艺风险。为此，本实施例中，所述第一尺寸d1为所述第二尺寸的1.5倍至2.5倍。
所述保护环区I第一开口200的开口宽度与对应顶层互连线101的宽度的比值也不宜过小，否则所述保护环区I第一开口200的宽度难以达到前述对第一尺寸d1的要求。本实施例中，所述保护环区I第一开口200的开口宽度与对应的顶层互连线101宽度的比值为0.9至1，从而能够与对应顶层互连线101的宽度相配合，实现改善半导体结构的可靠性和凸块制程成品率的效果，且降低工艺风险、提高工艺兼容性。
具体地，本实施例中，根据顶层互连线101的宽度以及后续焊垫层的目标厚度，所述第一尺寸d1为3μm至5μm，从而能够显著提高后续保护环区I的第二开口的开口宽度，进而使提高半导体结构的可靠性和凸块制程成品率的效果更为显著。
所述第一钝化层102的材料为氧化硅和氮化硅中的一种或两种。本实施例中，所述第一钝化层102为叠层结构。所述第一钝化层102相应包括底部第一钝化层(图未示)和顶部第一钝化层(图未示)。具体地，所述底部第一钝化层的材料为氧化硅，所述顶部第一钝化层的材料为氮化硅。
本实施例中，形成所述第一钝化层102的步骤包括：形成覆盖所述介电层100和顶层互连线101的钝化材料层(图未示)；在所述钝化材料层上形成具有掩膜开口120(如图8所示)的第一掩膜层103(如图8所示)，所述掩膜开口120露出位于所述顶层互连线101上的钝化材料层的部分顶部；刻蚀所述掩膜开口120露出的钝化材料层，剩余所述钝化材料层作为所述第一钝化层102。
本实施例中，采用化学气相沉积工艺形成所述钝化材料层，有利于节约成本、提高工艺兼容性。
本实施例中，所述第一掩膜层103的材料为光刻胶。所述掩膜开口120用于定义第一开口200的形成区域。因此，本实施例中，相应增大所述保护环区I掩膜开口120的开口宽度，从而使后续第一开口200的开口宽度满足工艺需求。
本实施例中，采用干法刻蚀工艺刻蚀所述钝化材料层。干法刻蚀工艺具有各向异性刻蚀的特性、以及较好的剖面控制性，有利于使所述保护环区I第一开口200的开口宽度满足预设要求。
需要说明的是，所述第一钝化层102的厚度不宜过小，也不宜过大。如果所述第一钝化层102的厚度过小，所述第一钝化层102难以对所述介电层100和顶层互连线101起到保护作用，且容易对后续形成于所述第一开口200内的焊垫层的工艺产生影响；如果所述第一钝化层102的厚度过大，在所述保护环区I第一开口200的开口宽度和后续焊垫层的厚度不变的情况下，所述保护环区I第一开口200的深宽比相应过大，这反而会降低后续第二钝化层和缓冲层的形成质量，进而降低半导体结构的可靠性和后续凸块制程的成品率。为此，本实施例中，所述第一钝化层102的厚度为所述第二尺寸的0.5倍至3倍，从而能够与保护环区I第一开口200的宽度互相配合，使所述第一开口200起到相应的保护效果，同时提高工艺兼容性、降低工艺风险。
本实施例中，形成所述第一钝化层102后，还包括：去除所述第一掩膜层103。具体地，可采用灰化工艺去除所述第一掩膜层103。
参考图9至图11，形成焊垫层105(如图10所示)，所述焊垫层105覆盖所述第一开口200底部和侧壁、以及所述第一开口200两侧第一钝化层102的部分顶部，位于所述第一开口200底部上的所述焊垫层105的厚度为第二尺寸d2(如图10所示)；其中，所述第一尺寸d1大于或等于1.5倍的所述第二尺寸d2。
所述焊垫层105用于实现所述顶层互连线101与外部电路的电连接。所述焊垫层105还用于为后续形成连接结构(例如：凸块bump)提供工艺基础。其中，所述保护环区I的焊垫层105用于对芯片区起到保护作用。
所述保护环区I第一钝化层102部分顶部的焊垫层105与第一开口200中的焊垫层105围成第二开口300(如图11所示)。
所述第一尺寸d1大于或等于1.5倍的所述第二尺寸d2，所述保护环区I第一开口200的开口宽度较大，从而在形成焊垫层105后，所形成的第二开口300的开口宽度也较大，后续第二钝化层在第二开口300底部和侧壁的覆盖能力较好，从而提高第二钝化层的厚度均一性、降低第二钝化层发生断裂问题的概率，而且，在后续形成位于芯片区的缓冲层的步骤中，即使因对准偏差导致缓冲层还覆盖保护环区I第二开口300的部分底部和侧壁，保护环区I第二开口300中的缓冲层内产生空洞等缺陷的概率也较低，相应降低在后续制程中缓冲层内产生气泡缺陷的概率，同时，还有利于提高UBM的形成质量、降低UBM内发生断线问题的概率，进而提高后续凸块制程的成品率。
此外，所述保护环区I第一开口200的开口宽度较大，位于所述保护环区I第一开口200中的焊垫层105与顶层互连线101的接触面积相应较大，有利于提高所述保护环区I对芯片区的保护效果。
本实施例中，所述焊垫层105的材料为铝。铝材料为易于获得的金属材料，有利于节约成本，而且，铝材料为易于刻蚀的材料，易于进行图形化从而形成焊垫层105。
本实施例中，形成所述焊垫层105的步骤包括：
如图9所示，形成保形覆盖所述第一开口200底部和侧壁、以及第一钝化层102的焊垫材料层104。所述焊垫材料层104用于后续形成焊垫层105。
本实施例中，采用溅射(sputter)工艺形成所述焊垫材料层104。溅射工艺的成本低，工艺兼容性高。
形成所述焊垫材料层104后，位于所述第一钝化层102和所述顶层互连线101上的焊垫材料层104围成第二开口300。
本实施例中，形成所述焊垫材料层104后，所述保护环区I第二开口300的开口宽度为3.5μm至4.5μm，所述保护环区I第二开口300的开口宽度较大，从而能够显著降低后续第二钝化层中发生断裂问题、以及缓冲层中产生气泡缺陷的概率，进而使提高半导体结构的可靠性和凸块制程成品率的效果更为显著。
如图10所示，图形化所述焊垫材料层104(如图9所示)，去除所述第一钝化层102部分顶部的焊垫材料层104，剩余所述焊垫材料层104作为所述焊垫层105。
相应地，形成所述焊垫层105后，位于所述第一钝化层102部分顶部的焊垫层105与所述第一开口200中的焊垫层105也围成第二开口300。
本实施例中，图形化所述焊垫材料层104的步骤包括：形成第二掩膜层106(如图10所示)，所述第二掩膜层106填充于所述第二开口300内且覆盖第二开口300两侧焊垫材料层104的部分顶部；以所述第二掩膜层106为掩膜，刻蚀所述焊垫材料层104，剩余所述焊垫材料层104作为所述焊垫层105。
本实施例中，所述第二掩膜层106与第一掩膜层103的材料相同，所述第二掩膜层106的材料为光刻胶。
本实施例中，采用干法刻蚀工艺，去除位于所述第一钝化层102部分顶部的焊垫材料层104。干法刻蚀工艺具有各向异性刻蚀的特性，且剖面控制性较好，有利于使所述焊垫层105的形貌满足工艺需求。
结合参考图11，形成所述焊垫层105后，还包括：去除所述第二掩膜层106。具体地，采用灰化工艺去除所述第二掩膜层106。
参考图12，形成保形覆盖所述焊垫层105和所述第一钝化层102的第二钝化层107。
所述第二钝化层107用于对晶圆起到保护作用、以及在后续工艺制程中起到缓冲作用。
由前述可知，所述保护环区I第二开口300(如图11所示)的开口宽度较大，因此，在所述形成第二钝化层107的过程中，第二钝化层107在所述保护环区I第二开口300的底部和侧壁的覆盖能力较好，有利于提高第二钝化层107的厚度均一性、降低第二钝化层107发生断裂问题的概率，进而提高了第二钝化层107的保护效果。
所述第二钝化层107的材料为氧化硅和氮化硅中的一种或两种。本实施例中，所述第二钝化层107为叠层结构。所述第二钝化层107相应包括底部第二钝化层(图未示)和顶部第二钝化层(图未示)。具体地，所述底部第二钝化层的材料为氧化硅，所述顶部第二钝化层的材料为氮化硅。
所述第二钝化层107的厚度不宜过大。如果所述第二钝化层107的厚度过大，即使所述保护环区I第二开口300的开口宽度较大，也可能导致第二钝化层107的厚度均一性较差进而产生应力不均的问题，进而增加第二钝化层107发生断裂问题的风险，而且，形成第二钝化层107后，第二开口300的剩余空间可能过小，后续形成缓冲层的步骤中，保护环区I第二开口300中的缓冲层内也可能产生空洞等缺陷，缓冲层在后续制程中产生气泡缺陷的风险也较大。为此，本实施例中，所述第二钝化层107的厚度小于0.5倍的所述第二尺寸d2。
本实施例中，采用化学气相沉积工艺形成所述第二钝化层107。化学气相沉积工艺的成本低，工艺兼容性较高。
结合参考图13，本实施例中，形成所述第二钝化层107后，还包括：形成位于所述芯片区的缓冲层108。
所述缓冲层108用于在后续工艺制程中起到缓冲作用，防止芯片受到损伤。
本实施例中，所述缓冲层108的材料为聚合物。
具体地，所述缓冲层108的材料为光敏性聚合物，所述缓冲层108的材料可以为光敏性聚酰亚胺(Polyimide，PI)、光敏性聚苯并恶唑(Polybenzoxazole，PBO)或光敏性苯并环丁烯(Benzocyclobutene，BCB)。通过使所述缓冲层108的材料为光敏性聚合物，从而可以在形成缓冲材料层后，通过曝光处理的方式图形化缓冲材料层以形成缓冲层108，有利于提高工艺兼容性、降低工艺复杂度。本实施例中，所述缓冲层108的材料为光敏性聚苯并恶唑。
由前述可知，所述保护环区I第二开口300的开口宽度较大，即使因对准偏差导致缓冲层108还形成于保护环区I的第二开口200中，保护环区I第二开口200中的缓冲层108内产生空洞等缺陷的概率也较低，后续制程(例如：凸块制程)通常包括高温处理的步骤，所述聚合物材料中产生气泡缺陷的概率也较低，相应保证了所述缓冲层108的缓冲效果并提高半导体结构的可靠性和工艺制程的良率。
形成所述缓冲层108后，后续制程通常还包括：形成保形覆盖第二钝化层107和缓冲层108的凸块下金属层(UBM)(图未示)，所述第二钝化层107和缓冲层108的质量较好，且保护环区I第二开口300的开口宽度较大，相应提高UBM的形成质量、降低UBM内发生断线问题的概率，进而提高后续凸块制程的成品率。
相应的，本发明还提供一种半导体结构。参考图13，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底(图未示)，所述基底包括保护环区I；顶层互连线101，位于所述基底上；介电层100，位于所述基底上的顶层互连线101之间，且露出所述顶层互连线101；第一钝化层102，位于所述介电层100上，所述第一钝化层102中形成有露出所述顶层互连线101顶部的第一开口200(如图8所示)，且所述保护环区I的第一开口200的开口宽度为第一尺寸d1(如图8所示)；焊垫层105，位于所述第一开口200的底部和侧壁、以及所述第一开口200两侧第一钝化层102的部分顶部，位于所述第一开口200底部上的所述焊垫层105的厚度为第二尺寸d2(如图10所示)；其中，所述第一尺寸d1大于或等于1.5倍的所述第二尺寸d2；第二钝化层107，保形覆盖于所述焊垫层105和第一钝化层102。
所述第一尺寸d1大于或等于1.5倍的所述第二尺寸d2，本实施例通过适当增大所述保护环区I第一开口200的开口宽度，从而与焊垫层105的厚度相配合，使所述保护环区I第一钝化层102部分顶部的焊垫层105与第一开口200中的焊垫层105所围成第二开口300(如图11所示)的开口宽度也较大，从而第二钝化层107在第二开口300底部和侧壁的覆盖能力较好，进而提高第二钝化层107的厚度均一性、降低第二钝化层107发生断裂问题的概率，相应提高第二钝化层107的保护效果。
而且，所述基底中通常还包括与所述保护环区I相邻的芯片区(图未示)，所述半导体结构通常也包括位于芯片区的缓冲层108，所述保护环区I第二开口300的开口宽度较大，即使在形成缓冲层108的过程中，因对准偏差导致缓冲层108还形成于保护环区I的第二开口300中，保护环区I第二开口中的缓冲层108内产生空洞等缺陷的概率也较低，相应提高缓冲层108的形成质量并降低在后续制程中缓冲层108内产生气泡缺陷的概率，从而保证缓冲层108的缓冲效果且提高半导体结构的可靠性和工艺制程良率，此外，后续制程还包括：形成保形覆盖第二钝化层107和缓冲层的凸块下金属层(UBM)，UBM的形成质量也较好，UBM内发生断线问题的概率也较低，进而提高后续凸块制程的成品率。
综上，本发明实施例有利于提高半导体结构的可靠性和凸块制程的成品率。
所述基底用于为半导体器件的形成以及工艺制程提供工艺平台。
本实施例中，所述基底包括衬底(图未示)，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述基底还可以包括其他结构，例如，栅极结构、掺杂区、浅沟槽隔离结构等。其中，所述栅极结构可以为金属栅结构或多晶硅栅结构。所述基底内还能够形成有元器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。
晶圆由多个芯片组成，因此，所述基底通常包括形成有芯片的芯片区(图未示)，所述芯片区与所述保护环区I相邻，所述保护环区I用于对芯片区起到保护作用。
具体地，所述保护环区I环绕所述芯片区，从而防止芯片区在后续晶圆切割的步骤中受到机械损伤，所述保护环区I还能够对芯片区起到密封以及静电屏蔽的作用。
所述介电层100用于实现相邻互连结构之间或相邻器件之间的电隔离。
本实施例中，所述介电层100为金属层间介电层，从而为互连结构的形成提供工艺平台、以及实现后段制程中互连结构之间的电隔离。本实施例中，所述介电层100用于实现顶层互连线101之间的电隔离。
为此，所述介电层100的材料为低介电常数介质材料(低介电常数介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低介电常数介质材料(超低介电常数介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述介电层100的材料为超低介电常数介质材料，从而降低后段金属互连结构之间的寄生电容，进而减小后段RC延迟。具体地，所述超低介电常数介质材料可以为SiOCH。
所述顶层互连线101用于实现所述基底100中半导体器件与外部电路的电连接。本实施例中，所述顶层互连线101的材料为铜。铜的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低所述顶层互连线101的电阻，相应降低了功耗。
所述第一钝化层102用于对顶层互连线101和介电层100起到保护作用。
所述第一开口200露出所述顶层互连线101，从而为焊垫层105的形成提供工艺基础，进而实现所述顶层互连线101与外部电路的电连接。
需要说明的是，由于所述保护环区I的面积通常比较小，所述第一尺寸d1也不能过大，否则容易导致所述保护环区I第一开口200的开口宽度大于对应的顶层互连线101的宽度，或者，容易导致所述保护环区I相邻第一开口200之间的间距过小，容易增加工艺风险。为此，本实施例中，所述第一尺寸d1为所述第二尺寸的1.5倍至2.5倍。
所述保护环区I第一开口200的开口宽度与对应顶层互连线101的宽度的比值也不宜过小，否则所述保护环区I第一开口200的宽度难以达到前述对第一尺寸d1的要求。本实施例中，所述保护环区I第一开口200的开口宽度与对应的顶层互连线101宽度的比值为0.9至1，从而能够与对应顶层互连线101的宽度相配合，实现改善半导体结构的可靠性和凸块制程成品率的效果，且降低工艺风险、提高工艺兼容性。
具体地，为了显著提高所述第二开口300的开口宽度，提高半导体结构的可靠性和凸块制程成品率。本实施例中，结合参考顶层互连线101的宽度以及焊垫层105的目标厚度，所述第一尺寸d1为3μm至5μm。
所述第一钝化层102的材料为氧化硅和氮化硅中的一种或两种。本实施例中，所述第一钝化层102为叠层结构。所述第一钝化层102相应包括底部第一钝化层(图未示)和顶部第一钝化层(图未示)。具体地，所述底部第一钝化层的材料为氧化硅，所述顶部第一钝化层的材料为氮化硅。
需要说明的是，所述第一钝化层102的厚度不宜过小，也不宜过大。如果所述第一钝化层102的厚度过小，所述第一钝化层102难以起到相应的保护作用，且容易降低工艺制程的兼容性；如果所述第一钝化层102的厚度过大，在第一尺寸d1和第二尺寸d2不变的情况下，所述第一开口200的深宽比相应过大，反而会降低第二钝化层107和缓冲层108的形成质量，进而容易降低半导体结构的可靠性和后续凸块制程的成品率。为此，本实施例中，所述第一钝化层102的厚度为所述第二尺寸的0.5倍至3倍，从而能够与保护环区I第一开口200的宽度互相配合，使所述第一开口200起到相应的保护效果，同时提高工艺兼容性、降低工艺风险。
所述焊垫层105用于实现所述顶层互连线101与外部电路的电连接。所述焊垫层105还用于为后续形成连接结构(例如：凸块bump)提供工艺基础。其中，所述保护环区I的焊垫层105用于对芯片区起到保护作用。
所述保护环区I第一开口200的开口宽度较大，位于所述保护环区I第一开口200中的焊垫层105与顶层互连线101的接触面积相应较大，有利于提高所述保护环区I对芯片区的保护效果。
本实施例中，所述焊垫层105的材料为铝。铝材料为易于获得的金属材料，有利于节约成本，而且，铝材料为易于刻蚀的材料，易于进行图形化从而形成焊垫层105。
本实施例中，所述第一钝化层102部分顶部的焊垫层105与所述第一开口200中的焊垫层105围成第二开口300(如图11所示)。
本实施例中，根据所述第一尺寸d1和第二尺寸d2的实际数值，所述保护环区I第二开口300的开口尺寸为3.5μm至4.5μm，所述保护环区I第二开口300的开口宽度较大，从而能够显著降低第二钝化层107中发生断裂问题、以及缓冲层108中产生气泡缺陷的概率，进而使提高半导体结构的可靠性和凸块制程成品率的效果更为显著。
所述第二钝化层107用于对晶圆起到保护作用、以及在工艺制程中起到缓冲作用。
所述第二钝化层107的材料为氧化硅和氮化硅中的一种或两种。本实施例中，所述第二钝化层107为叠层结构。所述第二钝化层107相应包括底部第二钝化层(图未示)和顶部第二钝化层(图未示)。具体地，所述底部第二钝化层的材料为氧化硅，所述顶部第二钝化层的材料为氮化硅。
所述第二钝化层107的厚度不宜过大。如果所述第二钝化层107的厚度过大，即使保护环区I第二开口300的开口宽度较大，也可能导致第二钝化层107的厚度均一性较差进而产生应力不均的问题，进而增加第二钝化层107发生断裂问题的风险，而且，所述第二钝化层107的厚度过大容易导致第二开口300的剩余空间也可能过小，保护环区I第二开口300中的缓冲层108内也可能产生空洞等缺陷，缓冲层108在后续制程中产生气泡缺陷的风险也较大，容易降低半导体结构的可靠性和后续凸块制程的成品率。为此，本实施例中，所述第二钝化层107的厚度小于0.5倍的所述第二尺寸d2。
所述半导体结构还包括：缓冲层108，位于所述芯片区上。
所述缓冲层108用于在后续工艺制程中起到缓冲作用，防止芯片受到损伤。
本实施例中，所述缓冲层108的材料为聚合物。
具体地，所述缓冲层108的材料为光敏性聚合物，所述缓冲层108的材料可以为光敏性聚酰亚胺、光敏性聚苯并恶唑或光敏性苯并环丁烯。通过使所述缓冲层108的材料为光敏性聚合物，从而可以在形成缓冲材料层后，通过曝光处理的方式图形化缓冲材料层以形成缓冲层108，有利于提高工艺兼容性、降低工艺复杂度。本实施例中，所述缓冲层108的材料为光敏性聚苯并恶唑。
由前述可知，所述保护环区I第二开口300的开口宽度较大，即使因对准偏差导致缓冲层108还位于保护环区I的第二开口200中，保护环区I第二开口200中的缓冲层108内产生空洞等缺陷的概率也较低，后续制程(例如：凸块制程)通常包括高温处理的步骤，所述聚合物材料中产生气泡缺陷的概率也较低，相应保证了所述缓冲层108的缓冲效果并提高半导体结构的可靠性和工艺制程的良率。
后续制程通常还包括：形成保形覆盖第二钝化层107和缓冲层108的凸块下金属层(UBM)(图未示)，所述第二钝化层107和缓冲层108的质量较好，且保护环区I第二开口300的开口较大，相应有利于提高UBM的形成质量、降低UBM内发生断线问题的概率，进而提高后续凸块制程的成品率。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括保护环区，所述基底上形成有介电层，所述介电层内形成有顶层互连线，所述介电层露出所述顶层互连线的顶部；
形成至少覆盖所述介电层和顶层互连线的第一钝化层，所述第一钝化层中形成有露出所述顶层互连线的第一开口，所述保护环区的第一开口的开口宽度为第一尺寸；
形成焊垫层，所述焊垫层覆盖所述第一开口的底部和侧壁、以及所述第一开口两侧第一钝化层的部分顶部，位于所述第一开口底部上的所述焊垫层的厚度为第二尺寸；其中，所述第一尺寸大于或等于1.5倍的所述第二尺寸；
形成保形覆盖所述焊垫层和所述第一钝化层的第二钝化层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一尺寸为所述第二尺寸的1.5倍至2.5倍。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一开口的步骤中，所述保护环区第一开口的开口宽度与对应的顶层互连线宽度的比值为0.9至1。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一开口的步骤中，所述第一尺寸为3μm至5μm。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一钝化层的步骤中，所述第一钝化层的厚度为所述第二尺寸的0.5倍至3倍。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二钝化层的步骤中，所述第二钝化层的厚度小于0.5倍的所述第二尺寸。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述焊垫层的步骤包括：形成保形覆盖所述第一开口底部和侧壁、以及第一钝化层的焊垫材料层；
图形化所述焊垫材料层，去除所述第一钝化层部分顶部的焊垫材料层，剩余所述焊垫材料层作为所述焊垫层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，采用溅射工艺形成所述焊垫材料层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一钝化层的步骤包括：形成覆盖所述介电层和顶层互连线的钝化材料层；在所述钝化材料层上形成具有掩膜开口的掩膜层，所述掩膜开口露出位于所述顶层互连线上的钝化材料层部分顶部；刻蚀所述掩膜开口露出的钝化材料层，剩余所述钝化材料层作为所述第一钝化层；
形成所述第一钝化层后，还包括：去除所述掩膜层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述钝化材料层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括芯片区，所述芯片区与所述保护环区相邻；
形成所述第二钝化层后，还包括：形成位于所述芯片区的缓冲层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述缓冲层的步骤中，所述缓冲层的材料为聚合物。
13.一种半导体结构，其特征在于，包括：
基底，所述基底包括保护环区；
顶层互连线，位于所述基底上；
介电层，位于所述基底上的顶层互连线之间，且露出所述顶层互连线；
第一钝化层，位于所述介电层上，所述第一钝化层中形成有露出所述顶层互连线顶部的第一开口，所述保护环区的第一开口的开口宽度为第一尺寸；
焊垫层，位于所述第一开口的底部和侧壁、以及所述第一开口两侧第一钝化层的部分顶部，位于所述第一开口底部上的所述焊垫层的厚度为第二尺寸；其中，所述第一尺寸大于或等于1.5倍的所述第二尺寸；
第二钝化层，保形覆盖于所述焊垫层和第一钝化层。
14.如权利要求13所述的半导体结构，其特征在于，所述第一尺寸为所述第二尺寸的1.5倍至2.5倍。
15.如权利要求13所述的半导体结构，其特征在于，所述保护环区的所述第一开口宽度与对应的顶层互连线宽度的比值为0.9至1。
16.如权利要求13所述的半导体结构，其特征在于，所述第一尺寸为3μm至5μm。
17.如权利要求13所述的半导体结构，其特征在于，所述第一钝化层的厚度为所述第二尺寸的0.5倍至3倍。
18.如权利要求13所述的半导体结构，其特征在于，所述第二钝化层的厚度小于0.5倍的所述第二尺寸。
19.如权利要求13所述的半导体结构，其特征在于，所述基底还包括芯片区，所述芯片区与所述保护环区相邻；
所述半导体结构还包括：缓冲层，位于所述芯片区上。
20.如权利要求19所述的半导体结构，其特征在于，所述缓冲层的材料为聚合物。
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