TW202420525A - 包括具有波浪形側壁的堆疊半導體晶片的結構及其形成方法 - Google Patents

Abstract

一種包括具有波浪形側壁的堆疊半導體晶片的結構及其形成方法。封裝結構包括相互接合在一起的第一晶粒與第二晶粒、第一包封體以及第二包封體。第一包封體側向地包覆第一晶粒，第二包封體側向地包覆第二晶粒，其中與第二包封體接觸的第二晶粒的第二介面在橫截面上為波浪形介面。

Description

包括具有波浪形側壁的堆疊半導體晶片的結構及其形成方法

半導體元件用於各種電子應用，例如個人電腦、手機、數位相機等電子設備。半導體元件通常藉由相繼地在半導體基材上沉積絕緣或介電層、導電層和半導體的材料層，並且使用微影技術對這些材料層進行圖案以形成電路構件和元件。通常，可於單一半導體晶圓上製造數十個或數百個積體電路。個別晶粒可藉由沿著切割線切割積體電路而被單體化。然後，再將個別晶粒分別封裝於多晶片模組或其他類型的封裝體中。

半導體產業藉由不斷減少最小特徵尺寸來持續改進各種電子構件（例如電晶體、二極體、電阻器、電容器等）的積集度，這使得更多的構件可被整合在給定的面積中。隨著特徵尺寸在高階半導體製造的節點中持續縮小，出現了必須解決的一些新挑戰。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

本說明中的用語「實質上（substantially）」（例如「實質上平的」中或「實質上共面」等）將被熟習此項技術者所理解。在一些實施例中，可去除形容詞「實質上」。在適用的情況下，用語「實質上」亦可包括具有「完整地（entirely）」、「完全（completely）」、「全部（all）」等的實施例。在適用的情況下，用語「實質上」亦可涉及90%或高於90%，例如95%或高於95%，尤其是99%或高於99%，包括100%。此外，例如「實質上平行」或「實質上垂直」等用語應被解釋為不排除與特定排列的微小偏差，且可包括例如最高達10度的偏差。措辭「實質上」不排除「完全」，例如「實質上不具有」Y的組成物可完全不具有Y。

本申請案也可以包括其他特徵和製程。舉例來說，測試結構可能包括在內，以幫助驗證測試3D封裝或3D積體電路元件。舉例來說，測試結構可包括形成在重分佈層中或形成在基材上形成測試墊，而這些測試墊允許測試3D封裝或3D積體電路、探頭及/或探頭卡的使用等。驗證測試可在最終結構進行以及中間結構上進行。此外，本申請所揭露的結構和方法可與整合了已知良好晶粒(Known good dies)的中間驗證的測試方法結合使用，以增加良率並且減少成本。

圖1至圖4是一些實施例中形成半導體晶粒的方法的剖視圖。

參考圖1，提供半導體元件100。在一些實施例中，半導體元件100可以是包含多個半導體晶粒的晶圓，隨後，晶圓被單體化為多個個別的半導體晶粒。半導體元件100可以包括基材101、一個或多個電氣構件103以及內連線結構110。電氣構件103形成於基材101中或基材101上。內連線結構110可以形成在基材101之上並且電性連接至電氣構件103。如圖1所示，半導體元件100可包括多個不同區，例如裝置區210、密封環區220、切割區230(也可以稱為切割道區)。在一些實施例中，在裝置區210中形成功能性電路，前述的功能性電路例如包括電氣構件103以及對應的內連線結構110的積體電路。密封環104可形成在裝置區210周圍的密封環區220中。舉例來說，密封環104可形成在密封環區220以側向地圍繞個別裝置區210的周邊。測試接點130可形成在切割區230中。在一些實施例中，切割區230例如是配置於鄰近的密封環區220之間。在隨後的切割製程期間，切割製程是沿著切割區230(例如，在切割區230中)進行，以將晶圓單體化為多個個別的半導體晶粒。為簡化描述，圖1僅顯示半導體元件100的部分，並未繪示出半導體元件100的所有細節。

基材101可為半導體基材，諸如摻雜或未摻雜的矽，或絕緣層覆半導體(SOI)基材的主動層。前述的半導體基材可以包括其他半導體材料，例如鍺；化合物半導體包括矽碳化物、砷化鎵、磷化物鎵、氮化物、磷化銦、銦砷化物及/或銦銻化物；合金半導體，包括鍺化矽、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述材料的組合。也可以使用其他型態的基材，例如多層基材或梯度基材。

電氣構件103，例如電晶體、二極體、電容器、電阻器等，可以使用任何合適的形成方法在基材101中及/或在基材101上中形成，並且可以藉由內連線結構110互連以形成功能電路。舉例來說，每個裝置區210中的電氣構件103藉由裝置區210中的對應（例如，上覆）內連線結構110互連以在裝置區210中形成積體電路晶粒的功能性電路。

在一些實施例中，內連線結構110包括形成在半導體基材101上的一個或多個介電層中的金屬化圖案(例如，導電特徵)。舉例來說，內連線結構110可包括導電特徵，例如在多個介電層115中形成的導線114和通孔112。在一些實施例中，介電層115包括合適的介電材料，例如氧化矽、氮化矽、氧氮化矽、前述材料的組合、前述材料的多層結構、或其類似物，且介電層115可使用合適的方法形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、積層(lamination)等方法。內連線結構110的導電特徵(例如，114、112)可由導電材料形成，例如銅，並且可以由合適的形成方法來形成，例如鑲嵌製程、雙重鑲嵌製程、電鍍製程等。為簡化描述，圖1將介電層115繪示為單層，而可以理解的是，內連線結構110的介電層115可包括多個介電層。

圖1進一步繪示出形成在密封環區220中的密封環104。如圖1中所示，密封環104可包括形成在介電層115中的通孔層和導線層。在一些實施例中，密封環104使用與導電特徵114/112相同的材料，並且在相同的處理步驟中形成。在俯視圖中，一些實施例中的密封環104圍繞（例如，環繞）其所對應的裝置區210。密封環104可保護裝置區210中的功能性電路免受機械應力的影響，並且還可以保護功能性電路免受由於切割製程期間的破裂或剝離所造成的損壞。在一些實施例中，密封環104是電性隔離的，也因此，密封環104不執行任何控制或信號處理功能。

接下來，可以藉由使用諸如CVD、PVD等合適的形成方法在內連線結構110上形成介電層121，諸如氧化矽。可執行平坦化製程，例如化學機械平坦化製程，以實現介電層121的水平上表面。

此後，藉由使用諸如CVD、PVD等合適的形成方法，在介電層121上形成介電層123，諸如氧化矽或氮化矽。在介電層123中形成多個導電墊124，並且形成多個通孔122以延伸通過介電層121，使得導電墊124電性連接至內連線結構110的導電特徵，進而完成接合結構120。在一些實施例中，可形成通孔122以接觸導電墊124與導電墊115。導電墊124與通孔122可藉由合適的導電材料並且使用產業中已知或使用的合適方法來形成，前述的導電材料例如為銅、金、鎢、鈷、前述材料的合金、前述材料的組合或其類似物。在一些實施例中，導電墊124是透過內連線結構110電性連接至下方的電氣構件103。在示例性實施例中，導電墊124例如包括一個或多個輸入/輸出(I/O)墊、凸塊墊或接合墊。

圖1進一步繪示出形成在切割區230中的測試接點130。如圖1中所示，測試接點130可包括形成在基材101中的測試裝置133以及行程在測試裝置133上的測試墊134。在一些實施例中，位於裝置區210內的導電墊124以及位於切割區230內的測試墊134在同一個製程期間一起形成。在某些實施例中，導電墊124和測試墊134中的材料包括鋁(Al)、鋁合金或其組合。

在一些實施例中，測試墊134是藉由內連線結構電性連接至下方的測試元件或測試電路133，且內連線結構位於測試墊134與下方的測試元件或測試電路133之間。在一些實施例中，測試墊134包括晶圓驗收測試(WAT)墊及/或光學臨界尺寸(OCD)墊。在晶圓測試期間，位於切割道上的測試墊134藉由用以測試的探頭電性連接至外部端子。選擇測試墊134以測試晶圓的不同性質，如漏電流、崩潰電壓、臨限電壓和有效通道長度，飽和電流、閘極氧化物厚度、臨界尺寸、接觸電阻和電性連接。也就是說，在本實施例中，測試墊134只電性連接至切割區230中的測試裝置133，而不電性連接至裝置區210中的電氣構件103。

在形成接合結構120之後，可在圖1的結構上形成光阻材料。在一些實施例中，光阻材料覆蓋介電層123、導電墊124以及測試墊134。圖2繪示了當光阻材料包括負光阻時，用具有開口255的罩幕250作為光罩並且用雷射光束260照射光阻材料的示意圖。進行顯影製程之後，如圖2所示，將光阻材料圖案化以形成具有開口245的光阻圖案240。在一些實施例中，罩幕250中的開口255可對應於光阻圖案240中的開口245。在頂視圖中，開口245可以側向地包圍切割區230中的測試接點130，以避免開口245在隨後的切割製程期間向下延伸而接觸到測試接點130。

需要注意的是，罩幕250中的開口255具有圓角或者波浪形側壁255s。在一些實施例中，波浪形側壁255s由光學鄰近校正（OPC）組成，而光學鄰近校正可使用微影增強技術調整側壁255s的輪廓。在此情況下，將波浪形側壁255s的輪廓複製成光阻圖案240，以使得開口245也具有相同的波浪形側壁245s。此外，藉由使用OPC，開口245及/或開口255的俯視形狀也可具有各種弧形、圓角和波浪形輪廓等的周邊。

參考圖3，可沿著切割區230中的切割路徑執行切割製程360，諸如電漿切割製程，以形成開口345(例如，俯視圖中的溝渠)。電漿切割製程360可蝕刻被光阻圖案240中的圖案(例如，開口245)所暴露出的部分半導體元件100。在一些實施例中，開口345可延伸通過介電層123/121/115以到達基材101的底面。換句話說，開口345也會延伸貫穿基材101。在一些替代實施例中，開口345可以延伸到但不貫穿基材101，然後，可以從基材101的背側（例如，背對內連線結構110的那一側）執行背側研磨製程，例如化學機械研磨，以減少基材101的厚度，因此將半導體元件100（例如，晶圓）分開。

在一些實施例中，電漿切割製程是乾電漿製程，諸如深反應離子蝕刻（DRIE），而深反應離子蝕刻包括使用含氟的蝕刻劑，例如CF ₄、SF ₆、氟基礎的相關氣體等，或前述之組合。電漿切割製程可在基材中蝕刻出很窄、很深的垂直溝渠，以使個別的晶粒彼此分開。使用刀具切割所衍伸的問題，例如晶粒碎裂或開裂，可藉由電漿切割製程避免，進而改進製程的良率。與使用刀具進行切割不同，電漿切割製程避免了或減少了對晶圓表面及/或側壁的損壞，進而獲得更大的晶粒強度、元件可靠度獲得改善，且元件壽命更長。由於電漿切割製程的切割路徑較窄，切割區可以做得更窄，從而允許在晶圓中形成更多的晶粒，以減少每個晶粒的產量成本。另外，電漿切割製程可以同時沿著多個切割路徑進行，從而增加製程的產能。

需要注意的是，光阻圖案240中的開口245是為了移除側向環繞切割區230中測試接點130的介電層123/121/115而設計，以使開口345不與測試接點130接觸。意即，在電漿切割製程360期間，只有開口245正下方的介電層123/121/115會被移除，不會遇到內連線結構110中的導電特徵、接合結構120中的導電特徵以及測試接點130。在一些實施例中，導電特徵（例如金屬）的蝕刻速率低於電漿切割製程期間的介電層（例如氧化矽）的蝕刻速率。如果電漿切割製程遇到導電特徵（例如，金屬），開口345就不會輕易貫穿半導體元件100，而開口345的側壁輪廓會變得更為陡峭。陡峭的側壁可導致應力集中，從而導致不希望的裂紋。

在本實施例中，電漿切割製程360可以輕鬆地複製開口245的輪廓，以使開口345具有相同的波浪形側壁345s。與使用刀具進行切割不同，開口345的側壁345s可在電漿切割製程360之後具有更平滑的表面以及輪廓。在一些實施例中，開口345具有介於約1微米至約100微米範圍內的平均寬度345w，例如10μm。當平均寬度345w小於1微米時，開口345難以維持其平滑或波浪形側壁345s。當平均寬度345w大於100μm時，開口345可能會與測試接點130接觸，從而形成陡峭的側壁。此外，藉由在光阻圖案240中定義開口245的形狀以及電漿切割製程360，開口345的俯視形狀也可具有各種弧形、圓角、波浪形輪廓等的周邊。在一些實施例中，開口345不與內連線結構110中的導電特徵、接合結構120中的導電特徵以及測試接點130接觸。也就是說，開口345的側壁345s是不具有金屬材料的。

參考圖4，在移除光阻圖案240以及位在開口345之間的部分半導體元件100之後，半導體元件100被單體化以形成成多個個別的半導體晶粒400。在一些實施例中，形成開口445以貫穿半導體元件100，以將半導體元件100劃分為多個半導體晶粒400。在一些實施例中，開口445可具有介於約10微米至約500微米範圍內的平均寬度445w，例如120微米。如上所述，每個半導體晶粒400可具有平滑或波浪形側壁400s，且每個半導體晶粒400的俯視形狀也可具有各種弧行、圓角、波浪形的輪廓、或其類似形狀的周邊，詳見下文。在一些實施例中，半導體晶粒400的側壁400s與密封環104之間藉由介電層115物理性地隔開約1微米至約1000微米的距離D1，例如200微米。

圖5A至圖5F是各種實施例中半導體晶粒的俯視圖。

參照圖5A，提供半導體晶粒400A，其具有四個角落C1以及四個邊緣E1。在一些實施例中，角落C1具有平坦側邊，而邊緣E1有一個弧形側邊。與平坦側邊相比，弧形側邊可具有波峰(wave crest)。意即，邊緣E1上的每一個點的斜率是連續變化的。

參考圖5B，提供半導體晶粒400B，其具有四個角落C2以及四個邊緣E2。在一些實施例中，角落C2有一個平坦側邊，而邊緣E2有波浪形側邊。與具有一個波峰的弧形側邊相比，波浪形側壁可具有至少一個波峰以及至少一個波谷，且波峰與波谷相連。意即，邊緣E2上的每一個點的斜率是連續變化的。在一些實施例中，邊緣E2中有多個波峰以及多個波谷，且多個波峰與多個波谷相連。在此情況下，藉由兩個鄰近波峰所測得的波長可能大於或等於1微米，而波峰的振幅可大於或等於1微米。

參考圖5C，提供一個半導體晶粒400C，其具有四個角落C3以及四個邊緣E3。在一些實施例中，角落C3有一個弧形側邊，而邊緣E3有一個波浪形側邊。與具有平坦側邊的角落C2相比，弧形或彎曲形角落C3可只具有一個波峰。在一些實施例中，弧形或彎曲形角落C3具有介於約1微米至約100微米範圍內的曲率半徑，例如10微米。

參考圖5D，提供一個半導體晶粒400D，其具有四個角落C4以及四個邊緣E4。在一些實施例中，角落C4具有波浪形側邊，而邊緣E4也具有波浪形側邊。與弧形角落C3相比，具有波浪形側邊的角落C4可具有至少一個波峰以及至少一個波谷，且波峰與波谷相連。意即，角落C4上的每一個點的斜率是連續變化的。在一些實施例中，角落C4具有多個波峰和多個波谷，且多個波峰與多個波谷相連。在此情況下，藉由兩個鄰近波峰所測得的波長可大於或等於1微米，且波峰的振幅可大於或等於1微米。

參考圖5E，提供一個半導體晶粒400E，其具有四個角落C5以及四個邊緣E5。在一些實施例中，角落C5有一個弧形側邊，而邊緣E5具有一個平坦側邊。

參考圖5F，提供一個半導體晶粒400F，其具有四個角落C6以及四個邊緣E6。在一些實施例中，角落C6具有一個波浪形側邊，而邊緣E6具有一個平坦側邊。

圖6到圖7是一些實施例中形成封裝結構的方法剖視圖。

參考圖6，提供載板602。在一些實施例中，載板602可由例如矽、高分子、高分子複合物、金屬箔、陶瓷、玻璃、玻璃環氧樹脂、鈹氧化物、膠帶等材料製成，或者，載板602可由用於結構支撐的其他合適材料製成。在本實施例中，載板602為玻璃基板。

在載板602上形成介電層604。在一些實施例中，介電層604可為形成在載板602上的光敏感性的聚苯并噁唑(PBO)或聚醯亞胺(PI)層。在其他實施例中，介電層604可由其他光敏感性或非光敏感性的介電材料製成，例如氧化矽、氮化矽、低介電常數介電材料(例如碳摻雜氧化物)、極低介電常數介電材料(例如多孔碳摻雜二氧化矽)、前述材料的組合等。

提供第一晶粒600。在一些實施例中，第一晶粒600包括單晶片系統或系統晶片（SoC），而單晶片系統或系統晶片（SoC）包括幾個不同的積體電路，即積體電路或處理器，連同記憶體和I/O介面。每個積體電路將電腦或其他電子系統的各種構件整合為一個半導體晶片。前述的各種構件包括數位、類比、混合信號，通常還有射頻功能。此外，SoC將處理器（或控制器）與高階周邊設備（如圖像處理單元（GPU）、Wi-Fi模組或協同處理器）整合在一起。在SoC的架構中，邏輯構件和記憶體構件都製造在同一個矽晶圓中。為了行動裝置的高效計算，可使用多核心處理器，其中多核心處理器包括大量的記憶體，諸如幾千兆字節的記憶體。在一些替代的實施例中，第一晶粒600可以是專用積體電路(ASIC)晶粒。在一些其他實施例中，第一晶粒600是邏輯晶粒。

具體來說，第一晶粒600可包括基材601以及位在基材601上的內連線結構610。基材601與內連線結構610的材料及形成方法類似於前述實施例中的基材101與內連線結構110的材料以及形成方法。因此，此處省略其細節。

第一晶粒600還包括第一鈍化層627、導電墊628以及第二鈍化層629。第一鈍化層627可形成在內連線結構110之上，以便為形成在其下方的結構提供一定程度的保護。第一鈍化層627可由一種或多種合適的介電材料，如氧化矽、氮化矽、低介電常數介電材料（如碳摻雜氧化物）、極低介電常數介電材料（如多孔碳摻雜二氧化矽）、前述材料的組合等形成。第一鈍化層627可藉由CVD的製程形成，儘管可以使用任何合適的製程。在第一鈍化層627上形成導電墊628，且導電墊628電性連接至位於下方的內連線結構110中的導電特徵。導電墊628可包括鋁，但也可替代地使用其他材料，例如銅。導電墊628可藉由使用任何其他合適的製程來形成。第二鈍化層629可形成以跟導電墊628以及第一鈍化層627中的表面重疊。第二鈍化層629可由一種或多種合適的介電材料，如氧化矽、氮化矽、低介電常數介電材料（如碳摻雜氧化物）、極低介電常數介電材料（如多孔碳摻雜二氧化矽）、前述材料的組合等形成。第二鈍化層629可以藉由諸如CVD的製程形成，儘管可以使用任何合適的製程。

拾取第一晶粒600並且將第一晶粒600放置在載板602上。具體來說，第一晶粒600可具有彼此相對的前側600a以及背側600b。第一晶粒600的前側600a面向載板602，而第一晶粒600的背側600b則面向上方。第一晶粒600的前側600a可以藉由非金屬-非金屬接合，例如介電材料-介電材料接合或融合接合，接合至載板602上。在一些實施例中，第一晶粒600藉由介電層604與第二鈍化層629的接觸而貼附到載板602上。

接著，在載板602上形成第一包封體615，以側向地包覆第一晶粒600。在一些實施例中，第一包封體615包括無機介電材料，其可以是氧化物基礎的介電材料，例如氧化矽。舉例來說，氧化矽可由四乙氧基矽烷(TEOS)形成。前述的形成方法可包括化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDPCVD)等。在本實施例中，第一包封體615可稱為間隙填充層。在一些替代實施例中，第一包封體615包括模製化合物、模製底部填充劑、樹脂（如環氧樹脂）、前述材料的組合等。形成第一包封體615的方法包括模塑製程、模製底部填充(MUF)製程或前述製程的組合。

應注意的是，第一晶粒600具有由圖1至圖4中所繪示的步驟所形成的波浪形側壁600s。在本實施例中，第一晶粒600的側壁600s與第一包封體615接觸的介面S1也是平滑或波浪形的介面，如圖6中的橫截面所示。與平坦介面或垂直介面相比，波浪形介面S1能夠增加第一晶粒600的側壁600s與第一包封體615之間的接觸面積，從而增強第一晶粒600的側壁600s與第一包封體615之間的黏著性。此外，平滑介面S1能夠降低應力，從而避免裂紋及/或第一包封體615的分層問題，並且改善可靠度。與平坦介面或垂直介面相比，平滑或波浪形介面S1可具有至少一個波峰以及至少一個波谷，且波峰與波谷相連。意即，介面S1上的每一個點的斜率是連續變化的。在一些實施例中，介面S1是沒有金屬材料的。

此後，藉由使用諸如CVD、PVD等的合適的形成方法，在第一包封體615以及第一晶粒600的背側600b上形成諸如氧化矽或氮化矽的介電層630。在介電層630中形成導電墊634，以藉由嵌入在基材601中的半導體通孔(TSV)605電性連接至內連線結構610的導電特徵。

在介電層630中形成導電墊634之後，拾取第二晶粒400與第三晶粒500，並且將第二晶粒400與第三晶粒500以並排方式放置在第一晶粒600的背側600b上。具體來說，第二晶粒400可具有彼此相對的前側400a以及背側400b。第二晶粒400的前側400a面向第一晶粒600的背側600b，而第二晶粒400的背側400b則面向上方。第二晶粒400的前側400a可藉由混合接合的方式接合至第一晶粒600的背側600b上。在一些實施例中，混合接合至少涉及兩種型態的接合，包括金屬-金屬接合以及非金屬-非金屬接合，例如介電材料-介電材料接合或融合接合。在一些實施例中，藉由導電墊124與導電墊634的接觸以及介電層123與介電層630的接觸，第二晶粒400可貼附到第一晶粒600上。在一些實施例中，第一晶粒600與第二晶粒400可以是同種型態的晶粒，也可以是不同種型態的晶粒。第二晶粒400可包括記憶體晶粒，例如高頻寬記憶體(HBM)晶粒。在本實施例中，第一晶粒600是邏輯晶粒，而第二晶粒400是記憶體晶粒。

另一方面，第三晶粒500可藉由非金屬-非金屬接合，例如介電材料-介電材料接合或融合接合，接合到第一晶粒600的背側600b上。在一些實施例中，第三晶粒500藉由介電層523與介電層630的接觸而貼附到第一晶粒600上。在實施例中，第三晶粒500是擬晶粒（dummy die）。此處，當元件被描述為“擬”時，該元件是電性浮置的或是與其他元件電性隔離的。舉例來說，第三晶粒500中不包括功能性電路、元件或金屬化結構。

接著，在介電層630上形成第二包封體625，以側向地包覆第二晶粒400與第三晶粒500。在一些實施例中，第二包封體625包括無機介電材料，其可以是氧化物基礎的介電材料，例如氧化矽。舉例來說，氧化矽可由四乙氧基矽烷(TEOS)形成。前述的形成方法可包括化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDPCVD)等。在本實施例中，第二包封體625可稱為間隙填充層。在一些替代實施例中，第二包封體625包括模製化合物、模製底部填充劑、樹脂(如環氧樹脂)、前述材料的組合等。第二包封體625的形成方法包括模塑製程、模製底部填充(MUF)製程或前述製程的組合。

應當注意的是，第二晶粒400具有由圖1至圖4中繪示的步驟所形成的波浪形側壁400s。在本實施例中，第二晶粒400的側壁400s與第二包封體625接觸的介面S2也是平滑或波浪形的介面，如圖6的橫截面所示。與平坦介面或垂直介面相比，波浪形介面S2能夠增加第二晶粒400的側壁400s與第二包封體625之間的接觸面積，從而增強第二晶粒400的側壁400s與第二包封體625之間的黏著性。此外，平滑介面S2能夠降低應力，從而避免裂紋及/或第二包封體625的分層問題，並可改善可靠度。在一些實施例中，介面S2是沒有金屬材料的。此外，第三晶粒500也具有平滑或波浪形側壁400s，其可以進一步增加黏著並減少應力，從而避免第二包封體625的裂紋及/或分層問題，並可改善可靠度。

此後，在第二晶粒400的背側400b、第三晶粒500以及第二包封體625的上方形成其上具有介電層644的附加載板642。

參見圖7，將圖6中所繪示的結構倒置，以使第一晶粒600的前側600a面向上方。接下來，藉由研磨製程移除載板602以及介電層604，以暴露第二鈍化層629以及第一包封體615。然後，將第二鈍化層629圖案化以形成開口705，從而完成封裝結構P1。在一些實施例中，開口705暴露導電墊628，以利導電墊628連接至外部電路或構件。

雖然所述的實施例提供了晶粒採背對背配置的封裝結構，但本揭露的實施例不以此為限。在一些替代的實施例中，其他晶粒採面對面配置的封裝結構也提供如後所示。

圖8到圖10是各種實施例中封裝結構的剖視圖。

參考圖8，提供底部晶粒800。在一些實施例中，底部晶粒800可以是專用積體電路（ASIC）晶片、類比晶片、感測器晶片、無線及射頻晶片、電壓調節器晶片或記憶體晶片。在本實施例中，底部晶粒800可以是晶圓，而此晶圓具有多個功能相同或功能不同的晶粒。具體而言，底部晶粒800包括基材、內連線結構以及接合結構，前述構件在上文中已有描述，故於此不再重述。

接下來，將頂部晶粒400倒置並安裝在底部晶粒800上。詳細來說，頂部晶粒400與底部晶粒800是藉由混合接合以彼此面對面的方式接合在一起。在一些實施例中，混合接合至少涉及兩種型態的接合，包括金屬-金屬接合以及非金屬-非金屬接合，例如介電材料-介電材料接合或融合接合。

在接合之後，在底部晶粒800上形成包封體815以側向地包覆頂部晶粒400。在一些實施例中，包封體815包括無機介電材料，其可以是氧化物基礎的介電材料，例如氧化矽。舉例來說，氧化矽可以由四乙氧基矽烷(TEOS)形成。前述的形成方法可以包括化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDPCVD)等。在本實施例中，包封體815可稱為間隙填充層。在一些替代的實施例中，包封體815包括模製化合物、模製底部填充劑、樹脂(如環氧樹脂)、前述材料的組合等。包封體815的形成方法包括模塑製程、模製底部填充(MUF)製程或前述製程的組合。

應當注意的是，頂部晶粒400具有由圖1至圖4中繪示出的步驟所形成的波浪形側壁400s。在本實施例中，頂部晶粒400的側壁400s與包封體815接觸的介面S2也是一個平滑或波浪形的介面，如圖8的橫截面所示。與平坦介面或垂直介面相比，波浪形介面S2能夠增加頂部晶粒400的側壁400s與包封體815之間的接觸面積，從而增強頂部晶粒400的側壁400s與包封體815之間的黏著性。此外，平滑介面S2能夠降低應力，從而避免裂紋及/或包封體815的分層問題，並可改善可靠度。

此後，在包封體815中形成至少一個介電通孔(TDV)805以電性連接至底部晶粒800以及即將形成的導電墊828。在一些實施例中，介電通孔805包括導電通孔。導電通孔是由銅、銅合金、鋁、鋁合金或前述材料的組合所組成。在一些其他的實施例中，介電通孔805還包括圍繞著導電通孔的擴散阻擋層(未繪示)。擴散阻擋層由Ta、TaN、Ti、氮化鈦、CoW或前述材料的組合所製成，並且可以藉由諸如電化學電鍍製程、CVD、原子層沉積(ALD)、PVD等合適的製程形成。

在形成介電通孔805之後，可以在頂部晶粒400與包封體815上形成第一鈍化層827，以為其下方的結構提供一定程度的保護。第一鈍化層827可由一種或多種合適的介電材料(如氧化矽、氮化矽)、低介電常數介電材料(如碳摻雜氧化物)、極低介電常數介電材料(如多孔碳摻雜二氧化矽)、前述材料的組合等形成。第一鈍化層827可藉由諸如CVD的製程形成，儘管可以使用任何合適的製程。導電墊828形成在第一鈍化層827上並且電性連接至其下方的介電通孔805。導電墊828可包括鋁，但也可替代地使用其他材料，例如銅。導電墊828可以藉由使用任何其他合適的製程來形成。形成第二鈍化層829以與導電墊828以及第一鈍化層827部分重疊，從而完成封裝結構P2的製作。第二鈍化層829可由一種或多種合適的介電材料(如氧化矽)、氮化矽、低介電常數介電材料(如碳摻雜氧化物)、極低介電常數介電材料(如多孔碳摻雜二氧化矽)、前述材料的組合等形成。第二鈍化層829可藉由諸如CVD的製程形成，儘管可以使用任何合適的製程。

參考圖9，圖9的封裝結構P3類似於圖8的封裝結構P2。兩者之間的主要區別在於，封裝結構P3還包括嵌在頂部晶粒400中的半導體通孔(TSV)905，以將頂部晶粒400的內連線結構電性連接至用以連接外部電路或構件的導電墊828。

參考圖10，圖10的封裝結構P4類似於圖9的封裝結構P3。兩者的主要區別在於，封裝結構P4還包括嵌入底部晶粒的半導體通孔(TSV)1005，以將底部晶粒800的內連線結構與電性連接至用以連接外部電路或構件的導電墊1028。在本實施例中，封裝結構P4可以被稱為具有雙重側端子(dual-side terminals)之晶片-晶圓接合（CoW）封裝結構。

另外，雖然上述實施例是以SoIC封裝結構為例進行說明，其中封裝結構包括了具有波浪形側壁的一個或多個半導體晶粒，然本揭露的實施例不以此為限。在其他實施例中，具有波浪形側壁的半導體晶粒可被應用於任何合適的封裝結構，例如疊層封裝件(PoP)封裝結構、整合扇出(InFO)封裝結構、晶片上晶圓上基材(CoWoS)封裝結構等。

根據本發明的一些實施例，半導體晶粒包括裝置區、切割區以及密封環區，其中切割區側向地環繞裝置區，密封環區側向地配置於裝置區與切割區之間，且半導體晶粒在切割區內的剖視圖中具有波浪形側壁。在一些實施例中，波浪形側壁具有至少一波峰與至少一波谷，且至少一波峰與至少一波谷相連。在一些實施例中，半導體晶粒在俯視圖中具有四個邊緣以及四個角落，且四個邊緣均具有波浪形側壁。在一些實施例中，四個角落均包括平坦側邊、弧形側邊或波浪形側邊。在一些實施例中，半導體晶粒可進一步包括：基材；內連線結構，配置於基材上方；密封環，嵌入在密封環區的內連線結構中；以及接合結構，配置於內連線結構上方，其中基材、內連線結構的介電層以及接合結構的介電層被波浪形側壁暴露。在一些實施例中，波浪形側壁藉由內連線結構的介電層與密封環結構物理性分離。

根據本發明的一些其他實施例，封裝結構包括相互接合在一起的第一晶粒與第二晶粒、第一包封體以及第二包封體。第一包封體側向地包覆第一晶粒，第二包封體側向地包覆第二晶粒，其中與第二包封體接觸的第二晶粒的第二介面在橫截面上為波浪形介面。在一些實施例中，第二晶粒在俯視圖中有四個邊緣和四個角落，且四個邊緣均具有波浪形側壁。在一些實施例中，四個角落均包括平坦側邊、弧形側邊或波浪形側邊。在一些實施例中，第二介面不含金屬材料。在一些實施例中，第一包封體接觸的第一晶粒的第一介面在橫截面中為波浪形介面。在一些實施例中，第一介面不含金屬材料。在一些實施例中，封裝結構可進一步包括第三晶粒，其中第三晶粒與第二晶粒以並排方式配置於第一晶粒上方，第二包封體側向地包覆第三晶粒，且與第二包封體接觸的第三晶粒的第三介面在橫截面上為波浪形介面。在一些實施例中，第三晶粒為擬晶粒。在一些實施例中，第一晶粒的背側面對第二晶粒的前側，第一晶粒的背側藉由金屬-金屬接合以及介電材料-介電材料接合而與第二晶粒的前側接合。在一些實施例中，第一晶粒的前側面對第二晶粒的前側，第一晶粒的前側藉由金屬-金屬接合以及介電材料-介電材料接合而與第二晶粒的前側接合。

根據本發明的一些其他實施例，半導體晶粒的形成方法包括下列步驟。提供具有裝置區、切割區以及密封環區的半導體元件，密封環區側向地配置於裝置區與切割區之間。在半導體元件上方形成光阻圖案。使用光阻圖案來進行電漿切割製程以在切割區中形成多個第一開口，其中多個第一開口側向地環繞切割區中的測試接點。移除多個第一開口之間的半導體元件的一部分，以形成貫穿切割區中的半導體元件的第二開口，從而將半導體元件單體化為多個半導體晶粒，其中多個半導體晶粒在切割區內的剖視圖中具有波浪形側壁。在一些實施例中，多個第一開口不與測試接點接觸。在一些實施例中，形成光阻圖案的方法包括下列步驟，在半導體元件上方形成光阻材料；藉由使用具有多個第三開口的光罩來暴露光阻材料；以及進行顯影製程以形成具有多個第四開口的光阻圖案，其中多個第三開口分別對應多個第四開口，且多個第四開口分別對應多個第一開口。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對本文作出各種改變、代替及變更。

100:半導體元件 101、601:基材 103:電氣構件 104:密封環 110、610:內連線結構 112、122:通孔 114:導線 115、121、123、523、604、630、644:介電層 120:接合結構 124、628、634、828、1028:導電墊 130:測試接點 133:測試裝置 134:測試墊 210:裝置區 220:密封環區 230:切割區 240:光阻圖案 245、255、345、445、705:開口 245s、255s、400s:波浪形側壁 250:罩幕 260:雷射光束 345s、600s:側壁 345w、445w:平均寬度 360:切割製程 400、400A、400B、400C、400D、400E、400F:半導體晶粒 400a、600a:前側 400b、600b:背側 500:第三晶粒 600:第一晶粒 602、642:載板 605、905、1005:半導體通孔 615:第一包封體 625:第二包封體 627、827:第一鈍化層 629、829:第二鈍化層 800:底部晶粒 805:介電通孔 815:包封體 C1、C2、C3、C4、C5、C6:角落 D1:距離 E1、E2、E3、E4、E5、E6:邊緣 P1、P2、P3、P4:封裝結構 S1、S2:介面

結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1至圖4是一些實施例中形成半導體晶粒的方法的剖視圖。 圖5A至圖5F是各種實施例中半導體晶粒的俯視圖。 圖6到圖7是一些實施例中形成封裝結構的方法的剖視圖。 圖8到圖10是不同實施例中封裝結構的剖視圖。

100:半導體元件

101:基材

103:電氣構件

104:密封環

110:內連線結構

112、122:通孔

114:導線

115、121、123:介電層

120:接合結構

124:導電墊

210:裝置區

220:密封環區

230:切割區

400:半導體晶粒

400s:波浪形側壁

445:開口

445w:平均寬度

D1:距離

Claims (20)

1. 一種半導體晶粒，包括： 裝置區； 切割區，側向地環繞所述裝置區；以及 密封環區，側向地配置於所述裝置區與所述切割區之間，其中所述半導體晶粒在所述切割區內的剖視圖中具有波浪形側壁。
2. 如請求項1所述的半導體晶粒，其中所述波浪形側壁具有至少一波峰與至少一波谷，且所述至少一波峰與所述至少一波谷相連。
3. 如請求項1所述的半導體晶粒，其中所述半導體晶粒在俯視圖中具有四個邊緣以及四個角落，且所述四個邊緣均具有波浪形側壁。
4. 如請求項3所述的半導體晶粒，其中所述四個角落均包括平坦側邊、弧形側邊或波浪形側邊。
5. 如請求項1所述的半導體晶粒，更包括： 基材； 內連線結構，配置於所述基材上方； 密封環，嵌入在所述密封環區的所述內連線結構中；以及 接合結構，配置於所述內連線結構上方，其中所述基材、所述內連線結構的介電層以及所述接合結構的介電層被所述波浪形側壁暴露。
6. 如請求項5所述的半導體晶粒，其中所述波浪形側壁藉由所述內連線結構的所述介電層與所述密封環結構物理性分離。
7. 一種封裝結構，包括： 相互接合在一起的第一晶粒與第二晶粒； 第一包封體，側向地包覆所述第一晶粒；以及 第二包封體，側向地包覆所述第二晶粒，其中與所述第二包封體接觸的所述第二晶粒的第二介面在橫截面上為波浪形介面。
8. 如請求項7所述的封裝結構，其中所述第二晶粒在俯視圖中有四個邊緣和四個角落，且所述四個邊緣均具有波浪形側壁。
9. 如請求項8所述的封裝結構，其中所述四個角落均包括平坦側邊、弧形側邊或波浪形側邊。
10. 如請求項7所述的封裝結構，其中所述第二介面不含金屬材料。
11. 如請求項7所述的封裝結構，其中與所述第一包封體接觸的所述第一晶粒的第一介面在所述橫截面中為波浪形介面。
12. 如請求項11所述的封裝結構，其中所述第一介面不含金屬材料。
13. 如請求項7所述的封裝結構，更包括：第三晶粒，所述第三晶粒與所述第二晶粒以並排方式配置於所述第一晶粒上方，其中所述第二包封體側向地包覆所述第三晶粒，且與所述第二包封體接觸的所述第三晶粒的第三介面在所述橫截面上為波浪形介面。
14. 如請求項13所述的封裝結構，其中所述第三晶粒為擬晶粒。
15. 如請求項7所述的封裝結構，其中所述第一晶粒的背側面對所述第二晶粒的前側，所述第一晶粒的所述背側藉由金屬-金屬接合以及介電材料-介電材料接合而與所述第二晶粒的所述前側接合。
16. 如請求項7所述的封裝結構，其中所述第一晶粒的前側面對所述第二晶粒的前側，所述第一晶粒的所述前側藉由金屬-金屬接合以及介電材料-介電材料接合而與所述第二晶粒的所述前側接合。
17. 一種半導體晶粒的形成方法，包括： 提供具有裝置區、切割區以及密封環區的半導體元件，所述密封環區側向地配置於所述裝置區與所述切割區之間； 在所述半導體元件上方形成光阻圖案； 使用所述光阻圖案來進行電漿切割製程以在所述切割區中形成多個第一開口，其中所述多個第一開口側向地環繞所述切割區中的測試接點；以及 移除所述多個第一開口之間的所述半導體元件的一部分，以形成貫穿所述切割區中的所述半導體元件的第二開口，從而將所述半導體元件單體化為多個半導體晶粒，其中所述多個半導體晶粒在所述切割區內的剖視圖中具有波浪形側壁。
18. 如請求項17所述的方法，其中所述多個第一開口不與所述測試接點接觸。
19. 如請求項17所述的方法，其中形成所述光阻圖案包括： 在所述半導體元件上方形成光阻材料； 藉由使用具有多個第三開口的光罩來暴露所述光阻材料；以及 進行顯影製程以形成具有多個第四開口的所述光阻圖案，其中所述多個第三開口分別對應所述多個第四開口，且所述多個第四開口分別對應所述多個第一開口。
20. 如請求項19所述的方法，其中所述多個第一開口、所述多個第三開口以及所述多個第四開口都具有波浪形側壁。

Images