TW202414695A - 半導體裝置之製造方法及結構體 - Google Patents

Abstract

在本發明的半導體裝置之製造方法中，準備結構體（200），該結構體（200）具有形成有分割成複數個設置區域（65）之溝槽部（61）之中介層（60）、以及配置於各設置區域（65）上之半導體元件（202a、202b）。半導體元件（202a）為處理器，半導體元件（202a）為記憶體。各溝槽部（61）包括2個並排的溝槽（61a）。在該結構體（200）中，密封半導體元件（202a、202b）以使密封材料（80b）插入各溝槽（61a）。然後，研磨中介層（60）的背面，以使插入各溝槽（61a）之密封材料（80b）露出。其後，沿著溝槽部（61）切斷密封材料（80b）以獲得複數個半導體裝置（201）。依該方法，單片化時僅切斷密封材料（80b），因此能夠省略刀片變更而提高製造效率。

Description

半導體裝置之製造方法及結構體

本揭示係有關一種半導體裝置之製造方法及結構體。

由於高功能化的要求，開發了半導體元件的各種安裝方法。作為一例，已知有將複數個半導體元件接近矽中介層上而配置，經由形成於矽中介層之配線而連接半導體元件彼此之2.5D安裝（例如，參閱專利文獻1）。

採用使用了該種中介層之安裝方法之半導體裝置經過如下製程來製造。作為一例，首先，在中介層上配置複數個半導體元件，各半導體元件與形成於中介層之配線連接。接著，在中介層上配置密封材料以覆蓋半導體元件。然後，切斷密封材料和中介層並使其單片化，藉此可獲得複數個半導體裝置。

[專利文獻1]日本特開2018-037465號公報

在上述製程中，例如，使用高速旋轉之刀片依序將中介層和密封材料切斷並單片化。中介層的材質與密封材料的材質彼此不同，因此需要以適於各自的材質之不同刀片切斷中介層和密封材料。因此，例如，在使用中介層用的刀片切斷中介層之後，需要將刀片變更為密封材料用的刀片之後切斷密封材料。該種單片化時變更刀片之作業成為妨礙半導體裝置的製造效率的提高之原因。

本揭示的目的為，提供一種能夠提高半導體裝置的製造效率之半導體裝置之製造方法及結構體。

[1]作為本揭示的一個方面，係有關一種半導體裝置之製造方法。該半導體裝置之製造方法包括如下步驟：準備結構體，該結構體具有包括第1主面及與第1主面對置之第2主面且形成有將第1主面分割成複數個設置區域之複數個溝槽部之中介層、以及在各設置區域上至少各設置一個之複數個半導體元件，其中各溝槽部包括至少2個並排的溝槽；用密封材料密封前述複數個半導體元件的各自的至少一部分，以使密封材料至少配置於複數個溝槽部；從第2主面朝向第1主面研磨中介層，以使配置於複數個溝槽部之密封材料露出；及沿著各溝槽部切斷密封材料而使結構體按複數個區域進行單片化，從而獲得複數個半導體裝置。

在該製造方法中，密封材料配置於將中介層的第1主面分割成複數個設置區域之複數個溝槽部，從第2主面朝向第1主面研磨中介層，以使配置於各溝槽部之密封材料露出。然後，藉由包括配置於各溝槽部之密封材料之區域被切斷而使結構體單片化（晶片化），從而獲得複數個半導體裝置。在該情況下，藉由切斷包括配置於溝槽部之密封材料之區域而能夠使結構體單片化。因此，在使結構體單片化時，例如除了用於切斷密封材料之刀片以外，無需使用用於切斷中介層的刀片。藉此，能夠提高半導體裝置的製造效率。再者，在該製造方法中，至少2個並排的溝槽之間殘留有中介層的一部分，但該中介層的一部分不是構成所製造之半導體裝置之部分，因此即使不使用用於切斷中介層之刀片亦沒有問題。又，在中介層上形成溝槽部時，若要形成與單片化時的切斷寬度（刀片寬度）相對應之寬度寬的溝槽，則溝槽部的形成有時會花費時間。然而，依上述製造方法，使溝槽部中之各溝槽的寬度變窄，能夠縮短形成溝槽部所需的時間。因此，依該製造方法，在這一點上亦能夠提高半導體裝置的製造效率。

[2]在上述[1]的半導體裝置之製造方法中，準備結構體之步驟可以包括形成複數個溝槽部之步驟，前述複數個溝槽部具有相對於研磨之前的中介層的厚度為10%～60%的深度。在所形成之溝槽部的深度相對於研磨之前的中介層的厚度小於10%之情況下，在研磨中介層之步驟中，不易使密封材料露出。又，在所形成之溝槽部的深度相對於研磨之前的中介層的厚度大於60%之情況下，中介層的強度降低，在半導體裝置的製造步驟中中介層可能會產生裂紋，為了不產生該裂紋，有製造效率降低之虞。相對於此，依上述製造方法，在研磨中介層之步驟中能夠容易地使密封材料露出，並且在半導體裝置的製造步驟中中介層不易產生裂紋且不會使製造效率降低。藉此，能夠提高半導體裝置的製造效率。

[3]在上述[1]或[2]的半導體裝置之製造方法中，準備結構體之步驟可以包括形成具有70μm～470μm的深度之複數個溝槽部之步驟。在所形成之溝槽部的深度小於70μm之情況下，在研磨中介層之步驟中不易使密封材料露出。又，在所形成之溝槽部的深度大於470μm之情況下，中介層的強度降低，在半導體裝置的製造步驟中中介層可能會產生裂紋，為了不產生該裂紋，有製造效率降低之虞。相對於此，依上述製造方法，在研磨中介層之步驟中能夠容易地使密封材料露出，並且在半導體裝置的製造步驟中中介層不易產生裂紋且不會使製造效率降低。藉此，能夠提高半導體裝置的製造效率。

[4]在上述[1]至[3]之任一個的半導體裝置之製造方法中，並排的溝槽的各自的寬度可以為20μm～50μm。在該情況下，使形成溝槽部時的切屑等的產生量變少，能夠防止污染物附著於包括半導體元件之半導體裝置。藉此，能夠降低單片化之半導體裝置中之不良率，並且能夠進一步提高半導體裝置的製造效率。又，藉由並排的溝槽的寬度在上述範圍內，即使例如中介層為矽中介層的情況下，使用中介層切削用的刀片等而能夠迅速地形成並排的溝槽。

[5]在上述[1]至[4]中任一個的半導體裝置之製造方法中，準備結構體之步驟可以包括形成各溝槽部以使在並排的溝槽之間殘留凸狀部分之步驟，在獲取複數個半導體裝置之步驟中，可以將配置於各溝槽部之密封材料及凸狀部分一起切斷。在該情況下，能夠迅速地進行形成溝槽部之步驟，並且亦能夠迅速地進行單片化時的切斷，因此能夠進一步提高半導體裝置的製造效率。再者，在該情況下，凸狀部分的寬度可以為100μm～200μm。在該情況下，能夠更確實地進行單片化時的切斷。

[6]在上述[1]至[5]之任一個的半導體裝置之製造方法中，準備結構體之步驟可以包括如下步驟：在形成複數個溝槽部之前的第1主面上形成再配線層；去除再配線層中之、與複數個溝槽部的形成預定部分的重疊部分；及在中介層上形成複數個溝槽部。在該情況下，再配線層中，與複數個溝槽部的形成預定部分的重疊部分被去除。藉此，例如，在使用刀片在中介層上形成複數個溝槽部時，刀片不易與再配線層接觸。藉此，能夠抑制再配線層的剝離及崩裂（微小缺損）。

[7]在上述[6]的半導體裝置之製造方法中，形成再配線層之材料包括具有感光性之材料。在去除重疊部分之步驟中，可以藉由對再配線層進行曝光及顯影來去除重疊部分。在該情況下，再配線層中之重疊部分即使為複雜的形狀或微細的形狀，亦能夠容易地去除重疊部分。

[8]在上述[1]至[7]之任一個的半導體裝置之製造方法中，在配置密封材料之步驟之前，可以還包括在複數個半導體元件與第1主面之間配置底部填充劑之步驟。在該情況下，例如，藉由底部填充劑半導體元件相對於中介層更穩定地被固定。

[9]在上述[1]至[8]之任一個的半導體裝置之製造方法中，可以在密封步驟中配置密封材料以覆蓋各半導體元件的側面及上表面，前述半導體裝置之製造方法還包括研磨密封材料以使各半導體元件的上表面從密封材料露出之步驟。在該情況下，半導體元件的側面被密封材料覆蓋，因此能夠保護半導體元件。又，半導體元件的上表面從密封材料露出，因此能夠提高半導體元件的散熱性。再者，在該情況下，在密封步驟中，在中介層的複數個溝槽部亦配置有密封材料，因此單片化的中介層的各部分的側面亦被密封材料覆蓋。藉此，亦能夠保護構成半導體裝置之中介層的各部分。

[10]在上述[1]至[9]之任一個的半導體裝置之製造方法中，準備結構體之步驟可以包括藉由使用至少2個第1刀片切削中介層，同時形成至少2個並排的溝槽之步驟。在該情況下，能夠更迅速地進行在中介層上形成並排的溝槽之步驟，並且能夠使半導體裝置的製造效率進一步提高。再者，在上述半導體裝置之製造方法中，準備結構體之步驟可以包括藉由使用1個第1刀片來切削中介層，依序形成至少2個並排的溝槽之步驟。在該情況下，能夠簡化在溝槽的形成中所使用的刀片裝置的結構。

[11]在上述[1]至[10]之任一個的半導體裝置之製造方法中，獲得複數個半導體裝置之步驟中，可以使用第2刀片沿著溝槽部切斷密封材料。在該情況下，能夠更確實地切斷密封材料。

[12]在上述[11]的半導體裝置之製造方法中，準備結構體之步驟可以包括藉由使用第1刀片切削中介層來形成複數個溝槽部之步驟。第1刀片所具有之磨粒的粒度大於第2刀片所具有之磨粒的粒度。在該情況下，使用第1刀片，相對於中介層能夠更確實地形成溝槽部。又，將形成中介層之溝槽部能夠設為具有微細的切削面之溝槽。進而，對中介層及密封材料能夠藉由具有適於各自的材質之磨粒之第1刀片及第2刀片進行切削或切斷。

[13]在上述[12]的半導體裝置之製造方法中，第1刀片所具有之磨粒的粒度可以為♯2000～♯4000。第2刀片所具有之磨粒的粒度可以為♯320～♯600。在該情況下，能夠藉由具有適於各自的材質之磨粒之第1刀片及第2刀片對中介層及密封材料進行切削或切斷。

[14]本揭示作為另一方面，係有關一種結構體。結構體具備包括第1主面及與第1主面對置之第2主面之中介層、以及配置於第1主面之複數個半導體元件。在中介層上，形成有將第1主面分割成複數個設置區域之複數個溝槽部。各溝槽部包括至少2個並排的溝槽。複數個半導體元件在各設置區域上至少各配置有一個。再者，在結構體中，可以在各設置區域上配置有2個以上的半導體元件。

在該結構體中，在中介層形成有將第1主面分割成複數個設置區域之複數個溝槽部。在使用該結構體藉由上述製造方法製造半導體裝置之情況下，與上述同樣地，能夠藉由切斷配置於溝槽部之密封材料而使結構體單片化。因此，在使結構體單片化時，例如除了用於切斷密封材料之刀片以外，無需使用用於切斷中介層的刀片。藉此，能夠提高半導體裝置的製造效率。再者，在該結構體中，至少2個並排的溝槽之間殘留有中介層的一部分，但該中介層的一部分不是構成所製造之半導體裝置之部分，因此即使不使用用於切斷中介層之刀片亦沒有問題。又，在中介層上形成溝槽部時，若欲形成與單片化時的切斷寬度相對應之寬度寬的溝槽，則溝槽部的形成有時會花費時間。然而，依上述結構體，使溝槽部中之各溝槽的寬度變窄，能夠縮短形成溝槽部所需的時間。因此，依該結構體，在這一點上亦能夠提高半導體裝置的製造效率。

[15]在上述[14]的結構體中，複數個溝槽部具有相對於中介層的厚度為10%～60%的深度。使用該結構體藉由上述製造方法製造半導體裝置之情況下，與上述同樣地，在研磨中介層之步驟中能夠容易地使密封材料露出，並且在半導體裝置的製造步驟中中介層不易產生裂紋。藉此，能夠提高半導體裝置的製造效率。

[16]上述[14]或[15]的結構體中，複數個溝槽部可以具有70μm～470μm的深度。使用該結構體藉由上述製造方法製造半導體裝置之情況下，與上述同樣地，在研磨中介層之步驟中能夠容易地使密封材料露出，並且在半導體裝置的製造步驟中中介層不易產生裂紋。藉此，能夠提高半導體裝置的製造效率。

[17]在上述[14]至[16]之任一個的結構體中，並排的溝槽各自的寬度可以為20μm～50μm。在該情況下，與上述同樣地，使形成溝槽部時的切屑等的產生量變少，能夠防止污染物附著於半導體裝置。藉此，能夠降低半導體裝置中之不良率，並且能夠進一步提高半導體裝置的製造效率。

[18]在上述[14]至[17]之任一個的結構體中，並排的溝槽之間可以設置有凸狀部分，凸狀部分的寬度可以為100μm～200μm。在該情況下，與上述同樣地，能夠迅速地進行單片化時的切斷，因此能夠進一步提高半導體裝置的製造效率。

[19]在上述[14]～[18]的結構體中，複數個溝槽部可以形成為包括沿著第1方向之複數個第1溝槽部和與第1方向交叉之沿著第2方向之複數個第2溝槽部之格子狀。複數個第1溝槽部可以分別具有至少2個並排的溝槽，並且複數個第2溝槽部可以分別具有至少2個並排的溝槽。彼此相鄰之第1溝槽部彼此的間隔可以為10mm～100mm。彼此相鄰之第2溝槽部彼此的間隔可以為20mm～100mm。在使用該結構體藉由上述製造方法製造半導體裝置之情況下，能夠製造具有能夠安裝在一般的電子零件上的尺寸的通用性高的半導體裝置。再者，在此所述之溝槽部彼此的間隔係指，構成一個溝槽部之溝槽與構成另一個溝槽部之溝槽中彼此相鄰之溝槽彼此的間隔。 [發明效果]

依本揭示的一方面，能夠提高半導體裝置的製造效率。

以下，依需要而參閱圖式，並且對本揭示的若干實施形態進行詳細說明。在以下說明中，對相同或相應部分附加相同符號，並省略重複說明。又，關於上下左右等位置關係，只要沒有特別說明，則基於圖式所示之位置關係。此外，圖式的尺寸比率並不限於圖示的比率。

在本說明書中，在使用「～」示出之數值範圍內包括記載於「～」的前後之數值分別作為最小值及最大值。在本說明書中階段性地記載之數值範圍中，在一個數值範圍中所記載之上限值或下限值可以替換為其他階段性記載之數值範圍的上限值或下限值。又，在本說明書中所記載之數值範圍內，該數值範圍的上限值或下限值可以替換成實施例中所示之值。

[第1實施形態] （半導體裝置的結構） 圖1係示意性地表示藉由本實施形態之製造方法製造之半導體裝置1的一例之剖面圖。半導體裝置1例如為具有CoWoS（Chip on Wafer on Substrate：基板上晶圓上晶片）結構之半導體封裝。半導體裝置1具備半導體元件2、凸塊3、底部填充劑4、再配線層5、中介層6、凸塊7及密封材料8。在CoWoS中，在有機基板上（未圖示）安裝有該種結構的半導體裝置1。

半導體元件2例如為處理器或記憶體等的半導體晶片。處理器例如可以為GPU（Graphics Processing Unit：圖形處理單元）或CPU（Central Processing Unit：中央處理單元）等處理器單元。記憶體例如可以為HBM（High Bandwidth Memory：高頻寬記憶體）等記憶體單元。在本實施形態中，為了便於說明，以在半導體裝置1具備一個半導體元件2之情況為例進行說明，但半導體裝置1可以不具備複數個半導體元件2（例如，參閱第2實施形態），亦可以具備一個處理器和複數個記憶體單元。

半導體元件2隔著再配線層5配置於中介層6上。半導體元件2具有上表面2a、下表面2b、連接上表面2a及下表面2b之側面2c。上表面2a位於比下表面2b更遠離中介層6的位置。

凸塊3配置於半導體元件2與再配線層5（RDL：Re-Distribution Layer（再分布層））之間。凸塊3配置於半導體元件2的下表面2b與後述之再配線層5的主面5a之間。凸塊3藉由例如焊料等金屬材料形成。凸塊3將半導體元件2和再配線層5電連接。

底部填充劑4配置成在半導體元件2與再配線層5之間覆蓋凸塊3。底部填充劑4與半導體元件2及再配線層5接合。底部填充劑4密封並保護凸塊3。

再配線層5配置於凸塊3與中介層6之間。再配線層5具有彼此對置之主面5a，5b及連接主面5a及主面5b之側面5c。主面5a位於比主面5b更遠離中介層6的位置。在主面5a上配置有凸塊3及底部填充劑4。再配線層5直接配置於中介層6上。主面5b與中介層6接觸。再配線層5具有層狀的絕緣部分15和形成於絕緣部分15內之配線（未圖示）。配線將凸塊3和中介層6電連接。

中介層6為支撐半導體元件2之基板。在本實施形態中，中介層6形成為矩形板狀。中介層6的形狀並無限定，中介層6可以形成為圓形板狀或矩形以外的多角形板狀。中介層6具有彼此對置之主面6a，6b及連接主面6a及主面6b之側面6c。主面6a與再配線層5的主面5b接觸。在中介層6上形成有配線。該配線可以為從主面6a朝向主面6b貫通之貫通電極。中介層6所具有之配線將再配線層5所具有之配線和後述之凸塊7電連接。再者，中介層6的側面6c被密封材料8覆蓋。

凸塊7配置於中介層6的主面6b。凸塊7由例如焊料等形成。在半導體裝置1安裝於其他電子零件之狀態下，凸塊7將中介層6和該電子零件電連接。

密封材料8密封半導體元件2及中介層6。在從中介層6的厚度方向觀察之情況下，密封材料8在半導體元件2的周圍形成為環狀。密封材料8覆蓋半導體元件2的側面2c、底部填充劑4的表面、再配線層5的側面5c及中介層6的側面6c。如此，藉由被密封材料8覆蓋，可提高半導體裝置1的耐久性。尤其，有時中介層6藉由具有相對硬且脆的性質之材料（例如，矽等）形成。即使在該情況下，亦能夠藉由被密封材料8覆蓋來更確實地保護中介層6。又，密封材料8不覆蓋半導體元件2的上表面2a及中介層6的主面6b。亦即，上表面2a及主面6b從密封材料8露出。在本實施形態中，上表面2a及主面6b的整體從密封材料8露出。

（半導體裝置之製造方法） 參閱圖2～圖13，對半導體裝置1之製造方法進行說明。圖2～4、圖7、圖8及圖10～13係表示半導體裝置1之製造方法之示意性剖面圖。圖5係表示形成有複數個溝槽部61之中介層60之俯視圖。圖6係放大表示圖5所示之中介層60的溝槽部61（第1溝槽部62及第2溝槽部63）之俯視圖。圖9係表示底部填充劑4的結構之圖。半導體裝置1例如經過以下步驟（a）～步驟（f）來製造。 （a）準備結構體100之步驟，該結構體100具有包括主面60a（第1主面）及與主面60a對置之主面60b（第2主面），並形成有將主面60a分割成複數個設置區域65之複數個溝槽部61之中介層60和在各設置區域65上至少各配置一個之複數個半導體元件2，其中各溝槽部61包括至少2個並排的溝槽61a。 （b）在複數個半導體元件2與主面60a之間配置底部填充劑4之步驟。 （c）用密封材料80密封複數個半導體元件2的各自的至少一部分，以使至少在溝槽部61（溝槽61a）配置有密封材料80b之步驟。 （d）研磨密封材料80，以使各半導體元件2的上表面2a從密封材料80露出之步驟。 （e）從主面60b朝向主面60a研磨中介層60，以使配置於複數個溝槽部61之密封材料80b露出之步驟。 （f）藉由沿著溝槽部61切斷密封材料80b而使結構體100按複數個設置區域65進行單片化，從而獲得複數個半導體裝置1之步驟。

[步驟（a）] 參閱圖2～圖7，對步驟（a）進行說明。步驟（a）為準備圖7中所示之結構體100之步驟。在步驟（a）中，首先，如圖2所示，準備中介層60。中介層60在後續的步驟中被單片化而成為半導體裝置1的中介層6。中介層60具有主面60a及與主面60a對置之主面60b。主面60a及主面60b對置之方向為中介層60的厚度方向。在本實施形態中，中介層60由矽（Si）形成。中介層60呈圓形板狀。中介層60可以由玻璃或有機材料形成，亦可以為使用包括無機填料之有機材料來形成之有機基板。該等有機基板例如能夠將作為多層材料之覆銅積層板（例如，MCL系列（產品名稱，Resonac Holdings Corporation製造））作為芯材，在其上積層層間絕緣材料（例如，ABF膜等）來形成。在中介層60藉由玻璃或有機材料形成之情況下，中介層60可以呈圓形板狀以外的形狀（例如，矩形板狀）。中介層60的厚度T1例如可以為500μm～1000μm，亦可以為700μm～800μm。在中介層60上形成有配線。該配線可以為從主面60a朝向主面60b貫通之矽貫通電極（TSV：Through-Silicon Via（穿透矽通孔））。

接著，在中介層60的主面60a上形成再配線層50。再配線層50在後續的步驟中被單片化而成為半導體裝置1的再配線層5。再配線層50遍及整個主面60a而形成。再配線層50具有層狀的絕緣部分51和形成於絕緣部分51內之配線（未圖示）。在本實施形態中，絕緣部分51由有機材料形成。形成絕緣部分51之有機材料可以為聚醯亞胺樹脂、順丁烯二醯亞胺樹脂、環氧樹脂、苯氧基樹脂、聚苯并㗁唑樹脂、丙烯酸樹脂或丙烯酸酯樹脂。再者，再配線層50的絕緣部分51例如可以使用感光性絕緣材料（例如，AH系列（產品名稱、Resonac Holdings Corporation製造））來形成。

通常，有機材料的彈性模數低於無機材料的彈性模數。換言之，通常，有機材料比無機材料軟。形成絕緣部分51之有機材料的彈性模數例如可以為1GPa～10GPa。在此所述之彈性模數係指楊氏模數。

再配線層50所具有之配線例如由銅等金屬材料形成。形成絕緣部分51之材料可以具有感光性。在形成絕緣部分51之材料具有感光性之情況下，可以藉由進行曝光及顯影而去除絕緣部分51的一部分，並使用電解鍍敷法等在所去除之部分形成配線。絕緣部分51的去除可以藉由雷射照射來進行。在雷射照射之情況下，形成絕緣部分51之材料可以不具有感光性。再配線層50所具有之配線與中介層60所具有之配線電連接。

接著，如圖3所示，去除再配線層50的一部分。藉由去除再配線層50的一部分，在再配線層50上形成複數個開口52。在本實施形態中，在去除再配線層50的一部分之後，在中介層60上形成複數個溝槽部61（參閱圖4）。關於溝槽部61的詳細的結構，將參閱圖4進行後述。在去除圖3中所示之再配線層50的一部分之步驟中，去除再配線層50中之與複數個溝槽部61對應之部分。各溝槽部61構成為至少具有2個溝槽61a。具體而言，在圖3中，中介層60中之溝槽部61（溝槽61a）的形成預定部分作為部分61A以二點鏈線表示。在去除圖3中所示之再配線層50的一部分之步驟中，去除再配線層50中之與部分61A的重疊部分。再配線層50中之與部分61A的重疊部分可以藉由對再配線層50進行曝光及顯影而去除，亦可以藉由進行雷射照射而去除。

接著，如圖4所示，在中介層60形成複數個溝槽部61。各溝槽部61的寬度W為與在後述之步驟（f）中對結構體100進行單片化時的切斷寬度（刀片75的寬度）對應之寬度，例如為100μm～500μm為較佳（參閱圖6）。但是，各溝槽部的寬度W無需與進行單片化時的切斷寬度（亦即，刀片75的刀片寬度）一致。各溝槽部61的寬度W為150μm～400μm為更佳，200μm～300μm為進一步較佳。若各溝槽部61的寬度W比100μm更窄，則會變得不易維持步驟（f）中切削密封樹脂之刀片75（參閱圖12）的強度。另一方面，若各溝槽部61的寬度W比500μm更寬，則切斷之區域變寬，導致從1個中介層可獲得之半導體裝置1的數量變少。又，各溝槽部61具有從中介層60的主面60a向主面60b之2個溝槽61a。2個溝槽61a在彼此並排的狀態下延伸，在2個溝槽61a之間形成凸狀部分61b。構成各溝槽部61之各溝槽61a形成為狹縫狀，在主面60a上開口。溝槽部61（溝槽61a）的深度A1例如可以為70μm～470μm，亦可以為100μm～400μm，亦可以為200μm～300μm。相對於中介層60的厚度T1之溝槽部61（溝槽61a）的深度A1例如可以為10%～60%，亦可以為20%～50%，亦可以為30%～40%。溝槽部61的深度A1可以比最終所獲得之半導體裝置1的中介層6的厚度T2（參閱圖1）大，例如30μm～50μm。又，各溝槽61a的寬度W1（參閱圖6）可以在寬度W的範圍內任意選擇，例如可以為20μm～40μm，亦可以為40μm～50μm。位於各溝槽61a之間的凸狀部分61b的寬度W2例如可以為100μm～150μm，亦可以為150μm～200μm。再者，相對於溝槽61a的深度A1之溝槽61a的寬度W1的縱橫比（深度A1:寬度W1）例如可以為3.5:1～8:1。

在此，亦參閱圖5及圖6而對溝槽部61的更詳細的結構進行說明。在圖5及圖6中，為了便於說明，省略再配線層50的圖示，僅圖示中介層60。如圖5及圖6所示，溝槽部61具有沿著第1方向D1之複數個第1溝槽部62和沿著與第1方向D1交叉之第2方向D2之複數個第2溝槽部63。亦即，溝槽部61形成為包括複數個第1溝槽部62和複數個第2溝槽部63之格子狀。在本實施形態中，第2方向D2與第1方向D1垂直。第1溝槽部62分別具有2個並排的溝槽62a，第2溝槽部63分別具有2個並排的溝槽63a。在並排的2個溝槽62a之間形成凸狀部分62b，並且在並排的2個溝槽63a之間形成凸狀部分63b。又，彼此相鄰之第1溝槽部62彼此的間隔P1例如可以為10mm～100mm，亦可以為25mm～60mm。彼此相鄰之第2溝槽部63彼此的間隔P2例如可以為20mm～100mm，亦可以為30mm～60mm。間隔P2可以大於間隔P1。

複數個溝槽部61將主面60a分割成複數個設置區域65。在本實施形態中，從中介層60的厚度方向觀察時，各設置區域65呈矩形狀。沿著設置區域65的第1方向D1之寬度與彼此相鄰之第2溝槽部63彼此的間隔P2相等。沿著設置區域65的第2方向D2之寬度與彼此相鄰之第1溝槽部62彼此的間隔P1相等。各設置區域65的形狀並無限定，各設置區域65例如可以呈矩形狀以外的多角形狀。如圖4所示，形成有溝槽部61之中介層60具有板狀的第1部分66和形成於第1部分66上之複數個第2部分67。第2部分67呈凸狀。第2部分67的頂面與設置區域65對應。

溝槽部61的各溝槽61a（溝槽62a，63a）例如使用2個刀片70（第1刀片，參閱圖3）來形成。作為一例，藉由從中介層60的主面60a朝向主面60b使高速旋轉之2個刀片70移動，並切削中介層60，藉此同時形成各溝槽部61中之2個溝槽61a。在該形成時，在2個溝槽61a之間殘留凸狀部分61b。各溝槽部61中之2個溝槽61a可以使用1個刀片70來依序形成。關於用於切削中介層60的刀片70，例如為矽切削用的切割刀片，並且為形成溝槽61a者，因此具有與溝槽61a的寬度W1同等的刀片寬度。刀片70的刀片寬度例如為20μm～50μm。又，用於切削中介層60的刀片70所具有之磨粒的粒度（粒度號）例如可以為♯2000～♯4000。顯示粒度之♯值愈大，磨粒的粒徑變得愈小。磨粒可以為金鋼石磨粒（SD）。溝槽部61的各溝槽61a的形成方法並無限定，例如可以藉由雷射照射來形成溝槽部61。

接著，如圖7所示，在各設置區域65上設置半導體元件2。在本實施形態中，在各設置區域65上各設置一個半導體元件2。半導體元件2只要在各設置區域65上至少各設置一個即可。因此，亦可以在各設置區域65上設置複數個半導體元件2。作為一例，一個處理器（例如，GPU）及複數個記憶體（例如，HBM）可以作為複數個半導體元件2設置在各設置區域65上。在該情況下，在各設置區域65中，複數個記憶體可以配置成接近處理器的周圍。處理器和記憶體可以二維地配置，而不是彼此積層。複數個記憶體可以彼此積層並三維地配置。

在本實施形態中，再配線層50配置於中介層60上，半導體元件2隔著凸塊3設置於再配線層50上。亦即，半導體元件2隔著再配線層50及凸塊3設置於設置區域65上。半導體元件2藉由凸塊3與再配線層50所具有之配線部分電連接。藉由以上步驟（a），準備結構體100。所準備之結構體100具有中介層60和複數個半導體元件2。中介層60包括主面60a及與主面60a對置之主面60b。在中介層60形成有將主面60a分割成複數個設置區域65之複數個溝槽部61。各溝槽部61包括至少2個並排的溝槽61a。複數個半導體元件2在各設置區域65上至少各設置有一個。在本實施形態中，複數個半導體元件2在各設置區域65上各設置有一個。

[步驟（b）] 步驟（b）為在複數個半導體元件2與中介層60的主面60a之間配置底部填充劑4之步驟。如圖8所示，底部填充劑4配置於各半導體元件2與主面60a之間。在本實施形態中，底部填充劑4配置於再配線層50與半導體元件2之間，該再配線層50配置於主面60a。如圖9所示，底部填充劑4配置成在半導體元件2與再配線層50之間覆蓋凸塊3。底部填充劑4填充於凸塊3彼此的間隙中。底部填充劑4與半導體元件2及再配線層50接合。底部填充劑4密封並保護凸塊3。底部填充劑4例如可以由包括環氧樹脂之材料形成。再者，作為底部填充劑4，不僅可以使用單獨的底部填充劑材料來形成，亦可以在用後述之密封材料80密封時使用密封材料80的一部分來作為底部填充劑。

[步驟（c）] 步驟（c）為分別將複數個半導體元件2用密封材料80密封，並且至少在溝槽部61（溝槽61a）配置密封材料80b之步驟。如圖10所示，用密封材料80密封複數個半導體元件2，以使密封材料80b配置（填充）於整個溝槽部61。密封材料80亦配置於再配線層50的開口52的內部及複數個半導體元件2之間。密封材料80遍及整個中介層60而配置，以覆蓋半導體元件2、底部填充劑4及再配線層50。密封材料80配置成覆蓋各半導體元件2的上表面2a及側面2c。密封材料80例如可以由包括環氧樹脂之材料形成。密封材料80可以為環氧模塑化合物（EMC）。

[步驟（d）] 步驟（d）為研磨密封材料80，以使各半導體元件2的上表面2a從密封材料80露出之步驟。如圖10所示，密封材料80具有與中介層60相反的一側的表面80a。在步驟（d）中，藉由從表面80a朝向中介層60研磨密封材料80來使密封材料80薄化。在本實施形態中，如圖11所示，研磨密封材料80直到表面80a與上表面2a成為同一面。藉此，上表面2a從密封材料80露出。

在本實施形態中，在完成步驟（d）之後，中介層60的朝向被反轉。在直到步驟（d）為止的步驟中，中介層60的主面60a在鉛垂方向上比主面60b位於上側（參閱圖11）。相對於此，在步驟（e）之後的步驟中，中介層60配置成主面60a在鉛垂方向上比主面60b位於下側。

[步驟（e）] 步驟（e）為研磨中介層60，以使配置於構成各溝槽部61之2個溝槽61a之密封材料80b露出之步驟。在步驟（e）中，藉由從主面60b朝向主面60a研磨中介層60來使中介層60薄化。若研磨中介層60直到配置於溝槽部61之密封材料80b露出，則如圖11及圖12所示，中介層60的第1部分66被去除，並且保留複數個第2部分67。從中介層60的厚度方向觀察時，在相鄰之第2部分67彼此之間僅存在密封材料80與溝槽61a之間的凸狀部分61b。

接著，如圖13所示，在中介層60上配置凸塊7。在本實施形態中，凸塊7配置於各第2部分67中之與再配線層50相反的一側的表面。凸塊7與中介層60的配線電連接。

[步驟（f）] 步驟（f）為藉由沿著各溝槽部61將2個溝槽61a內的密封材料80b及溝槽61a之間的凸狀部分61b一起切斷，使結構體100按複數個設置區域65進行單片化，從而獲得複數個半導體裝置1之步驟。如圖12及圖13所示，在步驟（f）中，在中介層60的厚度方向上切斷密封材料80b及凸狀部分61b。具體而言，將密封材料80中之配置於溝槽61a之密封材料80b、溝槽61a之間的凸狀部分61b、密封材料80中之配置於再配線層50的開口52內之密封材料80及密封材料80中之配置於複數個半導體元件2之間之部分一併切斷。藉此，結構體100按複數個設置區域65進行單片化。如上述，從中介層60的厚度方向觀察時，在相鄰之第2部分67彼此之間存在密封材料80，80b。因此，在步驟（f）中切斷密封材料80，80b時，不會切斷中介層60的本體部分（除了凸狀部分61b之部分）。在本實施形態中，從中介層60的厚度方向觀察時，溝槽部61形成為格子狀。因此，中介層60沿著溝槽部61切斷為格子狀。

溝槽61a內的密封材料80b及凸狀部分61b等例如使用刀片75（第2刀片）來切斷。作為一例，藉由高速旋轉之刀片75來切斷密封材料80b及凸狀部分61b等。用於切斷密封材料80b等的刀片75例如為密封材料（樹脂材料）切削用的切割刀片，由於需要至少切斷凸狀部分61b，因此具有凸狀部分61b的寬度W2以上且溝槽部61的寬度W以下之刀片寬度為較佳。該種刀片75的刀片寬度例如為100μm～200μm。亦即，單片化時的刀片75的刀片寬度可以比用於切削溝槽61a的刀片70（參閱圖3）的刀片寬度更寬。在使用刀片寬度接近凸狀部分61b的寬度W2的刀片75之情況下，能夠充分地確保在單片化之半導體裝置1的側面中之密封材料80的厚度，從而能夠提高封裝的保護功能。又，用於切斷單片化時密封材料80b等的刀片75所具有之磨粒的粒度（粒度號）例如可以為♯320～♯600。磨粒可以為金鋼石磨粒（SD）。步驟（a）中用於切削中介層60的刀片70（用於形成溝槽部61的刀片）所具有之磨粒的粒度可以大於步驟（f）中用於切斷密封材料80b的刀片75所具有之磨粒的粒度。

藉由步驟（f）對結構體100進行單片化，以獲得複數個半導體裝置1（參閱圖1）。單片化後的中介層60與半導體裝置1的中介層6對應，單片化後的再配線層50與半導體裝置1的再配線層5對應。藉由以上，半導體裝置1的製造步驟結束。

以上，依本實施形態之半導體裝置1之製造方法，密封材料80b配置於將中介層60的主面60a分割成複數個設置區域65之複數個溝槽部61，從主面60b朝向主面60a研磨中介層60，以使配置於各溝槽部61之密封材料80b露出。然後，藉由包括配置於各溝槽部61之密封材料80b之區域被切斷而使結構體100單片化，從而獲得複數個半導體裝置1。在該情況下，無需切斷中介層60的本體部分，而是藉由切斷包括配置於各溝槽部61之密封材料80b之區域，能夠使結構體100單片化。因此，在使結構體100單片化時，例如除了用於切斷密封材料80b的刀片75以外，無需使用用於切斷中介層60的刀片。藉此，例如不需要更換刀片之工夫，能夠提高半導體裝置1的製造效率。又，在使結構體單片化時需要依序切斷中介層及密封材料兩者之以往的製造方法中，為了確實地切斷中介層，有時以刀片到達密封材料的方式切斷中介層。在該情況下，用於切斷中介層的刀片與密封材料接觸。如此，在切斷與原來的對象物不同材質的對象物之情況下，刀片中有可能會產生異常磨損。相對於此，在本實施形態之半導體裝置1之製造方法中，當使結構體100單片化時，無需使用於切斷包括密封材料80b之區域的刀片75與中介層60的本體部分接觸，因此刀片中不易產生異常磨損。藉此，延長刀片的壽命並且降低刀片的更換頻度，因此能夠提高半導體裝置1的製造效率。進而，在藉由本實施形態之製造方法來製造的半導體裝置1中，中介層6的側面6c被密封材料8覆蓋，因此能夠保護中介層6。依中介層6的側面被密封材料8覆蓋之上述結構，即使在藉由具有相對硬且脆的性質之矽等形成有中介層6之情況下，亦能夠更確實地保護中介層6。又，在上述製造方法中，成為在2個並排的溝槽61a之間殘留中介層的一部分，但該中介層的一部分（凸狀部分61b）不是構成所製造之半導體裝置1的部分，因此即使不使用用於切斷中介層60的刀片亦沒有問題（亦即，即使使用刀片75一起切斷，亦沒有問題）。又，當在中介層60上形成溝槽部61時，若要形成與單片化時的切斷寬度對應之寬度寬的溝槽，則有時溝槽部的形成會花費時間。然而，依上述製造方法，使溝槽部中之各溝槽61a的寬度變窄，亦能夠縮短形成溝槽部61所需的時間。因此，依該製造方法，在這一點上亦能夠提高半導體裝置的製造效率。

在本實施形態的半導體裝置1之製造方法中，準備結構體100之步驟可以包括形成溝槽部61（溝槽61a）之步驟，該溝槽部61具有相對於中介層60的厚度T1為10%～60%的深度A1。在溝槽部61的深度A1相對於中介層60的厚度T1小於10%之情況下，在研磨中介層60之步驟中不易使密封材料80b露出。又，在溝槽部61的深度A1相對於中介層60的厚度T1大於60%之情況下，中介層60的強度降低，在半導體裝置1的製造步驟中中介層60可能會產生裂紋，為了不產生該裂紋，有製造效率降低之虞。相對於此，依上述製造方法，在研磨中介層60之步驟中，能夠容易地使密封材料80b露出，並且在半導體裝置1的製造步驟中中介層60不易產生裂紋並且不會使製造效率降低。藉此，能夠提高半導體裝置1的製造效率。

在本實施形態的半導體裝置1之製造方法中，準備結構體100之步驟可以包括形成具有70μm～470μm的深度A1之溝槽部61（溝槽61a）之步驟。在溝槽部61的深度A1小於70μm之情況下，在研磨中介層60之步驟中不易使密封材料80b露出。又，在溝槽部61的深度A1大於470μm之情況下，中介層60的強度降低，在半導體裝置1的製造步驟中中介層60有可能會產生裂紋，為了不產生該裂紋，有製造效率降低之虞。相對於此，依上述製造方法，在研磨中介層60之步驟中，能夠容易地使密封材料80b露出，並且在半導體裝置1的製造步驟中中介層60不易產生裂紋並且不會使製造效率降低。藉此，能夠提高半導體裝置1的製造效率。

在本實施形態的半導體裝置1之製造方法中，並排的溝槽61a的各自的寬度可以為20μm～50μm。在該情況下，使形成溝槽部61時的切屑等的產生量變少，能夠防止污染物附著於包括半導體元件2之半導體裝置1。藉此，能夠降低單片化之半導體裝置1中之不良率，進一步能夠提高半導體裝置1的製造效率。又，藉由並排的溝槽61a的寬度在上述範圍內，即使例如在中介層60為矽中介層之情況下，亦能夠使用刀片70等而迅速地形成並排的溝槽61a。

在本實施形態的半導體裝置1之製造方法中，準備結構體100之步驟包括形成各溝槽部61以使在並排的溝槽61a之間殘留凸狀部分61b之步驟。又，在獲取複數個半導體裝置1之步驟中，將配置於各溝槽部61的溝槽61a之密封材料80b及凸狀部分61b一起切斷。在該情況下，能夠迅速進行形成溝槽部61之步驟，並且亦能夠迅速進行單片化時的切斷，因此能夠進一步提高半導體裝置1的製造效率。再者，在該情況下，凸狀部分61b的寬度可以為100μm～200μm。在該情況下，能夠更確實地進行單片化時的切斷。

在本實施形態的半導體裝置1之製造方法中，中介層60藉由矽（Si）來形成。在該情況下，能夠實現在中介層60上所形成之配線的微細化。

在本實施形態的半導體裝置1之製造方法中，準備結構體100之步驟可以包括如下步驟：在形成複數個溝槽部61之前的主面60a上形成再配線層50；去除再配線層50中之、與複數個溝槽部61的形成預定部分（部分61A）的重疊部分；及在中介層60上形成複數個溝槽部61。在該情況下，再配線層50中，與複數個溝槽部61的形成預定部分的重疊部分被去除。藉此，例如，在使用刀片在中介層60上形成溝槽部61時，刀片不易與再配線層50接觸。藉此，能夠抑制再配線層50的剝離及崩裂（微小缺損）。

在本實施形態的半導體裝置1之製造方法中，形成再配線層50之材料可以包括具有感光性之材料。在去除重疊部分之步驟中，可以藉由對再配線層50進行曝光及顯影來去除重疊部分。在該情況下，再配線層50中之重疊部分即使為複雜的形狀或微細的形狀，亦能夠容易地去除重疊部分。

在本實施形態的半導體裝置1之製造方法中，在配置密封材料80之步驟之前，還包括在複數個半導體元件2與主面60a之間配置底部填充劑4之步驟。在該情況下，半導體元件2藉由底部填充劑4相對於中介層60更穩定地被固定。

在本實施形態的半導體裝置1之製造方法中，在配置密封材料80之步驟中配置密封材料80以覆蓋各半導體元件2的側面2c及上表面2a，前述半導體裝置1之製造方法還包括研磨密封材料80以使各半導體元件2的上表面2a從密封材料80露出之步驟。在該情況下，半導體元件2的側面2c被密封材料80覆蓋，因此能夠保護半導體元件2。又，半導體元件2的上表面2a從密封材料8露出，因此能夠提高半導體元件2的散熱性。

在本實施形態的半導體裝置1之製造方法中，準備結構體100之步驟可以包括藉由使用至少2個刀片70來切削中介層60，同時形成至少2個並排的溝槽61a之步驟。在該情況下，能夠更迅速地進行在中介層形成並排的溝槽61a之步驟，並且能夠使半導體裝置1的製造效率進一步提高。

在本實施形態的半導體裝置1之製造方法中，在獲取複數個半導體裝置1之步驟中，使用刀片75沿著溝槽部61切斷包括密封材料80b之區域。在該情況下，能夠更確實地切斷包括密封材料80b之區域。

在本實施形態的半導體裝置1之製造方法中，準備結構體100之步驟包括藉由使用刀片70切削中介層60來形成複數個溝槽部61之步驟。又，在形成溝槽部61之步驟中用於切削中介層60的刀片70所具有之磨粒的粒度大於在獲取複數個半導體裝置1之步驟中用於切斷包括密封材料80b之區域的刀片75所具有之磨粒的粒度。在該情況下，使用刀片70，相對於中介層60能夠更確實地形成溝槽部61。又，能夠將形成於中介層60之溝槽部61設為具有微細的切削面之溝槽。進而，對中介層60及密封材料80能夠藉由具有適於各自的材質之磨粒之刀片進行切削或切斷。

在本實施形態的半導體裝置1之製造方法中，在形成溝槽部61之步驟中的用於切削中介層60的刀片70所具有之磨粒的粒度可以為♯2000～♯4000。在獲取複數個半導體裝置1之步驟中用於切斷密封材料80b等的刀片75所具有之磨粒的粒度可以為♯320～♯600。在該情況下，能夠將中介層60及密封材料80藉由具有適於各自的材質之磨粒之刀片進行切削或切斷。

在本實施形態之結構體100中，在中介層60形成有將主面60a分割成複數個設置區域65之複數個溝槽部61。在使用該結構體100藉由上述製造方法來製造半導體裝置1之情況下，與上述同樣地，無需切斷中介層60的本體部分，而是藉由切斷配置於溝槽部61之密封材料80b等，能夠使結構體100單片化。因此，在使結構體100單片化時，例如除了用於切斷密封材料80的刀片75以外，無需使用用於切斷中介層60的刀片。藉此，能夠提高半導體裝置1的製造效率。再者，在該結構體100中，成為在2個並排的溝槽61a之間殘留中介層60的一部分（凸狀部分61b），但該中介層的一部分不是構成所製造之半導體裝置1之部分，因此即使單片化時不使用用於切斷中介層60的刀片亦沒有問題。又，當在中介層60上形成溝槽部61時，若要形成與單片化時的切斷寬度對應之寬度寬的溝槽，則有時溝槽部61的形成會花費時間。然而，依結構體100，使溝槽部61中之各溝槽61a的寬度W1變窄，能夠縮短形成溝槽部61所需的時間。因此，依結構體100，在這一點上亦能夠提高半導體裝置1的製造效率。

在本實施形態的結構體100中，複數個溝槽部61的各溝槽61a可以具有相對於中介層60的厚度T1為10%～60%的深度A1。使用結構體100藉由上述製造方法製造半導體裝置1之情況下，與上述同樣地，在研磨中介層60之步驟中能夠容易地使密封材料80露出，並且在半導體裝置1的製造步驟中中介層60不易產生裂紋。藉此，能夠提高半導體裝置1的製造效率。

在本實施形態的結構體100中，複數個溝槽部61的各溝槽61a可以具有70μm～470μm的深度A1。使用結構體100藉由上述製造方法製造半導體裝置1之情況下，與上述同樣地，在研磨中介層60之步驟中能夠容易地使密封材料80露出，並且在半導體裝置1的製造步驟中中介層60不易產生裂紋。藉此，能夠提高半導體裝置1的製造效率。

在本實施形態的結構體100中，並排的溝槽61a的各自的寬度可以為20μm～50μm。在該情況下，與上述同樣地，使形成溝槽部61時的切屑等的產生量變少，能夠防止污染物附著於半導體裝置1。藉此，能夠降低半導體裝置1中之不良率，並且能夠進一步提高半導體裝置1的製造效率。

在本實施形態的結構體100中，在並排的溝槽61a之間可以設置凸狀部分61b，凸狀部分61b的寬度可以為100μm～200μm。在該情況下，與上述同樣地，能夠迅速地進行單片化時的切斷，因此能夠進一步提高半導體裝置的製造效率。

在本實施形態的結構體100中，複數個溝槽部61形成為包括沿著第1方向D1之複數個第1溝槽部62和沿著與第1方向垂直的第2方向D2之複數個第2溝槽部63之格子狀。複數個第1溝槽部62可以分別具有2個並排的溝槽62a，並且複數個第2溝槽部63可以分別具有2個並排的溝槽63a。彼此相鄰之第1溝槽部62彼此的間隔可以為10mm～100mm。彼此相鄰之第2溝槽部63彼此的間隔可以為20mm～100mm。在使用結構體100藉由上述製造方法製造半導體裝置1之情況下，能夠製造具有能夠安裝在一般的電子零件上的尺寸的通用性高的半導體裝置1。

[第2實施形態] 接著，參閱圖14～圖17，對第2實施形態之半導體裝置及其製造方法進行說明。圖14係示意性地表示藉由第2實施形態之製造方法製造之半導體裝置201的一例之剖面圖。圖15～圖17係表示第2實施形態之半導體裝置之製造方法之示意性剖面圖。第2實施形態之半導體裝置201例如為具有CoWoS（Chip on Wafer on Substrate：基板上晶圓上晶片）結構之半導體封裝，在各半導體裝置安裝有複數個半導體元件這一點與第1實施形態不同。由於其他結構相同，因此以下有時會省略說明。如圖14所示，半導體裝置201具備：複數個半導體元件202（202a、202b）、各凸塊3、各底部填充劑4、再配線層5、中介層6、凸塊7及密封材料8。

半導體元件202例如為處理器或記憶體等半導體晶片。處理器例如可以為GPU（Graphics Processing Unit：圖形處理單元）或CPU（Central Processing Unit：中央處理單元）等處理器單元。記憶體例如可以為HBM（High Bandwidth Memory：高頻寬記憶體）等記憶體單元。在圖14所示的例中，例如，一個半導體元件202a為處理器單元，另一個半導體元件202b為記憶體。半導體元件202b可以為積層有複數個記憶體之記憶體單元。在第2實施形態之半導體裝置201中，由於設置有複數個半導體元件202，因此亦構成為在各半導體元件202之間亦插入密封材料8。又，各半導體元件202a、202b可以藉由配置於再配線層5或再配線層5內之內置晶片等而彼此電連接。

接著，參閱圖15及圖17，對半導體裝置201之製造方法進行說明。步驟（a）為準備圖16的（a）中所示之結構體200之步驟。在步驟（a）中，首先，如圖15的（a）所示，準備中介層60。中介層60在後續的步驟中被單片化而成為半導體裝置201的中介層6。在該中介層60的主面60a上形成再配線層50。再配線層50在後續的步驟中被單片化而成為半導體裝置201的再配線層5。再配線層50遍及整個主面60a而形成。再配線層50具有層狀的絕緣部分51和形成於絕緣部分51內之配線（未圖示）。

接著，如圖15的（b）所示，再配線層50的一部分被去除。藉由去除再配線層50的一部分，在再配線層50上形成複數個開口52。在本實施形態中，在去除再配線層50的一部分之後，在中介層60上形成複數個溝槽部61（至少2個溝槽61a）（參閱圖15的（c））。去除再配線層50的一部分之方法與第1實施形態相同。

接著，如圖15的（c）所示，在中介層60上形成複數個溝槽部61。又，與第1實施形態同樣地，各溝槽部61具有從中介層60的主面60a向主面60b之2個溝槽61a，並且2個溝槽61a以彼此並排的狀態延伸，並且在2個溝槽61a之間形成凸狀部分61b。構成各溝槽部61之各溝槽61a形成為狹縫狀，在主面60a上開口。與第1實施形態同樣地，溝槽部61（溝槽61a）的深度例如可以為70μm～470μm，亦可以為100μm～400μm，亦可以為200μm～300μm。相對於中介層60的厚度之溝槽部61（溝槽61a）的深度例如可以為10%～60%，亦可以為20%～50%，亦可以為30%～40%。溝槽部61的深度可以比最終所獲得之半導體裝置201的中介層6的厚度大，例如30μm～50μm。相對於溝槽61a的深度之溝槽61a的寬度的縱橫比（深度：寬度）例如可以為3.5:1～8:1。

又，與第1實施形態同樣地，複數個溝槽部61將主面60a分割成複數個設置區域65。從中介層60的厚度方向觀察時，各設置區域65呈矩形狀。如圖15的（c）所示，形成有溝槽部61之中介層60具有板狀的第1部分66和形成於第1部分66上之複數個第2部分67。第2部分67呈凸狀。第2部分67的頂面與設置區域65對應。再者，與第1實施形態同樣地，溝槽部61的各溝槽61a例如使用2個刀片70來形成。

接著，如圖16的（a）所示，在各設置區域65上設置複數個半導體元件202。在第2實施形態中，在各設置區域65上各設置2個半導體元件202。作為一例，在各設置區域65上設置作為處理器（例如，GPU）之半導體元件202a和作為記憶體（例如，HBM）之半導體元件202b。在設置複數個記憶體之情況下，可以積層各記憶體並三維地配置。

[步驟（b）] 如圖16的（b）所示，步驟（b）為在各半導體元件202a、202b與再配線層50之間配置底部填充劑4之步驟。

[步驟（c）] 步驟（c）為分別將各半導體元件202a、202b用密封材料80密封，並且至少在溝槽部61（各溝槽61a）配置密封材料80b之步驟。如圖16的（c）所示，用密封材料80密封複數個半導體元件202a、202b，以使密封材料80b配置（填充）於整個溝槽部61。密封材料80亦配置於再配線層50的開口52的內部及各半導體元件202a、202b之間。密封材料80遍及整個中介層60而配置，以覆蓋半導體元件202a、202b、底部填充劑4及再配線層50。密封材料80配置成覆蓋各半導體元件202a、202b的上表面及側面。

[步驟（d）] 步驟（d）為研磨密封材料80以使各半導體元件202a、202b的上表面從密封材料80露出之步驟。如圖17的（a）所示，密封材料80具有與中介層60相反的一側的表面80a。在步驟（d）中，藉由從表面80a朝向中介層60研磨密封材料80來使密封材料80薄化。在本實施形態中，如圖17的（a）所示，研磨密封材料80直到表面80a與半導體元件202a、202b的上表面成為同一面。藉此，半導體元件202a、202b的上表面從密封材料80露出。

在本實施形態中，在完成步驟（d）之後，中介層60的朝向被反轉。在直到步驟（d）為止的步驟中，中介層60的主面60a在鉛垂方向上比主面60b位於上側（參閱圖17的（a））。相對於此，在步驟（e）之後的步驟中，中介層60配置成主面60a在鉛垂方向上比主面60b位於下側。

[步驟（e）] 步驟（e）為研磨中介層60，以使配置於構成各溝槽部61之2個溝槽61a之密封材料80b露出之步驟。在步驟（e）中，藉由從主面60b朝向主面60a研磨中介層60來使中介層60薄化。若研磨中介層60直到配置於溝槽部61之密封材料80b露出，則如圖17的（b）所示，中介層60的第1部分66被去除，並且保留複數個第2部分67。從中介層60的厚度方向觀察時，在相鄰之第2部分67彼此之間僅存在密封材料80（80b）與溝槽61a之間的凸狀部分61b。

接著，如圖17的（c）所示，在中介層60上配置凸塊7。在本實施形態中，凸塊7配置於各第2部分67中之與再配線層50相反的一側的表面。凸塊7與中介層60的配線電連接。

[步驟（f）] 與第1實施形態同樣地，步驟（f）為沿著各溝槽部61將2個溝槽61a內的密封材料80b及溝槽61a之間的凸狀部分61b一起切斷，使結構體200按 複數個設置區域65進行單片化，從而獲得複數個半導體裝置201之步驟。如圖17的（b）及（c）所示，在步驟（f）中，藉由刀片75，在中介層60的厚度方向上切斷密封材料80b及凸狀部分61b。具體而言，將密封材料80中之配置於溝槽61a之密封材料80b、溝槽61a之間的凸狀部分61b、密封材料80中之配置於再配線層50的開口52內之密封材料80及密封材料80中之配置於複數個半導體元件2之間之部分一併切斷。藉此，結構體200按複數個設置區域65進行單片化。如上述，從中介層60的厚度方向觀察時，在相鄰之第2部分67彼此之間存在密封材料80，80b。因此，在步驟（f）中切斷密封材料80，80b時，不會切斷中介層60的本體部分（除了凸狀部分61b之部分）。再者，溝槽61a內的密封材料80b及凸狀部分61b等例如使用高速旋轉之切割刀片來切斷。藉此，結構體200被單片化，從而獲得複數個半導體裝置201（參閱圖14）。單片化後的中介層60與半導體裝置201的中介層6對應，單片化後的再配線層50與半導體裝置201的再配線層5對應。藉由以上，半導體裝置201的製造步驟結束。

以上，與第1實施形態同樣地，依第2實施形態之半導體裝置201之製造方法，無需切斷中介層60的本體部分，而是藉由切斷包括配置於各溝槽部61之密封材料80b之區域，能夠使結構體200單片化。因此，在使結構體200單片化時，例如除了用於切斷密封材料80b的刀片以外，無需使用用於切斷中介層60的刀片。藉此，例如不需要更換刀片之工夫，能夠提高半導體裝置201的製造效率。關於其他效果，亦能夠發揮與第1實施形態相同的作用效果。

以上，對本揭示的實施形態進行了詳細說明，但本揭示並不限定於上述實施形態。

再配線層50的絕緣部分51可以藉由無機材料來形成。形成絕緣部分51之無機材料可以為二氧化矽（SiO ₂）、氮化矽（SiN）或氮氧化矽（SiON）。在絕緣部分51藉由無機材料來形成之情況下，當步驟（a）中去除再配線層50中之與部分61A的重疊部分時（參閱圖3），藉由刀片切削再配線層50，藉此可以去除該重疊部分。再配線層50中之該重疊部分的去除和溝槽部61的形成（參閱圖4）係指，可以使用同一刀片一併進行。

在準備結構體100、200之步驟（a）中，各溝槽部61可以由比2個更多的並排的溝槽61a形成，例如可以由3個並排的溝槽61a形成。

在半導體裝置1、201的製造步驟中，可以省略步驟（b）。亦即，可以不在複數個半導體元件2、202與主面60a之間配置底部填充劑4。

在半導體裝置1、201的製造步驟中，可以省略步驟（d）。亦即，亦可以研磨密封材料80而不進行薄化，以使各半導體元件2、202的上表面2a從密封材料80露出。具體而言，密封材料80可以完全不被研磨，亦可以研磨到半導體元件2、202的上表面2a不從密封材料80露出的程度。

在中介層60上所形成之溝槽部61（溝槽61a）的深度A1的大小並無限定。關於深度A1，相對於中介層60的厚度T1可以小於10%，相對於厚度T1可以大於60%。深度A1可以小於70μm，亦可以大於470μm。

在半導體裝置1、201安裝於其他電子零件時的半導體裝置1、201的朝向並無限定。亦即，可以將半導體裝置1安裝成半導體元件2、202的上表面2a在鉛垂方向上比下表面2b位於上側，半導體裝置1、201亦可以安裝為上表面2a在鉛垂方向上 比下表面2b位於下側。

1,201:半導體裝置 2,202,202a,202b:半導體元件 2a:上表面 2c:側面 3:凸塊 4:底部填充劑 5,50:再配線層 6,60:中介層 8,80,80b:密封材料 60a:主面（第1主面） 60b:主面（第2主面） 61:溝槽部 61A:部分（形成預定部分） 61a:溝槽 61b:凸狀部分 62:第1溝槽部 62a:溝槽 62b:凸狀部分 63:第2溝槽部 63a:溝槽 63b:凸狀部分 65:設置區域 70:刀片（第1刀片） 75:刀片（第2刀片） 100,200:結構體

圖1係示意性地表示藉由第一實施形態之製造方法製造之半導體裝置的一例之剖面圖。 圖2係表示第1實施形態之半導體裝置之製造方法之示意性剖面圖。 圖3係表示第1實施形態之半導體裝置之製造方法之示意性剖面圖。 圖4係表示第1實施形態之半導體裝置之製造方法之示意性剖面圖。 圖5係表示形成有溝槽部之中介層之俯視圖。 圖6係放大表示圖5所示之中介層的溝槽部之俯視圖。 圖7係表示第1實施形態之半導體裝置之製造方法之示意性剖面圖。 圖8係表示第1實施形態之半導體裝置之製造方法之示意性剖面圖。 圖9係表示底部填充劑的結構之圖。 圖10係表示第1實施形態之半導體裝置之製造方法之示意性剖面圖。 圖11係表示第1實施形態之半導體裝置之製造方法之示意性剖面圖。 圖12係表示第1實施形態之半導體裝置之製造方法之示意性剖面圖。 圖13係表示第1實施形態之半導體裝置之製造方法之示意性剖面圖。 圖14係示意性地表示藉由第2實施形態之製造方法製造之半導體裝置的一例之剖面圖。 圖15的（a）～（c）係表示第2實施形態之半導體裝置之製造方法之示意性剖面圖。 圖16的（a）～（c）係表示第2實施形態之半導體裝置之製造方法之示意性剖面圖。 圖17的（a）～（c）係表示第2實施形態之半導體裝置之製造方法之示意性剖面圖。

3:凸塊

4:底部填充劑

7:凸塊

8:密封材料

50:再配線層

60:中介層

60a:主面

60b:主面

61b:凸狀部分

65:設置區域

66:第1部分

67:第2部分

75:刀片

80:密封材料

80a:表面

80b:密封材料

200:結構體

201:半導體裝置

202a:半導體元件

202b:半導體元件

Claims (20)

1. 一種半導體裝置之製造方法，其包括如下步驟： 準備結構體，前述結構體具有包括第1主面及與前述第1主面對置之第2主面且形成有將前述第1主面分割成複數個設置區域之複數個溝槽部之中介層、以及在各前述設置區域上至少各設置一個之複數個半導體元件，其中各前述溝槽部包括至少2個並排的溝槽； 用前述密封材料密封前述複數個半導體元件的各自的至少一部分以使密封材料至少配置於前述複數個溝槽部； 從前述第2主面朝向前述第1主面研磨前述中介層以使配置於前述複數個溝槽部之前述密封材料露出；及 沿各前述溝槽部切斷前述密封材料而使前述結構體按前述複數個設置區域進行單片化，從而獲得複數個半導體裝置。
2. 如請求項1所述之半導體裝置之製造方法，其中 前述準備結構體之步驟包括形成前述複數個溝槽部之步驟，前述複數個溝槽部具有相對於研磨之前的前述中介層的厚度為10%～60%的深度。
3. 如請求項1或請求項2所述之半導體裝置之製造方法，其中 前述準備結構體之步驟包括形成具有70μm～470μm的深度之前述複數個溝槽部之步驟。
4. 如請求項1至請求項3之任一項所述之半導體裝置之製造方法，其中 前述並排的溝槽的各自的寬度為20μm～50μm。
5. 如請求項1至請求項4之任一項所述之半導體裝置之製造方法，其中 前述準備結構體之步驟包括形成各前述溝槽部以使在前述並排的溝槽之間殘留凸狀部分之步驟， 在前述獲得複數個半導體裝置之步驟中，將配置於各前述溝槽部之前述密封材料及前述凸狀部分一起切斷。
6. 如請求項5所述之半導體裝置之製造方法，其中 前述凸狀部分的寬度為100μm～200μm。
7. 如請求項1至請求項6之任一項所述之半導體裝置之製造方法，其中 前述準備結構體之步驟包括如下步驟： 在形成前述複數個溝槽部之前的前述第1主面上形成再配線層； 去除前述再配線層中之、與前述複數個溝槽部的形成預定部分的重疊部分；及 在前述中介層上形成前述複數個溝槽部。
8. 如請求項7所述之半導體裝置之製造方法，其中 形成前述再配線層之材料包括具有感光性之材料， 在去除前述重疊部分之步驟中，藉由對前述再配線層進行曝光及顯影來去除前述重疊部分。
9. 如請求項1至請求項8之任一項所述之半導體裝置之製造方法，其中 在配置前述密封材料之步驟之前，還包括在前述複數個半導體元件與前述第1主面之間配置底部填充劑之步驟。
10. 如請求項1至請求項9之任一項所述之半導體裝置之製造方法，其中 在前述密封步驟中配置前述密封材料以覆蓋各前述半導體元件的側面及上表面， 前述半導體裝置之製造方法還包括研磨前述密封材料以使各前述半導體元件的前述上表面從前述密封材料露出之步驟。
11. 如請求項1至請求項10之任一項所述之半導體裝置之製造方法，其中 前述準備結構體之步驟包括：藉由使用至少2個第1刀片切削前述中介層，同時形成前述至少2個並排的溝槽之步驟；或藉由使用1個第1刀片切削前述中介層，依序形成前述至少2個並排的溝槽之步驟。
12. 如請求項1至請求項11之任一項所述之半導體裝置之製造方法，其中 在前述獲得複數個半導體裝置之步驟中，使用第2刀片沿著前述溝槽部切斷前述密封材料。
13. 如請求項12所述之半導體裝置之製造方法，其中 前述準備結構體之步驟包括使用第1刀片切削前述中介層來形成前述複數個溝槽部之步驟， 前述第1刀片所具有之磨粒的粒度大於前述第2刀片所具有之磨粒的粒度。
14. 如請求項13所述之半導體裝置之製造方法，其中 前述第1刀片所具有之磨粒的粒度為♯2000～♯4000， 前述第2刀片所具有之磨粒的粒度為♯320～♯600。
15. 一種結構體，其具備： 中介層，包括第1主面及與前述第1主面對置之第2主面；及 複數個半導體元件，配置於前述第1主面， 在前述中介層上，形成有將前述第1主面分割成複數個設置區域之複數個溝槽部， 各前述溝槽部包括至少2個並排的溝槽， 前述複數個半導體元件在各前述設置區域上至少各配置有一個。
16. 如請求項15所述之結構體，其中 前述複數個溝槽部具有相對於前述中介層的厚度為10%～60%的深度。
17. 如請求項15或請求項16所述之結構體，其中 前述複數個溝槽部具有70μm～470μm的深度。
18. 如請求項15至請求項17之任一項所述之結構體，其中 前述並排的溝槽的各自的寬度為20μm～50μm。
19. 如請求項15至請求項18之任一項所述之結構體，其中 在前述並排的溝槽之間設置有凸狀部分， 前述凸狀部分的寬度為100μm～200μm。
20. 如請求項15至請求項19之任一項所述之結構體，其中 前述複數個溝槽部形成為包括沿著第1方向之複數個第1溝槽部和沿著與前述第1方向交叉之第2方向之複數個第2溝槽部之格子狀， 前述複數個第1溝槽部分別具有至少2個並排的溝槽，並且前述複數個第2溝槽部分別具有至少2個並排的溝槽， 彼此相鄰之前述第1溝槽部彼此的間隔為10mm～100mm， 彼此相鄰之前述第2溝槽部彼此的間隔為20mm～100mm。

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