TW202002226A - 晶片封裝結構的形成方法 - Google Patents

晶片封裝結構的形成方法 Download PDF

Info

Publication number
TW202002226A
TW202002226A TW108107700A TW108107700A TW202002226A TW 202002226 A TW202002226 A TW 202002226A TW 108107700 A TW108107700 A TW 108107700A TW 108107700 A TW108107700 A TW 108107700A TW 202002226 A TW202002226 A TW 202002226A
Authority
TW
Taiwan
Prior art keywords
trench
layer
wafer
molding layer
chip package
Prior art date
Application number
TW108107700A
Other languages
English (en)
Inventor
蔡柏豪
翁得期
周孟緯
林孟良
莊博堯
鄭心圃
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202002226A publication Critical patent/TW202002226A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

提供晶片封裝結構的形成方法。此方法包含設置晶片於重佈線結構之上。此方法包含形成模塑層於重佈線結構之上且相鄰晶片。此方法包含部分移除模塑層以形成溝槽於模塑層中，且溝槽與晶片隔開。

Description

晶片封裝結構的形成方法
本發明實施例是有關於晶片封裝結構及其形成方法，特別是有關於具有模塑層的晶片封裝結構。
半導體裝置用於各種不同的電子應用，例如個人電腦、手機、數位相機、以及其他電子設備。半導體裝置的製造通常是透過依序沉積絕緣層或介電層、導線層、以及半導體層於半導體基底之上，並且使用微影製程和蝕刻製程圖案化各種不同的材料層，以形成電路組件和元件於其上。
通常在半導體晶圓上製造許多積體電路，可將半導體晶圓切割(singulate)為多顆晶粒(die)，並且可封裝晶粒。各種用於封裝的技術正持續發展中。
本發明實施例提供晶片封裝結構的形成方法。此方法包含設置晶片於重佈線結構之上、形成模塑層於重佈線結構之上且相鄰晶片、以及部分移除模塑層以形成溝槽於模塑層中。溝槽與晶片隔開。
本發明實施例提供晶片封裝結構的形成方法。此方法包含設置第一晶片和第二晶片於重佈線結構之上。重佈線結構包含絕緣層和線路層，線路層位於絕緣層中且電性連接至第一晶片和第二晶片。此方法包含形成模塑層於重佈線結構之上。模塑層圍繞第一晶片和第二晶片。此方法包含形成第一溝槽於模塑層中且介於第一晶片與第二晶片之間。第一溝槽與第一晶片和第二晶片隔開。
本發明實施例提供晶片封裝結構。此晶片封裝結構包含重佈線結構、第一晶片、模塑層、以及散熱層。第一晶片位於重佈線結構之上。模塑層位於重佈線結構之上且圍繞第一晶片。散熱層位於第一晶片和模塑層之上。散熱層的第一部份延伸至模塑層中，並且散熱層的第一導熱係數大於模塑層的第二導熱係數。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體實施例或範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。為了簡潔和明確起見，各種不同的部件可以不同尺寸任意繪示。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此外，此處可能使用空間上的相關用語，例如「在…之下」、「在…下方」、「下方的」、「在…上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
第1A-1L圖是根據一些實施例之形成晶片封裝結構的製程在各個階段的剖面示意圖。根據一些實施例，提供承載基板110，如第1A圖所示。根據一些實施例，承載基板110配置為在後續處理步驟期間提供暫時的機械和結構支撐。
根據一些實施例，承載基板110包含玻璃、矽、氧化矽、氧化鋁、金屬、前述之組合、及/或類似承載基板。根據一些實施例，承載基板110包含金屬框。根據一些實施例，形成重佈線(redistribution)結構120於承載基板110之上，如第1A圖所示。根據一些實施例，重佈線結構120具有兩個相對表面120a和120b。根據一些實施例，重佈線結構120的厚度T1範圍在約2奈米(nm)至約10奈米。
形成重佈線結構120包含形成絕緣層121於承載基板110之上；形成導電墊(pad)122於絕緣層121之上且於絕緣層121的通孔(through hole)121a中；形成絕緣層123於絕緣層121和導電墊122之上；形成線路層124於絕緣層123之上且於絕緣層123的通孔123a中；形成絕緣層125於絕緣層123和線路層124之上；形成線路層126於絕緣層125之上且於絕緣層125的通孔125a中；形成絕緣層127於絕緣層125和線路層126之上；以及形成導電墊128於絕緣層127之上且於絕緣層127的通孔127a中。
根據一些實施例，線路層124和126彼此電性連接。根據一些實施例，導電墊122和128電性連接至線路層124和126。
根據一些實施例，絕緣層121、123、125和127由絕緣材料形成，例如聚合物材料(例如，聚苯并㗁唑(polybenzoxazole)、聚醯亞胺(polyimide)、或感光材料)、氮化物(例如，氮化矽)、氧化物(例如、氧化矽)、氮氧化矽、或類似絕緣材料。根據一些實施例，線路層124和126和導電墊122和128由導電材料形成，例如金屬(例如，銅、鋁、或鎢)。
根據一些實施例，透過導電凸塊(bump)140將晶片130A、130B、130C和130D接合至重佈線結構120，如第1B圖所示。每一個晶片130A、130B、130C和130D包含系統單晶片(system-on-chip，SoC)、記憶體晶片(例如，動態隨機存取記憶體晶片)、或其他適當晶片。根據一些實施例，晶片130A、130B、130C和130D也可稱為電子裝置。
晶片130A、130B、130C和130D可具有相同或不同寬度。晶片130A、130B、130C和130D可具有相同或不同高度。根據一些實施例，每一個晶片130A、130B、130C和130D具有基底132、裝置層134、以及內連線層136。
在一些實施例中，基底132由元素半導體材料形成，其包含單晶、多晶、或非晶結構的矽或鍺。在其他一些實施例中，基底132由化合物半導體形成(例如，碳化矽、砷化鎵、磷化鎵、磷化銦、或砷化銦)、合金半導體(例如，SiGe、或GaAsP)、或前述之組合。
基底132也可包含多層半導體、絕緣體上覆半導體(semiconductor on insulator，SOI，例如絕緣體上覆矽、或絕緣體上覆鍺)、或前述之組合。根據一些實施例，晶片130A、130B、130C和130D的厚度T2大於或等於500微米(μm)。
根據一些實施例，基底132具有面向重佈線結構120的底面132a。根據一些實施例，裝置層134位於底面132a之上。根據一些實施例，裝置層134包含電子元件(未顯示)、介電層134a、和導電墊134b。
在一些實施例中，在基底132上或基底132中形成電子元件。根據一些實施例，電子元件包含主動元件(例如，電晶體、二極體、或類似主動元件)、及/或被動元件(例如，電阻、電容、電感、或類似被動元件)。根據一些實施例，形成介電層134a於底面132a之上且覆蓋電子元件。
根據一些實施例，埋置導電墊134b於介電層134a中，並且電性連接至電子元件。根據一些實施例，導電墊134b由導電材料形成，例如金屬(例如，銅、鋁、鎳、或前述之組合)。
根據一些實施例，形成內連線層136於裝置層134之上。根據一些實施例，內連線層136包含內連線結構(未顯示)以及介電層(未顯示)。根據一些實施例，內連線結構位於介電層中並且電性連接至導電墊134b。在其他一些實施例中，晶片130A、130B、130C和130D是晶片封裝體，其包含動態隨機存取記憶體(DRAM)晶片或高頻寬記憶體(high bandwidth memory，HBM)晶片。
根據一些實施例，導電凸塊140介於導電墊128和內連線層136之間，以透過內連線層136的內連線結構將導電墊128電性連接至導電墊134b。根據一些實施例，導電凸塊140由焊料(solder)材料形成，例如錫(Sn)和銀(Ag)或其他適當導電材料(例如金)。根據一些實施例，導電凸塊140是焊球。
根據一些實施例，形成底部密封(underfill)層150於晶片130A、130B、130C和130D與重佈線結構120之間，如第1B圖所示。根據一些實施例，底部密封層150圍繞導電凸塊140和導電墊128。根據一些實施例，底部密封層150由絕緣材料形成，例如聚合物材料或模塑(molding)材料，其由環氧樹脂(epoxy)和填充材料組成。
根據一些實施例，形成模塑(molding)層160於晶片130A、130B、130C和130D、底部密封層150、和重佈線結構120之上，如第1C圖所示。根據一些實施例，模塑層160填充晶片130A、130B、130C和130D之間的間隙G1、G2和G3。根據一些實施例，間隙G1、G2和G3中的模塑層160圍繞晶片130A、130B、130C和130D。模塑層160由聚合物材料或其他適當絕緣材料形成。在一些實施例中，對模塑層160執行熱製程以固化(cure)模塑層160。
根據一些實施例，移除模塑層160的上部，如第1D圖所示。根據一些實施例，在移除製程之後，模塑層160的頂面162與基底132的頂面132b大致上共平面或對齊。根據一些實施例，移除製程包含化學機械研磨(chemical mechanical polishing)製程。
第1E-1圖是根據一些實施例之第1E圖的晶片封裝結構的上視示意圖。第1E圖是根據一些實施例顯示沿著第1E-1圖中的剖面線I-I’之晶片封裝結構的剖面示意圖。
根據一些實施例，形成溝槽R1和R2於模塑層160中，如第1E和1E-1圖所示。根據一些實施例，使用雷射切割製程或其他適當製程形成溝槽R1和R2。根據一些實施例，形成溝槽R1於晶片130A與130B之間的間隙G1中。根據一些實施例，溝槽R1比間隙G1窄。根據一些實施例，溝槽R1並未穿過模塑層160。在一些實施例中，模塑層160的一部份163介於溝槽R1與重佈線結構120之間。
根據一些實施例，溝槽R1和R2並未穿過模塑層160，因而未暴露出重佈線結構120。因此，模塑層160能保護其下的重佈線結構120免於受到損傷和汙染。
根據一些實施例，溝槽R1與晶片130A和130B隔開。根據一些實施例，溝槽R1沿著晶片130A和130B(或基底132)的邊緣E1和E2延伸，如第1E-1圖所示。根據一些實施例，溝槽R1與邊緣E1和E2大致上平行。也就是說，根據一些實施例，溝槽R1與邊緣E1之間的距離D1保持在大致上固定的數值，並且溝槽R1與邊緣E2之間的距離D2保持在大致上固定的數值。
在一些實施例中，距離D1大致上等於距離D2。在其他一些實施例中，距離D1不等於距離D2。根據一些實施例，在一些實施例中(未顯示)，溝槽R1不平行於邊緣E1和E2。
根據一些實施例，形成溝槽R2於晶片130C與130D之間的間隙G3中。根據一些實施例，溝槽R2比間隙G3窄。根據一些實施例，溝槽R2並未穿過模塑層160。在一些實施例中，模塑層160的一部份164介於溝槽R2與重佈線結構120之間。
根據一些實施例，溝槽R2與晶片130C和130D隔開。根據一些實施例，溝槽R2沿著晶片130C和130D(或基底132)的邊緣E3和E4延伸。根據一些實施例，溝槽R2與邊緣E3和E4大致上平行。這也就是說，根據一些實施例，溝槽R2與邊緣E3之間的距離D3保持在大致上固定的數值，並且溝槽R2與邊緣E4之間的距離D4保持在大致上固定的數值。
在一些實施例中，距離D3大致上等於距離D4。在其他一些實施例中，距離D3不等於距離D4。在一些實施例中，距離D1大致上等於距離D3，並且距離D2大致上等於距離D4。在其他一些實施例中，距離D1不等於距離D3，且/或距離D2不等於距離D4。根據一些實施例，在一些實施例中(未顯示)，溝槽R2不平行於邊緣E3和E4。
根據一些實施例，預定切割線C1和C2圍繞晶片130A、130B、130C和130D、以及部分的溝槽R1和R2，如第1E、1E-1圖所示。根據一些實施例，以虛線表示預定切割線C1和C2。根據一些實施例，溝槽R1和R2不完全與預定切割線C1和C2重疊。根據一些實施例，溝槽R1和R2不與預定切割線C1和C2重合。根據一些實施例，溝槽R1和R2垂直於預定切割線C2。根據一些實施例，溝槽R1和R2與預定切割線C1隔開。
根據一些實施例，預定切割線C2延伸橫跨溝槽R1和R2。根據一些實施例，溝槽R1和R2延伸橫跨預定切割線C2。根據一些實施例，在其他一些實施例中，預定切割線C2不與溝槽R1和R2重疊，如第1E-2圖所示。也就是說，根據一些實施例，溝槽R1和R2與預定切割線C2隔開。
根據一些實施例，溝槽R1和R2具有實線(continuous line)形狀，如第1E-1圖所示。根據一些實施例，在其他一些實施例中，溝槽R1和R2具有虛線(dotted line)形狀，如第1E-3圖所示。也就是說，根據一些實施例，溝槽R1具有多個部分P1。
根據一些實施例，這些部分P1彼此隔開並且沿著第一線排列。在一些實施例中，這些部分P1具有相同深度。在其他一些實施例中，這些部分P1具有不同深度。溝槽R2具有多個部分P2。根據一些實施例，這些部分P2彼此隔開並且沿著第二線排列。在一些實施例中，這些部分P2具有相同深度。在其他一些實施例中，這些部分P2具有不同深度。
根據一些實施例，溝槽R1介於晶片130A與(中央)預定切割線C1之間，如第1E和1E-1圖所示。根據一些實施例，溝槽R2介於晶片130D與(中央)預定切割線C1之間。
根據一些實施例，模塑層160具有部分165和166，如第1E和1E-1圖所示。根據一些實施例，模塑層160的部分163介於部分165和166之間。根據一些實施例，部分163、165和166位於晶片130A(或基底132)的同一側132c。根據一些實施例，部分163、165和166介於晶片130A與130B之間。
根據一些實施例，部分163、165和166具有頂面163a、165a和166a。根據一些實施例，頂面165a和166a與晶片130A和130B之基底132的頂面132b大致上共平面。在一些實施例中，頂面163a與重佈線結構120之間的距離D5小於頂面165a或166a與重佈線結構120之間的距離D6。可透過調整雷射切割製程的雷射功率或製程時間控制距離D5(即部分163的厚度)，雷射切割製程用於形成溝槽R1和R2。
根據一些實施例，溝槽R1具有深度DE1和寬度W1，如第1E和1E-1圖所示。根據一些實施例，溝槽R2具有深度DE2和寬度W2。溝槽R1和R2可作為緩衝溝槽，緩衝溝槽緩衝(和部份地隔絕)模塑層160之局部區域的熱膨脹。
舉例而言，部分地隔絕相鄰晶片130A之模塑層160的熱膨脹與相鄰晶片130B之模塑層160的熱膨脹。部分地隔絕相鄰晶片130C之模塑層160的熱膨脹與相鄰晶片130D之模塑層160的熱膨脹。
根據一些實施例，溝槽R1和R2提供容納模塑層160熱膨脹的空間。因此，根據一些實施例，溝槽R1和R2降低模塑層160的翹曲(warpage)。所以，形成溝槽R1和R2改善具有模塑層160的晶片封裝結構的良率(yield)。
在一些實施例中，溝槽R1的深寬比(aspect ratio，DE1/W1)範圍在約4至約70。在一些實施例中，溝槽R2的深寬比(DE2/W2)範圍在約4至約70。如果溝槽R1或R2的深寬比(DE1/W1或DE2/W2)大於70，後續形成的散熱層可能無法填入溝槽R1或R2。
在一些實施例中，模塑層160的頂面162與重佈線結構120之間具有距離D7，深度DE1或DE2對距離D7的比值範圍在約0.1至約0.9。如果深度DE1或DE2對距離D7的比值大於0.9，溝槽R1或R2可能輕易地穿過模塑層160，且暴露出重佈線結構120，並且可能損傷或污染暴露出的重佈線結構120。
在一些實施例中，深度DE1或DE2對距離D7的比值範圍在約0.5至約0.9。根據一些實施例，寬度W1或W2範圍在約10微米至約100微米。在一些實施例中，溝槽R1的寬度W1對間隙G1的寬度W11的比值範圍在約0.05至約0.5。在一些實施例中，溝槽R2的寬度W2對間隙G3的寬度W22的比值範圍在約0.05至約0.5。
根據一些實施例，將膠帶(tape)層170接合至晶片130A、130B、130C和130D和模塑層160。根據一些實施例，膠帶層170由聚合物材料或其他適當材料形成。根據一些實施例，將重佈線結構120上下翻轉，如第1G圖所示。根據一些實施例，之後，移除承載基板110，如第1G圖所示。
根據一些實施例，相應地形成導電凸塊180於導電墊122之上，如第1H圖所示。根據一些實施例，導電凸塊180由焊料材料(例如錫(Sn)和銀(Ag))、或其他適當導電材料形成。
根據一些實施例，將重佈線結構120上下翻轉，如第1I圖所示。根據一些實施例，移除膠帶層170，如第1I圖所示。根據一些實施例，沿著預定切割線C1和C2切入模塑層160和重佈線結構120，以形成多個晶片封裝結構100，如第1J和1E-1圖所示。
第1K-1圖是根據一些實施例之第1K圖的晶片封裝結構100的上視示意圖。第1K圖是根據一些實施例顯示沿著第1K-1圖中的剖面線I-I’之晶片封裝結構的剖面示意圖。根據一些實施例，為了簡潔，第1K和1K-1圖僅顯示這些晶片封裝結構100中的一個。
根據一些實施例，形成散熱層190於晶片130A和130B以及模塑層160之上，如第1K和1K-1圖所示。根據一些實施例，散熱層190與晶片130A和130B以及模塑層160直接接觸。根據一些實施例，散熱層190的部分192填充溝槽R1。
根據一些實施例，散熱層190配置以消散熱量。根據一些實施例，散熱層190將晶片130A和130B產生的熱量透過晶片130A和130B之上的散熱層190消散，並且更被晶片130A與130B之間的部分192消散。因此，形成溝槽R1可改善散熱。
根據一些實施例，部分192延伸至模塑層160中並且位於模塑層160的部分163之上。根據一些實施例，部分192與晶片130A和130B以及模塑層160的側壁167隔開。根據一些實施例，部分192沿著晶片130A和130B的邊緣E1和E2延伸。在一些實施例中，散熱層190的導熱係數大於模塑層160的導熱係數。散熱層190由錫(Sn)、銀(Ag)、石墨烯(graphene)、或其他適當散熱材料形成。
第1L-1圖示是根據一些實施例之第1L圖的晶片封裝結構100的上視示意圖。第1L圖是根據一些實施例顯示沿著第1K-1圖中的剖面線I-I’之晶片封裝結構的剖面示意圖。
根據一些實施例，形成蓋層C於散熱層190之上，如第1L和1L-1圖所示。根據一些實施例，蓋層C配置以保護形成於其下的結構免於損傷，並且改善熱散效率。蓋層C由金屬(例如，銅、鎳、鐵、金、錫、或銀)、陶瓷、或其他適當材料形成。
根據一些實施例，晶片封裝結構100包含位於重佈線結構120之上的電子裝置(例如，晶片130A和130B)，如第1L圖所示。根據一些實施例，重佈線結構120也可稱為異質裝置模組整合(heterogeneous device module integrated，HDMI)結構。
在一些實施例中(未顯示)，透過導電凸塊180將晶片封裝結構100接合至基板。若未形成溝槽R1於模塑層160中，模塑層160和重佈線結構120可能會有較大的翹曲，這可能會阻礙導電凸塊180接合至基板。具體而言，導電凸塊180位於翹曲的重佈線結構120的曲面之上。因此，在導電凸塊180接合至基板之後，導電凸塊180的一部分將與基板隔開，這問題稱為冷縫(cold joint)問題。在導電凸塊180接合至基板之後，導電凸塊180相鄰的部分被擠壓因而彼此短路，這問題稱為凸塊架橋(bump bridge)問題。因為形成溝槽R1於晶片封裝結構100的模塑層160中，降低模塑層160和重佈線結構120的翹曲，並且防止冷縫問題和凸塊架橋問題。
第2圖是根據一些實施例顯示晶片封裝結構200的剖面示意圖。根據一些實施例，晶片封裝結構200與第1L圖的晶片封裝結構100相似，除了晶片封裝結構200不具有第1L圖的晶片封裝結構100的底部密封層150，如第2圖所示。
根據一些實施例，模塑層160填入晶片130A與130B之間的間隙G4和重佈線結構120。根據一些實施例，模塑層160圍繞導電凸塊140。根據一些實施例，模塑層160與導電凸塊140、晶片130A和130B的內連線層136的底面136a、以及重佈線結構120直接接觸。
第3圖是根據一些實施例顯示晶片封裝結構300的剖面示意圖。根據一些實施例，晶片封裝結構300與第1L圖的晶片封裝結構100相似，除了晶片封裝結構300的模塑層160覆蓋晶片130A和130B的基底132的頂面132b。根據一些實施例，模塑層160部分介於散熱層190與晶片130A和130B之間。
第4圖是根據一些實施例顯示晶片封裝結構400的剖面示意圖。根據一些實施例，晶片封裝結構400與第1L圖的晶片封裝結構100相似，除了晶片封裝結構400的模塑層160的溝槽R1的底面B是V形底面。相反地，根據一些實施例，第1L圖之晶片封裝結構100的模塑層160的溝槽R1的底面B是平坦底面。
第5圖是根據一些實施例顯示晶片封裝結構500的剖面示意圖。根據一些實施例，晶片封裝結構500與第1L圖的晶片封裝結構100相似，除了晶片封裝結構500的模塑層160的溝槽R1的底面B是曲形底面。
第6圖是根據一些實施例顯示晶片封裝結構600的剖面示意圖。根據一些實施例，相較於第1L圖的晶片封裝結構100的散熱層190，晶片封裝結構600的散熱層190更深地延伸至模塑層160中，除此之外，晶片封裝結構600與第1L圖的晶片封裝結構100相似。
也就是說，根據一些實施例，晶片封裝結構600的模塑層160的溝槽R1比晶片封裝結構100的模塑層160的溝槽R1深。根據一些實施例，散熱層190位於溝槽R1中的部分192介於晶片130A與130B之間，並且更介於導電凸塊140之間。
第7A-7B圖是根據一些實施例之形成晶片封裝結構的製程在各個階段的剖面示意圖。第7A-1至7B-1圖是根據一些實施例之第7A-7B圖的晶片封裝結構的上視示意圖。第7A-7B圖顯示沿著第7A-1至7B-2圖中的剖面線I-I’之晶片封裝結構的剖面示意圖。
根據一些實施例，在第1D圖的步驟之後，移除部分的模塑層160，以形成溝槽R1、R2、R3和R4於模塑層160中。根據一些實施例，溝槽R1介於晶片130A與130B之間。根據一些實施例，溝槽R2介於晶片130C與130D之間。
根據一些實施例，溝槽R3圍繞整個晶片130A和130B。根據一些實施例，溝槽R3介於晶片130A或130B與預定切割線C1和C2之間。溝槽R3與晶片130A和130B以及預定切割線C1和C2隔開。根據一些實施例，溝槽R1連接至溝槽R3。在一些實施例中，溝槽R1的深度DE1與溝槽R3的深度DE3不同。根據一些實施例，深度DE1大於深度DE3。
根據一些實施例，因為溝槽R3接近預定切割線C1和C2，所以深度DE3小於深度DE1，以維持模塑層160對應於預定切割線C1和C2的結構強度，以維持後續切割製程的良率。
根據一些實施例，溝槽R4圍繞整個晶片130C和130D。根據一些實施例，溝槽R4介於晶片130C或130D與預定切割線C1和C2之間。溝槽R4與晶片130C和130D以及預定切割線C1和C2隔開。根據一些實施例，溝槽R2連接至溝槽R4。在一些實施例中，溝槽R2的深度DE2與溝槽R4的深度DE4不同。根據一些實施例，深度DE2大於深度DE4。
根據一些實施例，因為溝槽R4接近預定切割線C1和C2，所以深度DE4小於深度DE2，以維持模塑層160對應於預定切割線C1和C2的結構強度，以維持後續切割製程的良率。
在其他一些實施例中(未顯示)，深度DE1、DE2、DE3和DE4彼此相等。在一些實施例中(未顯示)，深度DE1小於深度DE3，並且深度DE2小於深度DE4。在一些實施例中，寬度W1、W2、W3和W4彼此相等。在其他一些實施例中(未顯示)，寬度W1、W2、W2和W4中的兩個彼此不同。使用一或大於一道雷射切割製程或其他適當製程形成溝槽R1和R2。
根據一些實施例，在執行第1F-1L圖的步驟之後，形成多個晶片封裝結構700，如第7B和7B-1圖所示。為了簡潔，根據一些實施例，第7B和7B-1圖僅顯示這些晶片封裝結構700中的一個。根據一些實施例，散熱層190具有部分192和194。
根據一些實施例，部分192填入溝槽R1。根據一些實施例，部分192介於晶片130A與130B之間。根據一些實施例，部分194填入溝槽R3。根據一些實施例，部分194圍繞晶片130A和130B和部分192。
第8A圖是根據一些實施例之晶片封裝結構800的剖面示意圖。第8B圖是根據一些實施例之第8A圖的晶片封裝結構800的上視示意圖。第8A圖顯示沿著第8B圖中的剖面線I-I’之晶片封裝結構800的剖面示意圖。
根據一些實施例，晶片封裝結構800與第7B和7B-1圖的晶片封裝結構700相似，除了溝槽R3和(散熱層190)在溝槽R3中的部分194僅圍繞晶片130A，如第8A和8B圖所示。也就是說，根據一些實施例，溝槽R3和溝槽R3中的部分194並未圍繞晶片130B。根據一些實施例，晶片130A的寬度W5大於晶片130B的寬度W6。
第9A-9B圖是根據一些實施例之形成晶片封裝結構900的製程在各個階段的剖面示意圖。第9A-1至9B-2圖是根據一些實施例之第9A-9B圖的晶片封裝結構900的上視示意圖。第9A-9B圖顯示沿著第9A-1至9B-1圖中的剖面線I-I’之晶片封裝結構900的剖面示意圖。
根據一些實施例，在第1D圖的步驟之後，移除部分的模塑層160以形成溝槽R5、R6、R7和R8於模塑層160中，如第9A和9A-1圖所示。根據一些實施例，溝槽R5圍繞整個晶片130A。根據一些實施例，溝槽R5介於晶片130A與預定切割線C1和C2之間。根據一些實施例，溝槽R5與晶片130A和預定切割線C1和C2隔開。
根據一些實施例，溝槽R6圍繞整個晶片130B。根據一些實施例，溝槽R6位於晶片130B與預定切割線C1和C2之間。根據一些實施例，溝槽R6與晶片130B和預定切割線C1和C2隔開。
根據一些實施例，溝槽R7圍繞整個晶片130C。根據一些實施例，溝槽R7位於晶片130C與預定切割線C1和C2之間。根據一些實施例，溝槽R7與晶片130C和預定切割線C1和C2隔開。
根據一些實施例，溝槽R8圍繞整個晶片130D。根據一些實施例，溝槽R8位於晶片130D與預定切割線C1和C2之間。根據一些實施例，溝槽R8與晶片13DC和預定切割線C1和C2隔開。根據一些實施例，預定切割線C1位於晶片130A、130B、130C與130D之間。
根據一些實施例，在執行第1F-1L圖的步驟之後，形成多個晶片封裝結構900，如第9B和9B-1圖所示。為了簡潔，第9B和9B-1圖僅顯示這些晶片封裝結構900中的一個。根據一些實施例，晶片封裝結構900僅具有一個晶片130A。
根據一些實施例，散熱層190具有一部分196。根據一些實施例，部分196填入模塑層160的溝槽R5。根據一些實施例，部分196介於晶片130A與模塑層160的側壁167之間。根據一些實施例，部分196圍繞整個晶片130A。
根據一些實施例，提供晶片封裝結構及其形成方法。(晶片封裝結構的形成)方法形成溝槽於晶片封裝結構的模塑層中。溝槽提供容納模塑層熱膨脹的空間。因此，溝槽降低模塑層的翹曲。所以，形成溝槽改善具有模塑層之晶片封裝結構的良率。
在一些實施例中，提供晶片封裝結構的形成方法。此方法包含設置晶片於重佈線結構之上。此方法也包含形成模塑層於重佈線結構之上且相鄰晶片。此方法更包含部分移除模塑層以形成溝槽於模塑層中，並且溝槽與晶片隔開。在一些實施例中，溝槽圍繞整個晶片。在一些實施例中，此方法還包含在部分移除模塑層以形成溝槽於模塑層中之後，形成散熱層於晶片和模塑層之上。散熱層填充溝槽，且散熱層的第一導熱係數大於模塑層的第二導熱係數。在一些實施例中，部分的模塑層介於溝槽與重佈線結構之間。在一些實施例中，此方法還包含在部分移除模塑層以形成溝槽之後，沿著複數條預定切割線切入模塑層和重佈線結構，這些預定切割線圍繞晶片。在一些實施例中，溝槽介於晶片與這些預定切割線中之一條之間。在一些實施例中，溝槽與這些預定切割線隔開。在一些實施例中，這些預定切割線中之一條延伸橫跨溝槽。在一些實施例中，此方法還包含在形成溝槽之後且在切入模塑層和重佈線結構之前，形成複數個導電凸塊於重佈線結構之上。重佈線結構介於這些導電凸塊與晶片之間。
在一些實施例中，提供晶片封裝結構的形成方法。此方法包含設置第一晶片和第二晶片於重佈線結構之上。重佈線結構包含第一絕緣層和第一線路層，第一線路層位於第一絕緣層中且電性連接至第一晶片和第二晶片，重佈線結構具有第一表面和與第一表面相對的第二表面，並且第一晶片和第二晶片位於第一表面之上。此方法也包含形成模塑層於第一表面之上。模塑層圍繞第一晶片和第二晶片。此方法更包含形成第一溝槽於模塑層中且介於第一晶片和第二晶片之間。第一溝槽與第一晶片和第二晶片隔開。在一些實施例中，此方法還包含沿著複數條預定切割線切入模塑層和重佈線結構，這些預定切割線圍繞第一晶片、第二晶片、和第一溝槽。在一些實施例中，形成第一溝槽於模塑層中的步驟還包含形成第二溝槽於模塑層中且圍繞第一晶片。在一些實施例中，第一溝槽的第一深度大於第二溝槽的第二深度。在一些實施例中，第一溝槽連接至第二溝槽，並且第一溝槽和第二溝槽一起圍繞整個第一晶片。在一些實施例中，形成第一溝槽於模塑層中的步驟還包含形成第三溝槽於模塑層中且圍繞第二晶片。第一溝槽連接至第二溝槽和第三溝槽，第一溝槽和第三溝槽一起圍繞整個第二晶片，並且第一溝槽的第一深度大於第二溝槽的第二深度且大於第三溝槽的第三深度。
根據一些實施例，提供晶片封裝結構。此晶片封裝結構包含重佈線結構。此晶片封裝結構也包含位於重佈線結構之上的第一晶片。此晶片封裝結構還包含模塑層，模塑層位於重佈線結構之上且圍繞第一晶片。此晶片封裝結構更包含位於第一晶片和模塑層之上的散熱層。散熱層的第一部份延伸至模塑層中。散熱層的第一導熱係數大於模塑層的第二導熱係數。在一些實施例中，模塑層具有背對第一晶片的側壁，並且散熱層的第一部份介於第一晶片與上述側壁之間，且與第一晶片和上述側壁隔開。在一些實施例中，此晶片封裝結構還包含位於重佈線結構之上的第二晶片。模塑層更圍繞第二晶片，並且散熱層的第二部分延伸至模塑層中且介於第一晶片與第二晶片之間。在一些實施例中，此晶片封裝結構還包含位於重佈線結構之上的第二晶片。模塑層更圍繞第二晶片，並且散熱層的第一部分介於第一晶片與第二晶片之間。在一些實施例中，散熱層的第二部分延伸至模塑層中且圍繞第一晶片、第二晶片、以及上述第一部份。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100、200、300、500、600、700、800、900‧‧‧晶片封裝結構110‧‧‧承載基板120‧‧‧重佈線結構120a、120b‧‧‧表面121、123、125、127‧‧‧絕緣層121a、123a、125a、127a‧‧‧通孔122、128、134b‧‧‧導電墊124、126‧‧‧線路層130A、130B、130C、130D‧‧‧晶片132‧‧‧基底132a、B‧‧‧底面132b、162、163a、165a、166a‧‧‧頂面132c‧‧‧側134‧‧‧裝置層134a‧‧‧介電層136‧‧‧內連線層140、180‧‧‧導電凸塊150‧‧‧底部密封層160‧‧‧模塑層167‧‧‧側壁170‧‧‧膠帶層163、164、165、166、P1、P2、192、194、196‧‧‧部分190‧‧‧散熱層C‧‧‧蓋層C1、C2‧‧‧預定切割線D1、D2、D3、D4、D5、D6、D7‧‧‧距離DE1、DE2、DE3、DE4‧‧‧深度E1、E2、E3、E4‧‧‧邊緣G1、G2、G3、G4‧‧‧間隙R1、R2、R3、R4、R5、R6、R7、R8‧‧‧溝槽T1、T2‧‧‧厚度W1、W2、W11、W22、W3、W4、W5、W6‧‧‧寬度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1A-1L圖是根據一些實施例之形成晶片封裝結構的製程在各個階段的剖面示意圖。 第1E-1圖是根據一些實施例之第1E圖的晶片封裝結構的上視示意圖。 第1E-2圖是根據一些實施例之第1E圖的晶片封裝結構的上視示意圖。 第1E-3圖是根據一些實施例之第1E圖的晶片封裝結構的上視示意圖。 第1K-1圖是根據一些實施例之第1K圖的晶片封裝結構的上視示意圖。 第1L-1圖是根據一些實施例之第1L圖的晶片封裝結構的上視示意圖。 第2圖是根據一些實施例顯示晶片封裝結構的剖面示意圖。 第3圖是根據一些實施例顯示晶片封裝結構的剖面示意圖。 第4圖是根據一些實施例顯示晶片封裝結構的剖面示意圖。 第5圖是根據一些實施例顯示晶片封裝結構的剖面示意圖。 第6圖是根據一些實施例顯示晶片封裝結構的剖面示意圖。 第7A-7B圖是根據一些實施例之形成晶片封裝結構的製程在各個階段的剖面示意圖。 第7A-1至7B-1圖是根據一些實施例之第7A-7B圖的晶片封裝結構的上視示意圖。 第8A圖是根據一些實施例之晶片封裝結構的剖面示意圖。 第8B圖是根據一些實施例之第8A圖的晶片封裝結構的上視示意圖。 第9A-9B圖是根據一些實施例之形成晶片封裝結構的製程在各個階段的剖面示意圖。 第9A-1至9B-1圖是根據一些實施例之第9A-9B圖的晶片封裝結構的上視示意圖。
110‧‧‧承載基板
120‧‧‧重佈線結構
130A、130B、130C、130D‧‧‧晶片
132‧‧‧基底
132b、162、163a、165a、166a‧‧‧頂面
132c‧‧‧側
150‧‧‧底部密封層
160‧‧‧模塑層
163、164、165、166‧‧‧部分
C1‧‧‧預定切割線
D5、D6、D7‧‧‧距離
DE1、DE2‧‧‧深度
E1、E2、E3、E4‧‧‧邊緣
G1、G2、G3‧‧‧間隙
R1、R2‧‧‧溝槽
W1、W2‧‧‧寬度

Claims (1)

  1. 一種晶片封裝結構的形成方法，包括： 設置一晶片於一重佈線結構之上； 形成一模塑層於該重佈線結構之上且相鄰該晶片；以及 部分移除該模塑層以形成一溝槽於該模塑層中，其中該溝槽與該晶片隔開。
TW108107700A 2018-06-27 2019-03-08 晶片封裝結構的形成方法 TW202002226A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862690412P 2018-06-27 2018-06-27
US62/690,412 2018-06-27
US16/199,535 2018-11-26
US16/199,535 US11682599B2 (en) 2018-06-27 2018-11-26 Chip package structure with molding layer and method for forming the same

Publications (1)

Publication Number Publication Date
TW202002226A true TW202002226A (zh) 2020-01-01

Family

ID=69055386

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108107700A TW202002226A (zh) 2018-06-27 2019-03-08 晶片封裝結構的形成方法

Country Status (2)

Country Link
US (1) US11682599B2 (zh)
TW (1) TW202002226A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI767695B (zh) * 2021-05-11 2022-06-11 立錡科技股份有限公司 晶片封裝單元以及晶片封裝方法
TWI790702B (zh) * 2021-03-19 2023-01-21 台灣積體電路製造股份有限公司 半導體封裝及製造半導體封裝的方法
TWI828032B (zh) * 2021-08-30 2024-01-01 台灣積體電路製造股份有限公司 封裝結構及其形成方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11342267B2 (en) * 2018-11-23 2022-05-24 Mediatek Inc. Semiconductor package structure and method for forming the same
US11701739B2 (en) * 2019-04-12 2023-07-18 Skyworks Solutions, Inc. Method of optimizing laser cutting of wafers for producing integrated circuit dies
US11817325B2 (en) * 2020-01-17 2023-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing a semiconductor package
TWI772160B (zh) * 2021-08-25 2022-07-21 慧榮科技股份有限公司 半導體封裝元件的形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW518733B (en) * 2000-04-08 2003-01-21 Advanced Semiconductor Eng Attaching method of heat sink for chip package
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
TWI251916B (en) * 2003-08-28 2006-03-21 Phoenix Prec Technology Corp Semiconductor assembled heat sink structure for embedding electronic components
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
US8557684B2 (en) * 2011-08-23 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit (3DIC) formation process
US8871568B2 (en) * 2012-01-06 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and method of forming the same
KR101896665B1 (ko) * 2012-01-11 2018-09-07 삼성전자주식회사 반도체 패키지
KR101939641B1 (ko) * 2012-05-04 2019-01-18 삼성전자주식회사 반도체 패키지 및 그 제조방법
US8921994B2 (en) * 2012-09-14 2014-12-30 Freescale Semiconductor, Inc. Thermally enhanced package with lid heat spreader
CN104810356A (zh) * 2014-01-28 2015-07-29 江西合晶科技有限公司 一种led灯丝
KR20150091886A (ko) * 2014-02-04 2015-08-12 삼성전자주식회사 방열부재를 구비하는 반도체 패키지
US20160276308A1 (en) * 2015-03-17 2016-09-22 Samsung Electronics Co., Ltd. Thermally enhanced package-on-package structure
US10109547B2 (en) * 2016-01-29 2018-10-23 Taiwan Semiconductor Manufacturing Company, Llc Semiconductor device and method of manufacture
JP6669586B2 (ja) * 2016-05-26 2020-03-18 新光電気工業株式会社 半導体装置、半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI790702B (zh) * 2021-03-19 2023-01-21 台灣積體電路製造股份有限公司 半導體封裝及製造半導體封裝的方法
TWI767695B (zh) * 2021-05-11 2022-06-11 立錡科技股份有限公司 晶片封裝單元以及晶片封裝方法
TWI828032B (zh) * 2021-08-30 2024-01-01 台灣積體電路製造股份有限公司 封裝結構及其形成方法

Also Published As

Publication number Publication date
US11682599B2 (en) 2023-06-20
US20200006176A1 (en) 2020-01-02

Similar Documents

Publication Publication Date Title
US12046548B2 (en) Chip package with redistribution structure having multiple chips
US10867925B2 (en) Method for forming chip package structure
TW202002226A (zh) 晶片封裝結構的形成方法
TWI556349B (zh) 半導體裝置的結構及其製造方法
US11887841B2 (en) Semiconductor packages
US9099541B2 (en) Method of manufacturing semiconductor device
US20200135698A1 (en) Die stack structure, semiconductor package having the same and method of manufacturing the same
KR20210003923A (ko) 멀티-티어 3d 집적용 다이 적층
TWI793372B (zh) 半導體封裝
US10804212B2 (en) Semiconductor device and package including modified region of less density at edge of device or substrate
US11309283B2 (en) Packaging structure and manufacturing method thereof
US12074119B2 (en) Chip package structure
TW202310365A (zh) 三維元件結構及其形成方法
US11114311B2 (en) Chip package structure and method for forming the same
TWI759063B (zh) 晶片封裝結構及其形成方法
KR20240028184A (ko) 반도체 패키지
CN108074895B (zh) 堆叠封装结构及其制造方法
CN110648926A (zh) 芯片封装结构的形成方法
US20240186289A1 (en) Semiconductor package and method of manufacturing the semiconductor package
US20240162104A1 (en) Semiconductor device, semiconductor package, and semiconductor chip manufacturing method
KR20240049944A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법