JP7537652B2 - 半導体装置の製造方法、構造体及び半導体装置 - Google Patents

Description

本開示は、半導体装置の製造方法、構造体及び半導体装置に関する。

高機能化の要求から、半導体素子の様々な実装手法が開発されている。一例として、複数の半導体素子をシリコンインターポーザ上に近接して配置し、シリコンインターポーザに形成された配線を経由して半導体素子同士を接続する２．５Ｄ実装が知られている（例えば、特許文献１を参照）。

このようなインターポーザを用いた実装手法を採用する半導体装置は、以下のようなプロセスを経て製造される。一例として、まず、インターポーザ上に複数の半導体素子が配置され、各半導体素子がインターポーザに形成された配線に接続される。次に、インターポーザ上に半導体素子を覆うように封止材が配置される。そして、封止材とインターポーザとを切断して個片化することにより、複数の半導体装置が取得される。

特開２０１８－０３７４６５号公報

上述したプロセスでは、例えば、高速回転するブレードを用いてインターポーザと封止材とが順に切断されて個片化される。インターポーザの材質と封止材の材質とは互いに異なっているため、それぞれの材質に適した異なるブレードでインターポーザと封止材とを切断する必要がある。したがって、例えば、インターポーザ用のブレードを用いてインターポーザを切断した後に、ブレードを封止材用のブレードに変更してから封止材を切断する必要がある。このような個片化の際にブレードを変更する作業は、半導体装置の製造効率の向上を妨げる原因となる。

本開示は、半導体装置の製造効率を向上することができる、半導体装置の製造方法、構造体及び半導体装置を提供することを目的とする。

［１］本開示は、一側面として、半導体装置の製造方法に関する。この半導体装置の製造方法は、第１主面及び第１主面に対向する第２主面を含み、第１主面を複数の領域に分割する溝部が形成されたインターポーザと、各領域上に少なくとも一つずつ配置された複数の半導体素子と、を有する構造体を準備する工程と、少なくとも溝部に封止材が配置されるように前記複数の半導体素子それぞれの少なくとも一部を封止材で封止する工程と、溝部に配置された封止材が露出するように、インターポーザを第２主面から第１主面に向かって研磨する工程と、溝部に沿って封止材を切断することにより構造体を複数の領域毎に個片化し、複数の半導体装置を取得する工程と、を備えている。

この製造方法では、インターポーザの第１主面を複数の領域に分割する溝部に封止材が配置され、溝部に配置された封止材が露出するようにインターポーザが第２主面から第１主面に向かって研磨される。そして、溝部に配置された封止材が切断されることにより構造体が個片化（チップ化）され、複数の半導体装置が取得される。この場合、溝部に配置された封止材を切断することにより構造体を個片化することができる。そのため、構造体を個片化する際に、例えば、封止材を切断するためのブレードの他にインターポーザを切断するためのブレードを使用する必要が無い。これにより、半導体装置の製造効率を向上することができる。

［２］上記［１］の半導体装置の製造方法において、構造体を準備する工程は、研磨する前のインターポーザの厚さに対して１０％～６０％の深さを有する溝部を形成する工程を含んでいてもよい。形成される溝部の深さが、研磨する前のインターポーザの厚さに対して１０％よりも小さい場合、インターポーザを研磨する工程において封止材を露出させ難い。また、形成される溝部の深さが、研磨する前のインターポーザの厚さに対して６０％よりも大きい場合、インターポーザの強度が低下し、半導体装置の製造工程においてインターポーザに割れが生じる可能性があり、この割れを生じさせないために製造効率が低下する虞がある。これに対して、上記の製造方法によれば、インターポーザを研磨する工程において封止材を容易に露出させることができると共に、半導体装置の製造工程においてインターポーザに割れが生じ難く製造効率を低下させない。これにより、半導体装置の製造効率を向上することができる。

［３］上記［１］又は［２］の半導体装置の製造方法において、構造体を準備する工程は、７０μｍ～４７０μｍの深さを有する溝部を形成する工程を含んでいてもよい。形成される溝部の深さが７０μｍよりも小さい場合、インターポーザを研磨する工程において封止材を露出させ難い。また、形成される溝部の深さが４７０μｍよりも大きい場合、インターポーザの強度が低下し、半導体装置の製造工程においてインターポーザに割れが生じる可能性があり、この割れを生じさせないために製造効率が低下する虞がある。これに対して、上記の製造方法によれば、インターポーザを研磨する工程において封止材を容易に露出させることができると共に、半導体装置の製造工程においてインターポーザに割れが生じ難く製造効率を低下させない。これにより、半導体装置の製造効率を向上することができる。

［４］上記［１］～［３］のいずれかの半導体装置の製造方法において、インターポーザは、シリコン（Ｓｉ）によって形成されていてもよい。この場合、インターポーザに形成される配線の微細化を実現することができる。

［５］上記［１］～［４］のいずれかの半導体装置の製造方法において、構造体を準備する工程は、溝部が形成される前の第１主面上に再配線層を形成する工程と、再配線層における、溝部の形成予定部分との重畳部分を除去する工程と、インターポーザに溝部を形成する工程と、を含んでいてもよい。この場合、再配線層において、溝部の形成予定部分との重畳部分が除去される。これにより、例えば、ブレードを用いてインターポーザに溝部を形成する際に、ブレードが再配線層に接触し難い。これにより、再配線層の剥離及びチッピング（微小欠損）を抑制することができる。

［６］上記［５］の半導体装置の製造方法において、再配線層を形成する材料は、感光性を有する材料を含んでいてもよい。重畳部分を除去する工程では、再配線層に対して露光及び現像を行うことにより重畳部分を除去してもよい。この場合、再配線層における重畳部分が複雑な形状、又は微細な形状であっても、重複部分を容易に除去することができる。

［７］上記［１］～［６］のいずれかの半導体装置の製造方法は、封止する工程の前に、複数の半導体素子と第１主面との間にアンダーフィルを配置する工程を更に備えていてもよい。この場合、例えば、アンダーフィルによって半導体素子がインターポーザに対してより安定して固定される。

［８］上記［１］～［７］のいずれかの半導体装置の製造方法において、封止する工程では、各半導体素子の側面及び上面を覆うように封止材を配置し、各半導体素子の上面が封止材から露出するように、封止材を研磨する工程を更に備えていてもよい。この場合、半導体素子の側面が封止材によって覆われるため、半導体素子を保護することができる。また、半導体素子の上面が封止材から露出するため、半導体素子の放熱性を向上することができる。なお、この場合において、封止する工程では、インターポーザの溝部にも封止材が配置されているため、個片化されたインターポーザの各部分の側面も封止材によって覆われることになる。これにより、半導体装置を構成するインターポーザの各部分を保護することもできる。

［９］上記［１］～［８］のいずれかの半導体装置の製造方法において、構造体を準備する工程は、第１ブレードを用いてインターポーザを切削することにより溝部を形成する工程を含んでいてもよい。この場合、第１ブレードを用いて、インターポーザに対して溝部をより確実に形成することができる。

［１０］上記［１］～［９］のいずれかの半導体装置の製造方法において、複数の半導体装置を取得する工程では、第２ブレードを用いて溝部に沿って封止材を切断してもよい。この場合、封止材をより確実に切断することができる。

［１１］上記［１０］の半導体装置の製造方法において、第１ブレードが有する砥粒の粒度は、第２ブレードが有する砥粒の粒度よりも大きくてもよい。この場合、インターポーザ及び封止材を、それぞれの材質に適した砥粒を有する第１ブレード及び第２ブレードによって切削又は切断することができる。

［１２］上記［１１］の半導体装置の製造方法において、第１ブレードが有する砥粒の粒度は、♯２０００～♯４０００であってもよい。第２ブレードが有する砥粒の粒度は、♯３２０～♯６００であってもよい。この場合、インターポーザ及び封止材を、それぞれの材質に適した砥粒を有する第１ブレード及び第２ブレードによって切削又は切断することができる。

［１３］本開示は、別の側面として構造体に関する。構造体は、第１主面及び第１主面に対向する第２主面を含むインターポーザと、第１主面に配置された複数の半導体素子と、を備えている。インターポーザには、第１主面を複数の領域に分割する溝部が形成されている。複数の半導体素子は、各領域上に少なくとも一つずつ配置されている。なお、構造体において、各領域上に２つ以上の半導体素子が配置されていてもよい。

この構造体では、インターポーザに第１主面を複数の領域に分割する溝部が形成されている。この構造体を用いて上記製造方法により半導体装置を製造する場合、上記同様、溝部に配置された封止材を切断することによって構造体を個片化することができる。そのため、構造体を個片化する際に、例えば、封止材を切断するためのブレードの他にインターポーザを切断するためのブレードを使用する必要が無い。これにより、半導体装置の製造効率を向上することができる。

［１４］上記［１３］の構造体において、溝部は、インターポーザの厚さに対して１０％～６０％の深さを有していてもよい。この構造体を用いて上記製造方法により半導体装置を製造する場合、上記同様、インターポーザを研磨する工程において封止材を容易に露出させることができると共に、半導体装置の製造工程においてインターポーザに割れが生じ難い。これにより、半導体装置の製造効率を向上することができる。

［１５］上記［１３］又は［１４］の構造体において、溝部は、７０μｍ～４７０μｍの深さを有していてもよい。この構造体を用いて上記製造方法により半導体装置を製造する場合、上記同様、インターポーザを研磨する工程において封止材を容易に露出させることができると共に、半導体装置の製造工程においてインターポーザに割れが生じ難い。これにより、半導体装置の製造効率を向上することができる。

［１６］上記［１３］～［１５］のいずれかの構造体において、溝部は、第１方向に沿う複数の第１溝と、第１方向と交差する第２方向に沿う複数の第２溝とを含む格子状に形成されていてもよい。互いに隣り合う第１溝同士の間隔は、１０ｍｍ～１００ｍｍであってもよい。互いに隣り合う第２溝同士の間隔は、２０ｍｍ～１００ｍｍであってもよい。この構造体を用いて上記製造方法により半導体装置を製造する場合、一般的な電子部品に実装することができるサイズを有する汎用性の高い半導体装置を製造することができる。

［１７］本開示は、別の側面として半導体装置に関する。半導体装置は、インターポーザと、インターポーザの主面上に配置された少なくとも一つの半導体素子と、インターポーザ及び少なくとも一つの半導体素子を封止する封止材と、を備えている。封止材は、少なくともインターポーザの側面を覆っている。

この半導体装置では、封止材がインターポーザの側面を覆っている。これにより、相対的に硬くて脆い性質を有する材料（例えばシリコン等）によってインターポーザが形成されている場合であっても、インターポーザをより確実に保護することができる。その結果、耐久性の高い半導体装置を得ることができる。

［１８］上記［１７］の半導体装置は、インターポーザと少なくとも一つの半導体素子とを接続する再配線層を更に備えていてもよい。封止材は、更に再配線層の側面を覆っていてもよい。これにより、再配線層を封止材によって保護することができ、更に耐久性の高い半導体装置を得ることができる。

本開示の一側面によれば、半導体装置の製造効率を向上することができる。

図１は、第１実施形態に係る製造方法によって製造される半導体装置の一例を模式的に示す断面図である。 図２は、第１実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図３は、第１実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図４は、第１実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図５は、溝部が形成されたインターポーザを示す平面図である。 図６は、第１実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図７は、第１実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図８は、アンダーフィルの構成を示す図である。 図９は、第１実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図１０は、第１実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図１１は、第１実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図１２は、第１実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図１３は、第２実施形態に係る製造方法によって製造される半導体装置の一例を模式的に示す断面図である。 図１４の（ａ）～（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図１５の（ａ）～（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図１６の（ａ）～（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す模式的な断面図である。

以下、必要により図面を参照しながら本開示のいくつかの実施形態について詳細に説明する。以下の説明では、同一又は相当部分には同一の符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。更に、図面の寸法比率は図示の比率に限られるものではない。

本明細書において「～」を用いて示された数値範囲には、「～」の前後に記載される数値がそれぞれ最小値及び最大値として含まれる。本明細書に段階的に記載されている数値範囲において、一つの数値範囲で記載された上限値又は下限値は、他の段階的な記載の数値範囲の上限値又は下限値に置き換えてもよい。また、本明細書に記載されている数値範囲において、その数値範囲の上限値又は下限値は、実施例に示されている値に置き換えてもよい。

［第１実施形態］
（半導体装置の構成）
図１は、本実施形態に係る製造方法によって製造される半導体装置１の一例を模式的に示す断面図である。半導体装置１は、例えば、ＣｏＷｏＳ（Chip on Wafer on Substrate）構造を有する半導体パッケージである。半導体装置１は、半導体素子２と、バンプ３と、アンダーフィル４と、再配線層５と、インターポーザ６と、バンプ７と、封止材８とを備えている。ＣｏＷｏＳでは、このような構成の半導体装置１が有機基板（不図示）に実装される。

半導体素子２は、例えば、プロセッサ又はメモリ等の半導体チップである。プロセッサは、例えば、ＧＰＵ（Graphics Processing Unit）又はＣＰＵ（Central Processing Unit）等のプロセッサユニットであってもよい。メモリは、例えば、ＨＢＭ（High Bandwidth Memory）等のメモリユニットであってもよい。本実施形態では、説明の便宜上、半導体装置１が一つの半導体素子２を備える場合を例に説明するが、半導体装置１は複数の半導体素子２を備えていてもよく（例えば第２実施形態を参照）、一つのプロセッサユニットと複数のメモリユニットとを備えていてもよい。

半導体素子２は、再配線層５を隔ててインターポーザ６上に配置されている。半導体素子２は、上面２ａと、下面２ｂと、上面２ａ及び下面２ｂを接続する側面２ｃとを有している。上面２ａは、下面２ｂよりもインターポーザ６から離れて位置している。

バンプ３は、半導体素子２と再配線層５（ＲＤＬ：Re-Distribution Layer）との間に配置されている。バンプ３は、半導体素子２の下面２ｂと、後述する再配線層５の主面５ａとの間に配置されている。バンプ３は、例えば半田等の金属材料により形成されている。バンプ３は、半導体素子２と再配線層５とを電気的に接続している。

アンダーフィル４は、半導体素子２と再配線層５との間において、バンプ３を覆うように配置されている。アンダーフィル４は、半導体素子２及び再配線層５に接合している。アンダーフィル４は、バンプ３を封止して保護している。

再配線層５は、バンプ３とインターポーザ６との間に配置されている。再配線層５は、互いに対向する主面５ａ，５ｂと、主面５ａ及び主面５ｂを接続する側面５ｃと、を有している。主面５ａは、主面５ｂよりもインターポーザ６から離れて位置している。主面５ａには、バンプ３及びアンダーフィル４が配置されている。再配線層５は、インターポーザ６上に直接配置されている。主面５ｂは、インターポーザ６に接触している。再配線層５は、層状の絶縁部分１５と、絶縁部分１５内に形成された配線（不図示）とを有している。配線は、バンプ３とインターポーザ６とを電気的に接続している。

インターポーザ６は、半導体素子２を支持する基板である。本実施形態では、インターポーザ６は、矩形板状に形成されている。インターポーザ６の形状は限定されず、インターポーザ６は、円形板状又は矩形以外の多角形板状に形成されていてもよい。インターポーザ６は、互いに対向する主面６ａ，６ｂと、主面６ａ及び主面６ｂを接続する側面６ｃと、を有している。主面６ａは、再配線層５の主面５ｂに接触している。インターポーザ６には、配線が形成されている。当該配線は、主面６ａから主面６ｂに向かって貫通する貫通電極であってもよい。インターポーザ６が有する配線は、再配線層５が有する配線と、後述するバンプ７とを電気的に接続している。なお、インターポーザ６の側面６ｃは、封止材８によって覆われている。

バンプ７は、インターポーザ６の主面６ｂに配置されている。バンプ７は、例えば半田等の金属材料により形成されている。バンプ７は、半導体装置１が他の電子部品に実装された状態において、インターポーザ６と当該電子部品とを電気的に接続する。

封止材８は、半導体素子２及びインターポーザ６を封止する。封止材８は、インターポーザ６の厚さ方向から見た場合に、半導体素子２の周囲に環状に形成されている。封止材８は、半導体素子２の側面２ｃ、アンダーフィル４の表面、再配線層５の側面５ｃ及びインターポーザ６の側面６ｃを覆っている。このように封止材８によって覆われることにより、半導体装置１の耐久性が高められる。特に、インターポーザ６は、相対的に硬くて脆い性質を有する材料（例えばシリコン等）によって形成されている場合がある。この場合であっても封止材８によって覆われることで、インターポーザ６をより確実に保護することができる。また、封止材８は、半導体素子２の上面２ａ及びインターポーザ６の主面６ｂを覆っていない。すなわち、上面２ａ及び主面６ｂは、封止材８から露出している。本実施形態では、上面２ａ及び主面６ｂの全体が封止材８から露出している。

（半導体装置の製造方法）
図２～図１２を参照して、半導体装置１の製造方法について説明する。図２～４、図６、図７及び図９～１２は、半導体装置１の製造方法を示す模式的な断面図である。図５は、溝部６１が形成されたインターポーザ６０を示す平面図である。図８は、アンダーフィル４の構成を示す図である。半導体装置１は、例えば、以下の工程（ａ）～工程（ｆ）を経て製造される。
（ａ）主面６０ａ（第１主面）及び主面６０ａに対向する主面６０ｂ（第２主面）を含み、主面６０ａを複数の領域６５に分割する溝部６１が形成されたインターポーザ６０と、各領域６５上に少なくとも一つずつ配置された複数の半導体素子２と、を有する構造体１００を準備する工程。
（ｂ）複数の半導体素子２と主面６０ａとの間にアンダーフィル４を配置する工程。
（ｃ）少なくとも溝部６１に封止材８が配置されるように複数の半導体素子２それぞれの少なくとも一部を封止材８で封止する工程。
（ｄ）各半導体素子２の上面２ａが封止材８から露出するように、封止材８を研磨する工程。
（ｅ）溝部６１に配置された封止材８が露出するように、インターポーザ６０を主面６０ｂから主面６０ａに向かって研磨する工程。
（ｆ）溝部６１に沿って封止材８を切断することにより構造体１００を複数の領域６５毎に個片化し、複数の半導体装置１を取得する工程。

［工程（ａ）］
図２～図６を参照して工程（ａ）について説明する。工程（ａ）は、図６に示される構造体１００を準備する工程である。工程（ａ）では、まず、図２に示されるように、インターポーザ６０が準備される。インターポーザ６０は、後の工程において個片化されて、半導体装置１のインターポーザ６となる。インターポーザ６０は、主面６０ａ及び主面６０ａに対向する主面６０ｂを有している。主面６０ａ及び主面６０ｂが対向する方向は、インターポーザ６０の厚さ方向である。本実施形態では、インターポーザ６０は、シリコン（Ｓｉ）により形成されている。インターポーザ６０は、円形板状を呈している。インターポーザ６０は、ガラス又は有機材料により形成されていてもよく、無機フィラーを含む有機材料を用いて形成された有機基板であってもよい。このような有機基板は、例えば、多層材料である銅張積層板（例えば、ＭＣＬシリーズ（商品名、株式会社レゾナック製））をコア材として層間絶縁材料（例えば、ＡＢＦフィルム等）をその上に積層して形成することができる。インターポーザ６０がガラス又は有機材料により形成されている場合、インターポーザ６０は円形板状以外の形状（例えば矩形板状）を呈していてもよい。インターポーザ６０の厚さＴ１は、例えば５００μｍ～１０００μｍであってもよいし、７００μｍ～８００μｍであってもよい。インターポーザ６０には、配線が形成されている。当該配線は、主面６０ａから主面６０ｂに向かって貫通するシリコン貫通電極（ＴＳＶ：Through-Silicon Via）であってもよい。

次に、インターポーザ６０の主面６０ａ上に再配線層５０が形成される。再配線層５０は、後の工程において個片化されて、半導体装置１の再配線層５となる。再配線層５０は、主面６０ａの全体にわたって形成されている。再配線層５０は、層状の絶縁部分５１と、絶縁部分５１内に形成された配線（不図示）とを有している。本実施形態では、絶縁部分５１は、有機材料により形成されている。絶縁部分５１を形成する有機材料は、ポリイミド樹脂、マレイミド樹脂、エポキシ樹脂、フェノキシ樹脂、ポリベンゾオキザール樹脂、アクリル樹脂、又はアクレート樹脂であってもよい。なお、再配線層５０の絶縁部分５１は、例えば、感光性絶縁材料（例えば、ＡＨシリーズ（商品名、株式会社レゾナック製））を用いて形成してもよい。

有機材料の弾性率は、一般的に、無機材料の弾性率よりも低い。換言すると、有機材料は、一般的に、無機材料よりも柔らかい。絶縁部分５１を形成する有機材料の弾性率は、例えば１ＧＰａ～１０ＧＰａであってもよい。ここでいう弾性率はヤング率を意味する。

再配線層５０が有する配線は、例えば銅等の金属材料により形成されている。絶縁部分５１を形成する材料は、感光性を有していてもよい。絶縁部分５１を形成する材料が感光性を有している場合、露光及び現像が行われることにより絶縁部分５１の一部が除去され、除去された部分に電解めっき法等を用いて配線が形成されてもよい。絶縁部分５１の除去は、レーザ照射により行われてもよい。レーザ照射による場合、絶縁部分５１を形成する材料は、感光性を有していなくてもよい。再配線層５０が有する配線は、インターポーザ６０が有する配線に電気的に接続される。

次に、図３に示されるように、再配線層５０の一部が除去される。再配線層５０の一部が除去されることにより、再配線層５０に開口５２が形成される。本実施形態では、再配線層５０の一部が除去された後に、インターポーザ６０に溝部６１が形成される（図４を参照）。溝部６１の詳細な構成については、図４を参照して後述する。図３に示される再配線層５０の一部を除去する工程では、再配線層５０における溝部６１に対応する部分が除去される。具体的には、図３では、インターポーザ６０における溝部６１の形成予定部分が部分６１Ａとして二点鎖線で示されている。図３に示される再配線層５０の一部を除去する工程では、再配線層５０における部分６１Ａとの重畳部分が除去される。再配線層５０における部分６１Ａとの重畳部分は、再配線層５０に対して露光及び現像が行われることにより除去されてもよいし、レーザ照射が行われることにより除去されてもよい。

次に、図４に示されるように、インターポーザ６０に溝部６１が形成される。溝部６１は、インターポーザ６０の主面６０ａから主面６０ｂに向かって形成される。溝部６１は、主面６０ａにおいて開口する。溝部６１は、スリット状に形成される。溝部６１の深さＡ１は、例えば、７０μｍ～４７０μｍであってもよいし、１００μｍ～４００μｍであってもよいし、２００μｍ～３００μｍであってもよい。インターポーザ６０の厚さＴ１に対する溝部６１の深さＡ１は、例えば、１０％～６０％であってもよいし、２０％～５０％であってもよいし、３０％～４０％であってもよい。溝部６１の深さＡ１は、最終的に取得される半導体装置１のインターポーザ６の厚さＴ２（図１を参照）よりも、例えば３０μｍ～５０μｍだけ大きくてもよい。溝部６１の深さＡ１に対する溝部６１の幅Ｗ１のアスペクト比（深さＡ１：幅Ｗ１）は、例えば３．５：１～８：１であってもよい。

ここで、図５も参照して溝部６１のより詳細な構成について説明する。図５では、説明の便宜上、再配線層５０の図示が省略され、インターポーザ６０のみが図示されている。図５に示されるように、溝部６１は、第１方向Ｄ１に沿う複数の第１溝６２と、第１方向Ｄ１と交差する第２方向Ｄ２に沿う複数の第２溝６３とを有している。すなわち、溝部６１は、複数の第１溝６２と複数の第２溝６３とを含む格子状に形成されている。本実施形態では、第２方向Ｄ２は、第１方向Ｄ１に垂直である。互いに隣り合う第１溝６２同士の間隔Ｐ１は、例えば１０ｍｍ～１００ｍｍであってもよいし、２５ｍｍ～６０ｍｍであってもよい。互いに隣り合う第２溝６３同士の間隔Ｐ２は、例えば２０ｍｍ～１００ｍｍであってもよいし、３０ｍｍ～６０ｍｍであってもよい。間隔Ｐ２は、間隔Ｐ１よりも大きくてもよい。

溝部６１は、主面６０ａを複数の領域６５に分割している。本実施形態では、インターポーザ６０の厚さ方向から見て、各領域６５は矩形状を呈している。領域６５の第１方向Ｄ１に沿う幅は、互いに隣り合う第２溝６３同士の間隔Ｐ２に等しい。領域６５の第２方向Ｄ２に沿う幅は、互いに隣り合う第１溝６２同士の間隔Ｐ１に等しい。各領域６５の形状は限定されず、各領域６５は、例えば矩形状以外の多角形状を呈していてもよい。図４に示されるように、溝部６１が形成されたインターポーザ６０は、板状の第１部分６６と、第１部分６６上に形成された複数の第２部分６７とを有している。第２部分６７は、メサ状を呈している。第２部分６７の頂面は、領域６５に対応している。

溝部６１は、例えばブレード（第１ブレード）を用いて形成される。一例として、高速回転するブレードをインターポーザ６０の主面６０ａから主面６０ｂに向かって移動させ、インターポーザ６０を切削することにより溝部６１が形成される。インターポーザ６０を切削するためのブレードは、例えばダイシングブレードであってもよい。インターポーザ６０を切削するためのブレードが有する砥粒の粒度（番手）は、例えば♯２０００～♯４０００であってもよい。粒度を示す♯の値が大きいほど、砥粒の粒径は小さくなる。砥粒は、ダイヤモンド砥粒（ＳＤ）であってもよい。溝部６１の形成手法は限定されず、例えばレーザ照射により溝部６１が形成されてもよい。

次に、図６に示されるように、各領域６５上に半導体素子２が配置される。本実施形態では、各領域６５上に一つずつ半導体素子２が配置される。半導体素子２は、各領域６５上に少なくとも一つずつ配置されればよい。したがって、各領域６５上に複数の半導体素子２が配置されてもよい。一例として、一つのプロセッサ（例えばＧＰＵ）及び複数のメモリ（例えばＨＢＭ）が、複数の半導体素子２として各領域６５上に配置されてもよい。この場合、各領域６５において、複数のメモリはプロセッサの周囲に近接して配置されてもよい。プロセッサとメモリとは、互いに積層されることなく二次元的に配置されてもよい。複数のメモリは、互いに積層されて三次元的に配置されてもよい。

本実施形態では、再配線層５０がインターポーザ６０上に配置され、半導体素子２がバンプ３を介して再配線層５０上に配置される。すなわち、半導体素子２は、再配線層５０及びバンプ３を介して領域６５上に配置される。半導体素子２は、バンプ３によって再配線層５０が有する配線部分に電気的に接続される。以上の工程（ａ）により、構造体１００が準備される。準備される構造体１００は、インターポーザ６０と、複数の半導体素子２とを有している。インターポーザ６０は、主面６０ａと、主面６０ａに対向する主面６０ｂとを含んでいる。インターポーザ６０には、主面６０ａを複数の領域６５に分割する溝部６１が形成されている。複数の半導体素子２は、各領域６５上に少なくとも一つずつ配置されている。本実施形態では、複数の半導体素子２は、各領域６５上に一つずつ配置されている。

［工程（ｂ）］
工程（ｂ）は、複数の半導体素子２と、インターポーザ６０の主面６０ａとの間にアンダーフィル４を配置する工程である。図７に示されるように、アンダーフィル４は、各半導体素子２と主面６０ａとの間に配置される。本実施形態では、アンダーフィル４は、主面６０ａに配置された再配線層５０と、半導体素子２との間に配置される。図８に示されるように、アンダーフィル４は、半導体素子２と再配線層５との間においてバンプ３を覆うように配置される。アンダーフィル４は、バンプ３同士の隙間に充填される。アンダーフィル４は、半導体素子２及び再配線層５０に接合する。アンダーフィル４は、バンプ３を封止して保護する。アンダーフィル４は、例えばエポキシ樹脂を含む材料により形成されてもよい。なお、アンダーフィル４としては、個別のアンダーフィル材を用いて形成するだけでなく、後述する封止材８で封止する際に封止材８の一部をアンダーフィルとして使用してもよい。

［工程（ｃ）］
工程（ｃ）は、少なくとも溝部６１に封止材８を配置する工程である。図９に示されるように、溝部６１の全体に封止材８が配置（充填）されるように複数の半導体素子２を封止材８で封止する。封止材８は、再配線層５０の開口５２の内部、及び複数の半導体素子２の間にも配置される。封止材８は、半導体素子２、アンダーフィル４及び再配線層５０を覆うように、インターポーザ６０の全体にわたって配置される。封止材８は、各半導体素子２の上面２ａ及び側面２ｃを覆うように配置される。封止材８は、例えばエポキシ樹脂を含む材料により形成されてもよい。封止材８は、エポキシモールディングコンパウンド（ＥＭＣ）であってもよい。

［工程（ｄ）］
工程（ｄ）は、各半導体素子２の上面２ａが封止材８から露出するように、封止材８を研磨する工程である。図９に示されるように、封止材８は、インターポーザ６０とは反対側の表面８ａを有している。工程（ｄ）では、封止材８が表面８ａからインターポーザ６０に向かって研磨されることにより、封止材８が薄化される。本実施形態では、図１０に示されるように、表面８ａが上面２ａと面一になるまで封止材８が研磨される。これにより、上面２ａが封止材８から露出する。

本実施形態では、工程（ｄ）が終了した後に、インターポーザ６０の向きが反転される。工程（ｄ）までの工程では、インターポーザ６０の主面６０ａは、主面６０ｂよりも鉛直方向において上側に位置していた（図１０を参照）。これに対して、工程（ｅ）以降の工程では、インターポーザ６０は、主面６０ａが主面６０ｂよりも鉛直方向において下側に位置するように配置される。

［工程（ｅ）］
工程（ｅ）は、溝部６１に配置された封止材８が露出するように、インターポーザ６０を研磨する工程である。工程（ｅ）では、インターポーザ６０が、主面６０ｂから主面６０ａに向かって研磨されることにより、インターポーザ６０が薄化される。溝部６１に配置された封止材８が露出するまでインターポーザ６０を研磨すると、図１１に示されるように、インターポーザ６０の第１部分６６が除去され、複数の第２部分６７が残る。インターポーザ６０の厚さ方向から見て、隣り合う第２部分６７同士の間には、封止材８のみが存在している。

次に、図１２に示されるように、インターポーザ６０にバンプ７が配置される。本実施形態では、バンプ７は、各第２部分６７における再配線層５０とは反対側の表面に配置される。バンプ７は、インターポーザ６０の配線に電気的に接続される。

［工程（ｆ）］
工程（ｆ）は、溝部６１に沿って封止材８を切断することにより構造体１００を複数の領域６５毎に個片化し、複数の半導体装置１を取得する工程である。図１２に示されるように、工程（ｆ）では、封止材８がインターポーザ６０の厚さ方向に切断される。具体的には、封止材８における溝部６１に配置された部分（複数の第２部分６７の間に配置された部分）と、封止材８における再配線層５０の開口５２内に配置された部分と、封止材８における複数の半導体素子２の間に配置された部分とが併せて切断される。これにより、構造体１００が複数の領域６５毎に個片化される。上述したように、インターポーザ６０の厚さ方向から見て、隣り合う第２部分６７同士の間には、封止材８のみが存在している。そのため、工程（ｆ）において封止材８を切断する際、インターポーザ６０は切断されない。本実施形態では、インターポーザ６０の厚さ方向から見て、溝部６１が格子状に形成されている。そのため、インターポーザ６０は、溝部６１に沿って格子状に切断される。

封止材８は、例えばブレード（第２ブレード）を用いて切断される。一例として、高速回転するブレードによって封止材８が切断される。封止材８を切断するためのブレードは、例えばダイシングブレードであってもよい。封止材８を切断するためのブレードが有する砥粒の粒度（番手）は、例えば♯３２０～♯６００であってもよい。砥粒は、ダイヤモンド砥粒（ＳＤ）であってもよい。工程（ａ）においてインターポーザ６０を切削するためのブレード（第１ブレード）が有する砥粒の粒度は、工程（ｆ）において封止材８を切断するためのブレード（第２ブレード）が有する砥粒の粒度よりも大きくてもよい。

工程（ｆ）により構造体１００が個片化され、複数の半導体装置１（図１を参照）が取得される。個片化後のインターポーザ６０は、半導体装置１のインターポーザ６に対応し、個片化後の再配線層５０は、半導体装置１の再配線層５に対応する。以上で、半導体装置１の製造工程が終了する。

以上、本実施形態に係る半導体装置１の製造方法によれば、インターポーザ６０の主面６０ａを複数の領域６５に分割する溝部６１に封止材８が配置され、溝部６１に配置された封止材８が露出するようにインターポーザ６０が主面６０ｂから主面６０ａに向かって研磨される。そして、溝部６１に配置された封止材８が切断されることにより構造体１００が個片化され、複数の半導体装置１が取得される。この場合、インターポーザ６０を切断することなく、溝部６１に配置された封止材８を切断することにより構造体１００を個片化することができる。そのため、構造体１００を個片化する際に、例えば、封止材８を切断するためのブレードの他にインターポーザ６０を切断するためのブレードを使用する必要が無い。これにより、例えばブレードを交換する手間が不要となり、半導体装置１の製造効率を向上することができる。また、構造体を個片化する際にインターポーザ及び封止材の両者を切断する必要がある従来の製造方法では、インターポーザを確実に切断するために、ブレードが封止材まで到達するようにインターポーザを切断する場合がある。この場合、インターポーザを切断するためのブレードが封止材に接触する。このように、本来の対象物とは異なる材質の対象物を切断した場合、ブレードに異常磨耗が生じるおそれがある。これに対して、本実施形態に係る半導体装置１の製造方法では、構造体１００を個片化する際に、封止材８を切断するためのブレードをインターポーザ６０に接触させる必要がないため、ブレードに異常磨耗が生じ難い。これにより、ブレードの寿命が延び、ブレードの交換頻度が低下するため、半導体装置１の製造効率を向上することができる。さらに、本実施形態に係る製造方法によって製造される半導体装置１では、インターポーザ６の側面６ｃが封止材８によって覆われるため、インターポーザ６を保護することができる。インターポーザ６の側面６ｃが封止材８によって覆われている上記構成によれば、相対的に硬くて脆い性質を有するシリコン等によってインターポーザ６が形成されている場合であっても、インターポーザ６をより確実に保護することができる。

本実施形態の半導体装置１の製造方法において、構造体１００を準備する工程は、インターポーザ６０の厚さＴ１に対して１０％～６０％の深さＡ１を有する溝部６１を形成する工程を含んでいてもよい。溝部６１の深さＡ１が、インターポーザ６０の厚さＴ１に対して１０％よりも小さい場合、インターポーザ６０を研磨する工程において封止材８を露出させ難い。また、溝部６１の深さＡ１が、インターポーザ６０の厚さＴ１に対して６０％よりも大きい場合、インターポーザ６０の強度が低下し、半導体装置１の製造工程においてインターポーザ６０に割れが生じる可能性があり、この割れを生じさせないために製造効率が低下する虞がある。これに対して、上記の製造方法によれば、インターポーザ６０を研磨する工程において封止材８を容易に露出させることができると共に、半導体装置１の製造工程においてインターポーザ６０に割れが生じ難く製造効率を低下させない。これにより、半導体装置１の製造効率を向上することができる。

本実施形態の半導体装置１の製造方法において、構造体１００を準備する工程は、７０μｍ～４７０μｍの深さＡ１を有する溝部６１を形成する工程を含んでいてもよい。溝部６１の深さＡ１が７０μｍよりも小さい場合、インターポーザ６０を研磨する工程において封止材８を露出させ難い。また、溝部６１の深さＡ１が４７０μｍよりも大きい場合、インターポーザ６０の強度が低下し、半導体装置１の製造工程においてインターポーザ６０に割れが生じる可能性があり、この割れを生じさせないために製造効率が低下する虞がある。これに対して、上記の製造方法によれば、インターポーザ６０を研磨する工程において封止材８を容易に露出させることができると共に、半導体装置１の製造工程においてインターポーザ６０に割れが生じ難く製造効率を低下させない。これにより、半導体装置１の製造効率を向上することができる。

本実施形態の半導体装置１の製造方法において、インターポーザ６０は、シリコン（Ｓｉ）によって形成されている。この場合、インターポーザ６０に形成される配線の微細化を実現することができる。

本実施形態の半導体装置１の製造方法において、構造体１００を準備する工程は、溝部６１が形成される前の主面６０ａ上に再配線層５０を形成する工程と、再配線層５０における、溝部６１の形成予定部分（部分６１Ａ）との重畳部分を除去する工程と、インターポーザ６０に溝部６１を形成する工程と、を含んでいる。この場合、再配線層５０において、溝部６１の形成予定部分との重畳部分が除去される。これにより、例えば、ブレードを用いてインターポーザ６０に溝部６１を形成する際に、ブレードが再配線層５０に接触し難い。これにより、再配線層５０の剥離及びチッピング（微小欠損）を抑制することができる。

本実施形態の半導体装置１の製造方法において、再配線層５０を形成する材料は、感光性を有する材料を含んでいてもよい。重畳部分を除去する工程では、再配線層５０に対して露光及び現像を行うことにより重畳部分を除去してもよい。この場合、再配線層５０における重畳部分が複雑な形状、又は微細な形状であっても、重複部分を容易に除去することができる。

本実施形態の半導体装置１の製造方法は、複数の半導体素子２を封止材８で封止する工程の前に、複数の半導体素子２と主面６０ａとの間にアンダーフィル４を配置する工程を更に備えている。この場合、アンダーフィル４によって半導体素子２がインターポーザ６０に対してより安定して固定される。

本実施形態の半導体装置１の製造方法において、複数の半導体素子２を封止材８で封止する工程では、各半導体素子２の側面２ｃ及び上面２ａを覆うように封止材８を配置し、各半導体素子２の上面２ａが封止材８から露出するように、封止材８を研磨する工程を更に備えている。この場合、半導体素子２の側面２ｃが封止材８によって覆われるため、半導体素子２を保護することができる。また、半導体素子２の上面２ａが封止材８から露出するため、半導体素子２の放熱性を向上することができる。

本実施形態の半導体装置１の製造方法において、構造体１００を準備する工程は、ブレードを用いてインターポーザ６０を切削することにより溝部６１を形成する工程を含んでいる。この場合、ブレードを用いて、インターポーザ６０に対して溝部６１をより確実に形成することができる。

本実施形態の半導体装置１の製造方法において、複数の半導体装置１を取得する工程では、ブレードを用いて封止材８を切断する。この場合、封止材８をより確実に切断することができる。

本実施形態の半導体装置１の製造方法において、溝部６１を形成する工程においてインターポーザ６０を切削するためのブレードが有する砥粒の粒度は、複数の半導体装置１を取得する工程において封止材８を切断するためのブレードが有する砥粒の粒度よりも大きくてもよい。この場合、インターポーザ６０及び封止材８を、それぞれの材質に適した砥粒を有するブレードによって切断又は切削することができる。

本実施形態の半導体装置１の製造方法において、溝部６１を形成する工程においてインターポーザ６０を切削するためのブレードが有する砥粒の粒度は、♯２０００～♯４０００であってもよい。複数の半導体装置１を取得する工程において封止材８を切断するためのブレードが有する砥粒の粒度は、♯３２０～♯６００であってもよい。この場合、インターポーザ６０及び封止材８を、それぞれの材質に適した砥粒を有するブレードによって切断又は切削することができる。

本実施形態に係る構造体１００では、インターポーザ６０に主面６０ａを複数の領域６５に分割する溝部６１が形成されている。この構造体１００を用いて上記製造方法により半導体装置１を製造する場合、上記同様、インターポーザ６０を切断することなく、溝部６１に配置された封止材８を切断することによって構造体１００を個片化することができる。そのため、構造体１００を個片化する際に、例えば、封止材８を切断するためのブレードの他にインターポーザ６０を切断するためのブレードを使用する必要が無い。これにより、半導体装置１の製造効率を向上することができる。

本実施形態の構造体１００において、溝部６１は、インターポーザ６０の厚さＴ１に対して１０％～６０％の深さＡ１を有していてもよい。この構造体１００を用いて上記製造方法により半導体装置１を製造する場合、上記同様、インターポーザ６０を薄化する工程において封止材８を容易に露出させることができると共に、半導体装置１の製造工程においてインターポーザ６０に割れが生じ難い。これにより、半導体装置１の製造効率を向上することができる。

本実施形態の構造体１００において、溝部６１は、７０μｍ～４７０μｍの深さＡ１を有していてもよい。この構造体１００を用いて上記製造方法により半導体装置１を製造する場合、上記同様、インターポーザ６０を薄化する工程において封止材８を容易に露出させることができると共に、半導体装置１の製造工程においてインターポーザ６０に割れが生じ難い。これにより、半導体装置１の製造効率を向上することができる。

本実施形態の構造体１００において、溝部６１は、第１方向Ｄ１に沿う複数の第１溝６２と、第１方向に垂直な第２方向Ｄ２に沿う複数の第２溝６３とを含む格子状に形成されている。互いに隣り合う第１溝６２同士の間隔は、１０ｍｍ～１００ｍｍであってもよい。互いに隣り合う第２溝６３同士の間隔は、２０ｍｍ～１００ｍｍであってもよい。この構造体１００を用いて上記製造方法により半導体装置１を製造する場合、一般的な電子部品に実装することができるサイズを有する汎用性の高い半導体装置１を製造することができる。

［第２実施形態］
次に、図１３～図１６を参照して、第２実施形態に係る半導体装置及びその製造方法について説明する。図１３は、第２実施形態に係る製造方法によって製造される半導体装置２０１の一例を模式的に示す断面図である。図１４～図１６は、第２実施形態に係る半導体装置の製造方法を示す模式的な断面図である。第２実施形態に係る半導体装置２０１は、例えば、ＣｏＷｏＳ（Chip on Wafer on Substrate）構造を有する半導体パッケージであり、各半導体装置に複数の半導体素子が実装される点が第１実施形態と相違している。他の構成は同様であるため、以下では説明を省略することがある。図１３に示すように、半導体装置２０１は、複数の半導体素子２０２（２０２ａ，２０２ｂ）と、各バンプ３と、各アンダーフィル４と、再配線層５と、インターポーザ６と、バンプ７と、封止材８とを備えている。

半導体素子２０２は、例えば、プロセッサ又はメモリ等の半導体チップである。プロセッサは、例えば、ＧＰＵ（Graphics Processing Unit）又はＣＰＵ（Central Processing Unit）等のプロセッサユニットであってもよい。メモリは、例えば、ＨＢＭ（High Bandwidth Memory）等のメモリユニットであってもよい。図１３に示す例では、例えば、一方の半導体素子２０２ａがプロセッサユニットであり、他方の半導体素子２０２ｂがメモリである。半導体素子２０２ｂは、複数のメモリが積層されたメモリユニットであってもよい。第２実施形態に係る半導体装置２０１では、複数の半導体素子２０２が設けられているため、各半導体素子２０２の間にも封止材８が入り込むように構成されている。また、各半導体素子２０２ａ，２０２ｂは再配線層５又は再配線層５内に配置される内蔵チップ等によって互いに電気的に接続されてもよい。

次に、図１４～図１６を参照して、半導体装置２０１の製造方法について説明する。工程（ａ）は、図１５の（ａ）に示される構造体２００を準備する工程である。工程（ａ）では、まず、図１４の（ａ）に示されるように、インターポーザ６０が準備される。インターポーザ６０は、後の工程において個片化されて、半導体装置２０１のインターポーザ６となる。このインターポーザ６０の主面６０ａ上に再配線層５０が形成される。再配線層５０は、後の工程において個片化されて、半導体装置２０１の再配線層５となる。再配線層５０は、主面６０ａの全体にわたって形成されている。再配線層５０は、層状の絶縁部分５１と、絶縁部分５１内に形成された配線（不図示）とを有している。

次に、図１４の（ｂ）に示されるように、再配線層５０の一部が除去される。再配線層５０の一部が除去されることにより、再配線層５０に開口５２が形成される。本実施形態では、再配線層５０の一部が除去された後に、インターポーザ６０に溝部６１が形成される（図１４の（ｃ）を参照）。再配線層５０の一部を除去する方法は、第１実施形態と同様である。

次に、図１４の（ｃ）に示されるように、インターポーザ６０に溝部６１が形成される。溝部６１は、インターポーザ６０の主面６０ａから主面６０ｂに向かって形成される。溝部６１は、主面６０ａにおいて開口する。溝部６１は、スリット状に形成される。溝部６１の深さは、第１実施形態と同様に、例えば、７０μｍ～４７０μｍであってもよいし、１００μｍ～４００μｍであってもよいし、２００μｍ～３００μｍであってもよい。インターポーザ６０の厚さに対する溝部６１の深さは、例えば、１０％～６０％であってもよいし、２０％～５０％であってもよいし、３０％～４０％であってもよい。溝部６１の深さは、最終的に取得される半導体装置２０１のインターポーザ６の厚さよりも、例えば３０μｍ～５０μｍだけ大きくてもよい。溝部６１の深さに対する溝部６１の幅のアスペクト比（深さ：幅）は、例えば３．５：１～８：１であってもよい。

また、溝部６１は、第１実施形態と同様に、主面６０ａを複数の領域６５に分割している。インターポーザ６０の厚さ方向から見て、各領域６５は矩形状を呈している。各領域６５には、後述する工程において、複数の半導体素子がそれぞれ設置される。即ち、各領域６５は、複数の半導体素子（例えば、半導体素子２０２ａ，２０２ｂ）が配置可能な大きさを有している。このような溝部６１は、第１実施形態と同様に、例えばブレードを用いて形成される。

次に、図１５の（ａ）に示されるように、各領域６５上に複数の半導体素子２０２が配置される。第２実施形態では、各領域６５上に２つずつの半導体素子２０２が配置される。一例として、プロセッサ（例えばＧＰＵ）である半導体素子２０２ａと、メモリ（例えばＨＢＭ）である半導体素子２０２ｂとが各領域６５上に配置される。複数のメモリを設置する場合、各メモリを積層して三次元的に配置してもよい。

工程（ｂ）は、図１５の（ｂ）に示すように、各半導体素子２０２ａ，２０２ｂと、再配線層５０との間にアンダーフィル４を配置する工程である。

［工程（ｃ）］
工程（ｃ）は、少なくとも溝部６１に封止材８を配置する工程である。図１５の（ｃ）に示されるように、溝部６１の全体に封止材８が配置（充填）されるように複数の半導体素子２０２を封止材８で封止する。封止材８は、再配線層５０の開口５２の内部、及び複数の半導体素子２０２の間にも配置される。封止材８は、半導体素子２０２ａ，２０２ｂ、アンダーフィル４及び再配線層５０を覆うように、インターポーザ６０の全体にわたって配置される。封止材８は、各半導体素子２０２ａ，２０２ｂの上面及び側面を覆うように配置される。

［工程（ｄ）］
工程（ｄ）は、各半導体素子２０２ａ，２０２ｂの上面が封止材８から露出するように、封止材８を研磨する工程である。図１６の（ａ）に示されるように、封止材８は、インターポーザ６０とは反対側の表面８ａを有している。工程（ｄ）では、封止材８が表面８ａからインターポーザ６０に向かって研磨されることにより、封止材８が薄化される。本実施形態では、図１６の（ａ）に示されるように、表面８ａが半導体素子２０２ａ，２０２ｂの上面と面一になるまで封止材８が研磨される。これにより、半導体素子２０２ａ，２０２ｂの上面が封止材８から露出する。

本実施形態では、工程（ｄ）が終了した後に、第１実施形態と同様に、インターポーザ６０の向きが反転される。工程（ｄ）までの工程では、インターポーザ６０の主面６０ａは、主面６０ｂよりも鉛直方向において上側に位置している（図１６の（ａ）を参照）。これに対して、工程（ｅ）以降の工程では、インターポーザ６０は、主面６０ａが主面６０ｂよりも鉛直方向において下側に位置するように配置される。

［工程（ｅ）］
工程（ｅ）は、溝部６１に配置された封止材８が露出するように、インターポーザ６０を研磨する工程である。工程（ｅ）では、インターポーザ６０が、主面６０ｂから主面６０ａに向かって研磨されることにより、インターポーザ６０が薄化される。溝部６１に配置された封止材８が露出するまでインターポーザ６０を研磨すると、図１６の（ｂ）に示されるように、インターポーザ６０の第１部分６６が除去され、複数の第２部分６７が残る。インターポーザ６０の厚さ方向から見て、隣り合う第２部分６７同士の間には、封止材８のみが存在している。

次に、図１６の（ｃ）に示されるように、インターポーザ６０にバンプ７が配置される。本実施形態では、バンプ７は、各第２部分６７における再配線層５０とは反対側の表面に配置される。バンプ７は、インターポーザ６０の配線に電気的に接続される。

［工程（ｆ）］
工程（ｆ）は、溝部６１に沿って封止材８を切断することにより構造体２００を複数の領域６５毎に個片化し、複数の半導体装置２０１を取得する工程である。図１６の（ｃ）に示されるように、工程（ｆ）では、封止材８がインターポーザ６０の厚さ方向に切断される。具体的には、封止材８における溝部６１に配置された部分（複数の第２部分６７の間に配置された部分）と、封止材８における再配線層５０の開口５２内に配置された部分と、封止材８における複数の半導体素子２０２の間に配置された部分とが併せて切断される。これにより、構造体２００が複数の領域６５毎に個片化される。上述したように、インターポーザ６０の厚さ方向から見て、隣り合う第２部分６７同士の間には、封止材８のみが存在している。そのため、工程（ｆ）において封止材８を切断する際、インターポーザ６０は切断されない。なお、封止材８は、第１実施形態と同様に、例えば高速回転するダイシングブレードを用いて切断される。これにより、構造体２００が個片化され、複数の半導体装置２０１（図１３を参照）が取得される。個片化後のインターポーザ６０は、半導体装置２０１のインターポーザ６に対応し、個片化後の再配線層５０は、半導体装置２０１の再配線層５に対応する。以上で、図１３に示す半導体装置２０１の製造工程が終了する。

以上、第２実施形態に係る半導体装置２０１の製造方法によれば、第１実施形態と同様に、インターポーザ６０を切断することなく、溝部６１に配置された封止材８を切断することにより構造体２００を個片化することができる。そのため、構造体２００を個片化する際に、例えば、封止材８を切断するためのブレードの他にインターポーザ６０を切断するためのブレードを使用する必要が無い。これにより、例えばブレードを交換する手間が不要となり、半導体装置２０１の製造効率を向上することができる。その他の効果についても、第１実施形態と同様の作用効果を奏することができる。

以上、本開示の実施形態について詳細に説明してきたが、本開示は上記実施形態に限定されるものではない。

再配線層５０の絶縁部分５１は、無機材料により形成されていてもよい。絶縁部分５１を形成する無機材料は、二酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（ＳｉＮ）、又は酸窒化ケイ素（ＳｉＯＮ）であってもよい。絶縁部分５１が無機材料により形成されている場合、工程（ａ）において再配線層５０における部分６１Ａとの重畳部分が除去される際に（図３を参照）、ブレードによって再配線層５０が切削されることにより、当該重畳部分が除去されてもよい。再配線層５０における当該重畳部分の除去と、溝部６１の形成（図４を参照）とは、同一のブレードを用いて併せて行われてもよい。

半導体装置１，２０１の製造工程において、工程（ｂ）は省略されてもよい。すなわち、複数の半導体素子２，２０２と主面６０ａとの間にアンダーフィル４が配置されなくてもよい。

半導体装置１，２０１の製造工程において、工程（ｄ）は省略されてもよい。すなわち、各半導体素子２，２０２の上面２ａが封止材８から露出するように、封止材８が研磨されて薄化されなくてもよい。具体的には、封止材８は、一切研磨されなくてもよいし、各半導体素子２，２０２の上面２ａが封止材８から露出しない程度に研磨されてもよい。

インターポーザ６０に形成される溝部６１の深さＡ１の大きさは限定されない。深さＡ１は、インターポーザ６０の厚さＴ１に対して１０％よりも小さくてもよいし、厚さＴ１に対して６０％よりも大きくてもよい。深さＡ１は、７０μｍよりも小さくてもよいし、４７０μｍよりも大きくてもよい。

半導体装置１，２０１が他の電子部品に実装される際の半導体装置１，２０１の向きは限定されない。すなわち、半導体素子２，２０２の上面２ａが下面２ｂよりも鉛直方向において上側に位置するように半導体装置１，２０１が実装されてもよいし、上面２ａが下面２ｂよりも鉛直方向において下側に位置するように半導体装置１が実装されてもよい。

１，２０１…半導体装置、２，２０２，２０２ａ，２０２ｂ…半導体素子、２ａ…上面、２ｃ…側面、４…アンダーフィル、５，５０…再配線層、６，６０…インターポーザ、８…封止材、６０ａ…主面（第１主面）、６０ｂ…主面（第２主面）、６１…溝部、６１Ａ…部分（形成予定部分）、６２…第１溝、６３…第２溝、６５…領域、１００，２００…構造体。

Claims (10)

1. 第１主面及び前記第１主面に対向する第２主面を含み、前記第１主面を複数の領域に分割する溝部が形成されたインターポーザと、各前記領域上に少なくとも一つずつ配置された複数の半導体素子と、を有する構造体を準備する工程と、
   少なくとも前記溝部に封止材が配置されるように前記複数の半導体素子それぞれの少なくとも一部を前記封止材で封止する工程と、
   前記溝部に配置された前記封止材が露出するように、前記インターポーザを前記第２主面から前記第１主面に向かって研磨する工程と、
   前記溝部に沿って前記封止材を切断することにより前記構造体を前記複数の領域毎に個片化し、複数の半導体装置を取得する工程と、を備え、
   前記構造体を準備する工程は、
   前記溝部が形成される前の前記第１主面上に再配線層を形成する工程と、
   前記再配線層における、前記溝部の形成予定部分との重畳部分を除去する工程と、
   前記インターポーザに前記溝部を形成する工程と、を含み、
   前記再配線層を形成する材料は、感光性を有する材料を含んでおり、
   前記重畳部分を除去する工程では、前記再配線層に対して露光及び現像を行うことにより前記重畳部分を除去する、半導体装置の製造方法。
2. 前記構造体を準備する工程は、研磨する前の前記インターポーザの厚さに対して１０％～６０％の深さを有する前記溝部を形成する工程を含む、
   請求項１に記載の半導体装置の製造方法。
3. 前記構造体を準備する工程は、７０μｍ～４７０μｍの深さを有する前記溝部を形成する工程を含む、
   請求項１又は２に記載の半導体装置の製造方法。
4. 前記インターポーザは、シリコンによって形成されている、
   請求項１又は２に記載の半導体装置の製造方法。
5. 前記封止する工程の前に、前記複数の半導体素子と前記第１主面との間にアンダーフィルを配置する工程を更に備える、
   請求項１又は２に記載の半導体装置の製造方法。
6. 前記封止する工程では、各前記半導体素子の側面及び上面を覆うように前記封止材を配置し、
   各前記半導体素子の前記上面が前記封止材から露出するように、前記封止材を研磨する工程を更に備える、
   請求項１又は２に記載の半導体装置の製造方法。
7. 前記構造体を準備する工程は、第１ブレードを用いて前記インターポーザを切削することにより前記溝部を形成する工程を含む、
   請求項１又は２に記載の半導体装置の製造方法。
8. 前記複数の半導体装置を取得する工程では、第２ブレードを用いて前記溝部に沿って前記封止材を切断する、
   請求項７に記載の半導体装置の製造方法。
9. 前記第１ブレードが有する砥粒の粒度は、前記第２ブレードが有する砥粒の粒度よりも大きい、
   請求項８に記載の半導体装置の製造方法。
10. 前記第１ブレードが有する砥粒の粒度は、♯２０００～♯４０００であり、
    前記第２ブレードが有する砥粒の粒度は、♯３２０～♯６００である、
    請求項９に記載の半導体装置の製造方法。

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