KR102605400B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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나오 이노우에
가츠미 시바야마
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하마마츠 포토닉스 가부시키가이샤
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Abstract

반도체 장치(1)는 관통공(7)이 형성된 반도체 기판(2)과, 반도체 기판(2)의 제1 표면(2a)에 마련된 제1 배선(3)과, 관통공(7)의 내면(7c) 및 반도체 기판(2)의 제2 표면(2b)에 마련된 절연층(10)과, 절연층(10)의 표면(10b)에 마련되고, 개구(10a)에 있어서 제1 배선(3)에 전기적으로 접속된 제2 배선(8)을 구비한다. 절연층(10)의 표면(10b)은 제1 영역(11)과, 제2 영역(12)과, 제3 영역(13)과, 제1 영역(11)과 제2 영역(12)을 연속적으로 접속하도록 만곡된 제4 영역(14)과, 제2 영역(12)과 제3 영역(13)을 연속적으로 접속하도록 만곡된 제5 영역(15)을 포함한다. 제2 영역(12)의 평균 경사 각도는, 제1 영역(11)의 평균 경사 각도보다도 작고, 또한 내면(7c)의 평균 경사 각도보다도 작다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
광 디바이스, 전자 디바이스 등의 반도체 장치에서는, 반도체 기판에 형성된 관통공을 통해서 반도체 기판의 표면측과 이면(裏面)측의 사이에서 전기적인 접속이 실시되는 경우가 있다(예를 들면, 특허 문헌 1 참조).
특허 문헌 1: 일본 특개 2004－57507호 공보
상술한 것 같은 반도체 장치에서는, 그 소형화, 고집적화 등에 따라서, 반도체 기판에 있어서의 관통공을 통한 전기적인 접속이 취약하게 될 우려가 있다.
이에, 본 발명은 반도체 기판에 있어서의 관통공을 통한 전기적인 접속을 확실히 할 수 있는 반도체 장치, 및 그러한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 측면의 반도체 장치는, 서로 대향하는 제1 표면 및 제2 표면을 가지고, 제1 표면에서부터 제2 표면에 도달하는 관통공이 형성된 반도체 기판과, 제1 표면에 마련되고, 일부가 관통공의 제1 표면측의 제1 개구상에 위치하는 제1 배선과, 관통공의 내면 및 제2 표면에 마련되고, 관통공의 제2 표면측의 제2 개구를 통해서 연속하는 절연층과, 절연층의 표면에 마련되고, 절연층의 제1 표면측의 개구에 있어서 제1 배선에 전기적으로 접속된 제2 배선을 구비하고, 절연층의 표면은, 관통공의 내측에 있어서 제1 개구에 도달하고, 제1 표면에서부터 제2 표면을 향해 확장되는 테이퍼 모양의 제1 영역과, 관통공의 내측에 있어서 제2 개구에 도달하고, 제1 표면에서부터 제2 표면을 향해 확장되는 테이퍼 모양의 제2 영역과, 관통공의 외측에 있어서 제2 표면에 대향하는 제3 영역과, 제1 영역과 제2 영역을 연속적으로 접속시키도록 만곡(灣曲)된 제4 영역과, 제2 영역과 제3 영역을 연속적으로 접속시키도록 만곡된 제5 영역을 포함하고, 제2 영역의 평균 경사 각도는 제1 영역의 평균 경사 각도보다도 작고, 또한 관통공의 내면의 평균 경사 각도보다도 작다.
이 반도체 장치에서는, 절연층의 표면 중, 관통공의 제1 개구에 도달하는 제1 영역, 및 관통공의 제2 개구에 도달하는 제2 영역이, 반도체 기판의 제1 표면에서부터 제2 표면을 향해 확장되는 테이퍼 모양의 영역이다. 그리고 제2 영역의 평균 경사 각도가, 관통공의 내면의 평균 경사 각도보다도 작게 되어 있다. 이것에 의해, 절연층의 표면 중, 반도체 기판의 제2 표면에 대향하는 제3 영역과 관통공의 제2 개구에 도달하는 제2 영역이 이루는 각도가, 반도체 기판의 제2 표면과 관통공의 내면이 이루는 각도보다도 커(즉, 완만해)진다. 그 때문에, 제조시에 있어서도 제조 후에 있어서도, 관통공의 제2 개구 부분에서의 제2 배선의 단선이 방지된다. 또, 예를 들면 절연층이 관통공의 내면을 따라서 균일한 두께로 형성되었을 경우와 비교하여 제2 영역의 경사가 완만해지기 때문에, 제2 배선을 용이하고 또한 확실하게 형성할 수 있다. 또한, 관통공의 내면의 형상에 의존하는 일 없이 제2 배선을 형성할 수 있으므로, 예를 들면 관통공의 내면에 뾰족한 부분이 남아 버렸을 경우에도, 그러한 부분에 기인하는 제2 배선의 단선을 방지할 수 있다. 또, 제2 영역의 평균 경사 각도가, 제1 영역의 평균 경사 각도보다도 작게 되어 있다. 환언하면, 관통공의 제1 개구에 도달하는 제1 영역의 평균 경사 각도가, 제2 영역의 평균 경사 각도보다도 크게 되어 있다. 이것에 의해, 예를 들면 관통공이 소경화되었을 경우에도, 반도체 기판의 제1 표면측에 있어서의 절연층의 개구의 넓이가 충분히 확보된다. 그 때문에, 제조시에 있어서도 제조 후에 있어서도, 절연층의 개구 부분에서의 제1 배선과 제2 배선의 단선이 방지된다. 또한, 절연층의 표면에 있어서, 제4 영역이 제1 영역과 제2 영역을 연속적으로 접속시키도록 만곡되어 있고, 제5 영역이 제2 영역과 제3 영역을 연속적으로 접속시키도록 만곡되어 있다. 그 때문에, 제조시에 있어서도 제조 후에 있어서도, 절연층의 표면의 전(全) 영역에서의 제2 배선의 단선이 방지된다. 특히 제조 후에 있어서는, 절연층의 표면의 전 영역에서 응력(應力) 집중이 완화되기 때문에, 제2 배선의 단선의 방지에 유효하다. 이상에 의해, 이 반도체 장치에 의하면, 반도체 기판에 있어서의 관통공을 통한 전기적인 접속을 확실히 할 수 있다. 또한, 관통공의 내면의 평균 경사 각도에는, 관통공의 내면(관통공의 내면이 원주면(圓柱面) 등의 곡면인 경우에는, 그 곡면의 접평면(接平面))이 반도체 기판의 제1 표면에 직교하고, 관통공의 내면이 제1 표면에 대해서 90°의 각도를 이루는 경우도 포함된다.
본 발명의 일 측면의 반도체 장치에서는, 제1 영역의 평균 경사 각도는, 제2 영역의 평균 경사 각도보다도 관통공의 내면의 평균 경사 각도에 가까워도 된다. 이것에 의해, 관통공의 제1 표면측의 제1 개구상에 위치하는 제1 배선의 일부를 노출시키기 위해 충분한 넓이를 가지는 개구를 얻을 수 있고, 그 결과, 제조시에 있어서도 제조 후에 있어서도, 절연층의 개구 부분에서의 제1 배선과 제2 배선의 단선을 보다 확실하게 방지할 수 있다.
본 발명의 일 측면의 반도체 장치에서는, 관통공의 내면에 마련된 절연층의 평균 두께는, 제2 표면에 마련된 절연층의 평균 두께보다도 커도 된다. 이것에 의해, 예를 들면 반도체 기판이 박형화되었을 경우에도, 관통공의 내면에 마련된 절연층이 보강층으로서 기능하기 때문에, 관통공 주변 부분의 강도를 충분히 확보할 수 있다.
본 발명의 일 측면의 반도체 장치에서는, 제1 영역은 관통공의 내면에 마련된 절연층 중, 반도체 기판의 두께와 제2 표면에 마련된 절연층의 평균 두께의 합의 2/3 이하의 높이를 가지는 부분의 표면이어도 된다. 이것에 의해, 절연층의 표면에 있어서, 제1 영역과 제2 영역을 완만하게 접속시켜, 제1 영역과 제2 영역의 경계에서의 제2 배선의 단선을 확실하게 방지할 수 있다.
본 발명의 일 측면의 반도체 장치에서는, 제1 영역은 관통공의 내면에 마련된 절연층 중, 반도체 기판의 두께와 제2 표면에 마련된 절연층의 평균 두께의 합의 1/2 이하의 높이를 가지는 부분의 표면이어도 된다. 이것에 의해, 절연층의 표면에 있어서, 제1 영역과 제2 영역을 보다 완만하게 접속시켜, 제1 영역과 제2 영역의 경계에서의 제2 배선의 단선을 보다 확실하게 방지할 수 있다.
본 발명의 일 측면의 반도체 장치에서는, 제4 영역은 관통공의 내면과는 반대측으로 볼록한 최대곡율을 가지는 영역이어도 된다. 이러한 절연층의 형상은, 반도체 기판에 있어서의 관통공을 통한 전기적인 접속을 확실히 하는데 있어서 특히 유효하다.
본 발명의 일 측면의 반도체 장치에서는, 관통공의 내면은 제1 표면에서부터 제2 표면을 향해 확장되는 테이퍼 모양의 면이어도 되고, 혹은, 관통공의 내면(관통공의 내면이 원주면 등의 곡면인 경우에는, 그 곡면의 접평면)은, 제1 표면 및 제2 표면에 직교하는 면이어도 된다. 어느 경우에도, 반도체 기판에 있어서의 관통공을 통한 전기적인 접속을 확실히 할 수 있다.
본 발명의 일 측면의 반도체 장치에서는, 절연층은 수지로 이루어져도 된다. 이것에 의해, 상술한 것 같은 형상을 가지는 절연층을 용이하고 또한 확실하게 형성할 수 있다.
본 발명의 일 측면의 반도체 장치의 제조 방법은, 상기 반도체 장치의 제조 방법으로서, 서로 대향하는 제1 표면 및 제2 표면을 가지는 반도체 기판의 제1 표면에 제1 배선을 마련하는 제1 공정과, 반도체 기판에, 제1 표면에서부터 제2 표면에 도달하는 관통공을 형성하고, 관통공의 제1 표면측의 제1 개구에 제1 배선의 일부를 노출시키는 제2 공정과, 관통공의 내면 및 제2 표면에, 관통공의 제2 표면측의 제2 개구를 통해서 연속하는 절연층을 마련하는 제3 공정과, 절연층에 컨택트홀을 형성하고, 절연층의 제1 표면측의 개구에 제1 배선의 일부를 노출시키는 제4 공정과, 절연층의 표면에 제2 배선을 마련하고, 절연층의 제1 표면측의 개구에 있어서 제1 배선과 제2 배선을 전기적으로 접속하는 제5 공정을 구비한다.
이 반도체 장치의 제조 방법에 의하면, 반도체 기판에 있어서의 관통공을 통한 전기적인 접속이 확실히 된 반도체 장치를 효율 좋게 제조할 수 있다.
본 발명의 일 측면의 반도체 장치의 제조 방법에서는, 제3 공정에서는, 10cp 이상의 점도(粘度)를 가지는 수지 재료를 이용하여 딥 코트법을 실시함으로써, 관통공의 내면 및 제2 표면에 절연층을 마련해도 된다. 이것에 의해, 상술한 것 같은 형상을 가지는 절연층을 용이하게 또한 확실하게 얻을 수 있다.
본 발명의 일 측면의 반도체 장치의 제조 방법에서는, 제3 공정에서는, 포지티브형의 수지 재료를 이용하여, 관통공의 내면 및 제2 표면에 절연층을 마련하고, 제4 공정에서는, 절연층에 있어서 컨택트홀에 대응하는 부분을 노광 및 현상함으로써, 절연층에 컨택트홀을 형성해도 된다. 이것에 의해, 상술한 것 같은 형상을 가지는 절연층을 용이하게 또한 확실하게 얻을 수 있다.
본 발명에 의하면, 반도체 기판에 있어서의 관통공을 통한 전기적인 접속을 확실히 할 수 있는 반도체 장치, 및 그러한 반도체 장치의 제조 방법을 제공하는 것이 가능해진다.
도 1은 본 발명의 일 실시 형태의 반도체 장치의 단면도이다.
도 2는 도 1의 반도체 장치의 관통공 및 그 주변 부분의 단면도이다.
도 3의 (a) 및 (b)는, 도 1의 반도체 장치의 제조 방법에 있어서의 복수의 공정을 설명하기 위한 단면도이다.
도 4의 (a) 및 (b)는, 도 1의 반도체 장치의 제조 방법에 있어서의 복수의 공정을 설명하기 위한 단면도이다.
도 5의 (a) 및 (b)는, 도 1의 반도체 장치의 제조 방법에 있어서의 복수의 공정을 설명하기 위한 단면도이다.
도 6은 도 1의 반도체 장치의 변형예의 부분 단면도이다.
도 7은 도 1의 반도체 장치의 변형예의 부분 단면도이다.
도 8은 도 1의 반도체 장치의 변형예의 부분 단면도이다.
도 9는 도 1의 반도체 장치의 관통공 및 그 주변 부분의 변형예의 단면도이다.
이하, 본 발명의 실시 형태에 대해서, 도면을 참조하여 상세하게 설명한다. 또한, 각 도면에 있어서 동일 또는 상당 부분에는 동일 부호를 부여하고, 중복하는 설명을 생략한다.
도 1에 나타내지는 것처럼, 반도체 장치(1)는 서로 대향하는 제1 표면(2a) 및 제2 표면(2b)을 가지는 반도체 기판(2)을 구비하고 있다. 반도체 장치(1)는, 예를 들면 실리콘 포토 다이오드 등의 광 디바이스이다. 반도체 장치(1)에서는, 예를 들면 n형의 실리콘으로 이루어지는 반도체 기판(2) 내에 있어서의 제1 표면(2a)측의 소정 영역에, p형의 불순물이 선택 확산된 p형 영역(2c)이 마련되어 있다. 반도체 기판(2)의 제1 표면(2a)에는, 예를 들면 알루미늄으로 이루어지는 제1 배선(3)이 산화막(4)을 개재하여 마련되어 있다. 산화막(4)에 있어서 제1 배선(3)의 패드부(3a)에 대응하는 부분에는, 개구(4a)가 형성되어 있다. 산화막(4)에 있어서 p형 영역(2c)의 단부(段部)에 대응하는 부분에는, 개구(4b)가 형성되어 있다. 제1 배선(3)은 개구(4b)를 통해서 p형 영역(2c)에 전기적으로 접속되어 있다. 또한, 산화막(4)을 대신하여, SiN 등 다른 절연 재료로 이루어지는 절연막이 마련되어 있어도 된다.
반도체 기판(2)의 제1 표면(2a)에는, 유리 등의 광 투과성 재료로 이루어지는 광 투과 기판(5)이 배치되어 있다. 반도체 기판(2)과 광 투과 기판(5)은, 광학 접착제로 이루어지는 접착층(6)에 의해서 광학적 또한 물리적으로 접속되어 있다. 반도체 장치(1)에서는, 광 투과 기판(5) 및 접착층(6)을 통해서 p형 영역(2c)에 광이 입사된다. 또한, 반도체 기판(2)의 두께는, 광 투과 기판(5)의 두께보다도 작다(얇다). 일례로서, 반도체 기판(2)의 두께는 수십 ㎛ 정도이고, 광 투과 기판(5)의 두께는 수백 ㎛ 정도이다.
반도체 기판(2)에는, 제1 표면(2a)에서부터 제2 표면(2b)에 도달하는 관통공(7)이 형성되어 있다. 관통공(7)의 제1 개구(7a)는, 반도체 기판(2)의 제1 표면(2a)에 위치하고 있고, 관통공(7)의 제2 개구(7b)는, 반도체 기판(2)의 제2 표면(2b)에 위치하고 있다. 제1 개구(7a)는 산화막(4)의 개구(4a)와 연속하고 있고, 제1 배선(3)의 패드부(3a)에 의해서 덮여 있다. 관통공(7)의 내면(7c)은, 제1 표면(2a)에서부터 제2 표면(2b)을 향해 확장되는 테이퍼 모양의 면이다. 예를 들면, 관통공(7)은, 제1 표면(2a)에서부터 제2 표면(2b)을 향해 확장하는 사각 절두체(frustum) 모양으로 형성되어 있다. 또한, 관통공(7)의 중심선(CL)에 평행한 방향에서 보았을 경우에, 관통공(7)의 제1 개구(7a)의 가장자리와 산화막(4)의 개구(4a)의 가장자리는, 일치하고 있을 필요는 없고, 예를 들면, 산화막(4)의 개구(4a)의 가장자리가 관통공(7)의 제1 개구(7a)의 가장자리에 대해서 내측에 위치하고 있어도 된다.
관통공(7)의 애스펙트비는 0.2~10이다. 애스펙트비란 관통공(7)의 깊이(제1 개구(7a)와 제2 개구(7b)의 거리)를 제2 개구(7b)의 폭(제2 개구(7b)가 사각형인 경우에는 제2 개구(7b)의 대변(對邊) 사이의 거리, 제2 개구(7b)가 원형인 경우에는 제2 개구(7b)의 지름)으로 나눈 값이다. 일례로서, 관통공(7)의 깊이는 30㎛이고, 제2 개구(7b)의 폭은 130㎛이다. 이 경우, 애스펙트비는 0.23이 된다.
관통공(7)의 내면(7c) 및 반도체 기판(2)의 제2 표면(2b)에는, 절연층(10)이 마련되어 있다. 절연층(10)은 관통공(7)의 제2 개구(7b)를 통해서 연속하고 있다. 절연층(10)은 관통공(7)의 내측에 있어서, 산화막(4)의 개구(4a)를 통해서 제1 배선(3)의 패드부(3a)에 도달해 있고, 반도체 기판(2)의 제1 표면(2a)측에 개구(10a)를 가지고 있다.
절연층(10)의 표면(10b)(관통공(7)의 내면(7c) 및 반도체 기판(2)의 제2 표면(2b)과는 반대측의 표면)에는, 예를 들면 알루미늄으로 이루어지는 제2 배선(8)이 마련되어 있다. 제2 배선(8)은 절연층(10)의 개구(10a)에 있어서 제1 배선(3)의 패드부(3a)에 전기적으로 접속되어 있다. 또한, 절연층(10)의 표면(10b)(반도체 기판(2)의 제2 표면(2b)과는 반대측의 표면)에는, 예를 들면 알루미늄으로 이루어지는 제3 배선(22)이 마련되어 있다. 제3 배선(22)은 절연층(10)에 형성된 개구(10c)에 있어서 반도체 기판(2)의 제2 표면(2b)에 전기적으로 접속되어 있다.
제2 배선(8) 및 제3 배선(22)은, 수지 보호층(21)에 의해서 덮여 있다. 수지 보호층(21)에 있어서 관통공(7)에 대응하는 부분에는, 스무스한 내면을 가지는 얕은 오목부(21a)가 형성되어 있다. 수지 보호층(21)에 있어서 제2 배선(8)의 패드부(8a)에 대응하는 부분에는, 패드부(8a)를 노출시키는 개구(21b)가 형성되어 있다. 수지 보호층(21)에 있어서 제3 배선(22)의 패드부(22a)에 대응하는 부분에는, 패드부(22a)를 노출시키는 개구(21c)가 형성되어 있다. 수지 보호층(21)의 개구(21b)에는, 범프 전극인 취출 전극(9)이 배치되어 있다. 취출 전극(9)은 제2 배선(8)의 패드부(8a)에 전기적으로 접속되어 있다. 수지 보호층(21)의 개구(21c)에는 범프 전극인 취출 전극(23)이 배치되어 있다. 취출 전극(23)은 제3 배선(22)의 패드부(22a)에 전기적으로 접속되어 있다. 반도체 장치(1)는 취출 전극(9) 및 취출 전극(23)을 통해서 회로 기판에 실장되고, 취출 전극(9) 및 취출 전극(23)은, 각각, 애노드 전극 및 캐소드 전극으로서 기능한다. 또한, 수지 보호층(21)을 대신하여, 다른 절연 재료로 이루어지는 보호층(예를 들면, 산화막, 질화막 등)이 마련되어 있어도 된다. 또, 수지 보호층(21)의 두께는, 절연층(10)의 두께와 동일한 정도여도 되고, 혹은, 절연층(10)의 두께보다도 작아도 된다. 특히, 수지 보호층(21)의 두께가 절연층(10)의 두께와 동일한 정도이면, 제2 배선(8) 및 제3 배선(22)에 작용하는 응력을 저감시킬 수 있다.
상술한 절연층(10)에 대해서, 도 2를 참조하면서, 보다 상세하게 설명한다. 또한, 도 2에 있어서는, 광 투과 기판(5), 접착층(6), 취출 전극(9) 및 수지 보호층(21)이 생략되어 있다.
도 2에 나타내지는 것처럼, 절연층(10)의 표면(10b)은, 관통공(7)의 내측에 있어서 제1 개구(7a)에 도달하는 제1 영역(11)과, 관통공(7)의 내측에 있어서 제2 개구(7b)에 도달하는 제2 영역(12)과, 관통공(7)의 외측에 있어서 반도체 기판(2)의 제2 표면(2b)에 대향하는 제3 영역(13)을 포함하고 있다.
제1 영역(11)은 반도체 기판(2)의 제1 표면(2a)에서부터 제2 표면(2b)을 향해 확장되는 테이퍼 모양의 영역이다. 제1 영역(11)은 평균 경사 각도 α를 가지고 있다. 제1 영역(11)의 평균 경사 각도 α란, 관통공(7)의 중심선(CL)을 포함하는 평면에 대해서, 중심선(CL)의 일방의 측의 영역에 주목했을 경우에, 당해 평면과 제1 영역(11)의 교선이 제1 표면(2a)에 대해서 이루는 각도의 평균치이다. 당해 교선이 직선인 경우에는, 그 직선과 제1 표면(2a)이 이루는 각도가, 제1 영역(11)의 평균 경사 각도 α가 된다. 당해 교선이 곡선인 경우에는, 그 곡선의 접선과 제1 표면(2a)이 이루는 각도의 평균치가, 제1 영역(11)의 평균 경사 각도 α가 된다. 제1 영역(11)의 평균 경사 각도 α는, 0°보다도 크고 90°보다도 작다.
제2 영역(12)은 반도체 기판(2)의 제1 표면(2a)에서부터 제2 표면(2b)을 향해 확장되는 테이퍼 모양의 영역이다. 제2 영역(12)은 평균 경사 각도 β를 가지고 있다. 제2 영역(12)의 평균 경사 각도 β란, 관통공(7)의 중심선(CL)을 포함하는 평면에 대해서, 중심선(CL)의 일방의 측의 영역에 주목했을 경우에, 당해 평면과 제2 영역(12)의 교선이 제1 표면(2a)에 대해서 이루는 각도의 평균치이다. 당해 교선이 직선인 경우에는, 그 직선과 제1 표면(2a)이 이루는 각도가, 제2 영역(12)의 평균 경사 각도 β가 된다. 당해 교선이 곡선인 경우에는, 그 곡선의 접선과 제1 표면(2a)이 이루는 각도의 평균치가, 제2 영역(12)의 평균 경사 각도 β가 된다. 제2 영역(12)의 평균 경사 각도 β는 0°보다도 크고 90°보다도 작다.
제2 영역(12)의 평균 경사 각도 β는 제1 영역(11)의 평균 경사 각도 α보다도 작다. 즉, 제2 영역(12)은 제1 영역(11)보다도 완만한 경사를 가지는 영역이다. 또, 제2 영역(12)의 평균 경사 각도 β는 관통공(7)의 내면(7c)의 평균 경사 각도 γ보다도 작다. 즉, 제2 영역(12)은 관통공(7)의 내면(7c)보다도 완만한 경사를 가지는 영역이다. 본 실시 형태에서는, 제1 영역(11)의 평균 경사 각도 α는, 제2 영역(12)의 평균 경사 각도 β보다도 관통공(7)의 내면(7c)의 평균 경사 각도 γ에 가깝다. 여기에서는, 제1 영역(11)의 평균 경사 각도 α＞관통공(7)의 내면(7c)의 평균 경사 각도 γ＞제2 영역(12)의 평균 경사 각도 β로 되어 있다. 관통공(7)의 내면(7c)의 평균 경사 각도 γ란, 관통공(7)의 중심선(CL)을 포함하는 평면에 대해서, 중심선(CL)의 일방의 측의 영역에 주목했을 경우에, 당해 평면과 내면(7c)의 교선이 제1 표면(2a)에 대해서 이루는 각도의 평균치이다. 당해 교선이 직선인 경우에는, 그 직선과 제1 표면(2a)이 이루는 각도가, 관통공(7)의 내면(7c)의 평균 경사 각도 γ가 된다. 당해 교선이 곡선인 경우에는, 그 곡선의 접선과 제1 표면(2a)이 이루는 각도의 평균치가, 관통공(7)의 내면(7c)의 평균 경사 각도 γ가 된다.
절연층(10)의 표면(10b)은, 관통공(7)의 내면(7c)과는 반대측으로 볼록한 최대곡율을 가지는 제4 영역(14)과, 관통공(7)의 제2 개구(7b)의 가장자리에 따른 제5 영역(15)을 추가로 포함하고 있다. 관통공(7)의 내면(7c)과는 반대측으로 볼록한 최대곡율이란, 관통공(7)의 중심선(CL)을 포함하는 평면에 대해서, 중심선(CL)의 일방의 측의 영역에 주목했을 경우에, 당해 평면과 표면(10b)의 교선 중, 관통공(7)의 내면(7c)과는 반대측으로 볼록한 모양으로 만곡한 부분의 곡율의 최대치이다. 또한, 제1 영역(11)은 관통공(7)의 내면(7c)에 마련된 절연층(10)의 표면(10b) 중, 제4 영역(14)보다도 관통공(7)의 제1 개구(7a)측(관통공(7)의 중심선(CL)에 평행한 방향에 있어서의 제1 개구(7a)측)의 영역이다. 제2 영역(12)은 관통공(7)의 내면(7c)에 마련된 절연층(10)의 표면(10b) 중, 제4 영역(14)보다도 관통공(7)의 제2 개구(7b)측(관통공(7)의 중심선(CL)에 평행한 방향에 있어서의 제2 개구(7b)측)의 영역(즉, 제4 영역(14)과 제5 영역(15) 사이의 영역)이다.
제4 영역(14)은 제1 영역(11)과 제2 영역(12)을 연속적으로 접속하도록 만곡되어 있다. 즉, 제4 영역(14)은 둥그스름한 곡면으로, 제1 영역(11)과 제2 영역(12)을 스무스하게 접속하고 있다. 여기서, 제4 영역(14)이 존재하지 않는다고 가정하고, 제1 영역(11)을 반도체 기판(2)의 제2 표면(2b)측으로 연장시키고, 제2 영역(12)을 반도체 기판(2)의 제1 표면(2a)측으로 연장시키면, 제1 영역(11)과 제2 영역(12)에 의해서 교선(모서리, 굴곡 지점)이 형성된다. 제4 영역(14)은 당해 교선(모서리, 굴곡 지점)을 R 모따기했을 때 형성되는 곡면에 상당한다. 제4 영역(14)은 관통공(7)의 중심선(CL)을 포함하는 평면에 대해서, 중심선(CL)의 일방의 측의 영역에 주목했을 경우에, 당해 평면과 표면(10b)의 교선 중, 제1 영역(11)에 대응하는 부분과 제2 영역(12)에 대응하는 부분의 사이에 있어서, 관통공(7)의 내면(7c)과는 반대측으로 볼록한 모양으로 만곡되는 부분이다.
제5 영역(15)은 제2 영역(12)과 제3 영역(13)을 연속적으로 접속하도록 만곡되어 있다. 즉, 제5 영역(15)은 둥그스름한 곡면으로, 제2 영역(12)과 제3 영역(13)을 스무스하게 접속하고 있다. 여기서, 제5 영역(15)이 존재하지 않는다고 가정하고, 제2 영역(12)을 반도체 기판(2)의 제2 표면(2b)측으로 연장시키고, 제 3 영역(13)을 관통공(7)의 중심선(CL)을 향해 연장시키면, 제2 영역(12)과 제3 영역(13)에 의해서 교선(모서리, 굴곡 지점 등)이 형성된다. 제5 영역(15)은 당해 교선(모서리, 굴곡 지점 등)을 R 모따기했을 때 형성되는 곡면에 상당한다. 제5 영역(15)은 관통공(7)의 중심선(CL)을 포함하는 평면에 대해서, 중심선(CL)의 일방의 측의 영역에 주목했을 경우에, 당해 평면과 표면(10b)의 교선 중, 제2 영역(12)에 대응하는 부분과 제3 영역(13)에 대응하는 부분의 사이에 있어서, 관통공(7)의 제2 개구(7b)의 가장자리와는 반대측으로 볼록한 모양으로 만곡되는 부분이다.
본 실시 형태에서는, 제1 영역(11), 제4 영역(14) 및 제5 영역(15)은, 관통공(7)의 내면(7c)과는 반대측으로 볼록한 모양으로 만곡된 곡면이다. 제2 영역(12)은 관통공(7)의 내면(7c)측으로 볼록한 모양으로 만곡된 곡면(즉, 관통공(7)의 내면(7c)과는 반대측에서 보면, 오목한 모양으로 만곡된 곡면)이다. 제3 영역(13)은 반도체 기판(2)의 제2 표면(2b)에 대략 평행한 평면이다. 상술한 것처럼, 제4 영역(14)이 제1 영역(11)과 제2 영역(12)을 연속적으로 접속하도록 만곡되어 있고, 제5 영역(15)이 제2 영역(12)과 제3 영역(13)을 연속적으로 접속하도록 만곡되어 있으므로, 절연층(10)의 표면(10b)은 연속한 면(면과 면의 교선(모서리, 굴곡 지점 등)과 같은 불연속 지점이 존재하지 않고, 각 영역(11, 12, 13, 14, 15)이 스무스하게 접속된 면)으로 되어 있다.
관통공(7)의 내면(7c)에 마련된 절연층(10)의 평균 두께는, 반도체 기판(2)의 제2 표면(2b)에 마련된 절연층(10)의 평균 두께보다도 크다. 관통공(7)의 내면(7c)에 마련된 절연층(10)의 평균 두께란, 내면(7c)에 수직인 방향에 있어서의 절연층(10)의 두께의 평균치이다. 반도체 기판(2)의 제2 표면(2b)에 마련된 절연층(10)의 평균 두께란, 제2 표면(2b)에 수직인 방향에 있어서의 절연층(10)의 두께의 평균치이다.
반도체 기판(2)의 제1 표면(2a) 및 제2 표면(2b)에 평행한 방향에 있어서, 절연층(10) 중 제1 영역(11)에 대응하는 부분의 평균 두께는, 절연층(10) 중 제2 영역(12)에 대응하는 부분의 평균 두께보다도 크다. 반도체 기판(2)의 제1 표면(2a) 및 제2 표면(2b)에 평행한 방향에 있어서, 절연층(10) 중 제1 영역(11)에 대응하는 부분의 평균 두께란, 당해 방향에 있어서의 제1 영역(11)과 관통공(7)의 내면(7c)의 거리의 평균치이다. 반도체 기판(2)의 제1 표면(2a) 및 제2 표면(2b)에 평행한 방향에 있어서, 절연층(10) 중 제2 영역(12)에 대응하는 부분의 평균 두께란, 당해 방향에 있어서의 제2 영역(12)과 관통공(7)의 내면(7c)의 거리의 평균치이다.
절연층(10)에서는, 제1 영역(11)은 관통공(7)의 내면(7c)에 마련된 절연층(10) 중, 반도체 기판(2)의 제1 표면(2a)에서부터 높이 H를 가지는 부분의 표면이다. 높이 H는 반도체 기판(2)의 두께(즉, 제1 표면(2a)과 제2 표면(2b)의 거리)와 반도체 기판(2)의 제2 표면(2b)에 마련된 절연층(10)의 평균 두께의 합 D의 1/2 이하이다.
절연층(10)에서는, 절연층(10)의 개구(10a)의 가장자리 및 관통공(7)의 제2 개구(7b)의 가장자리를 통과하는 면 S를 경계면으로 하고, 면 S에 대해서 관통공(7)의 내면(7c)측의 부분 P1, 및 면 S에 대해서 관통공(7)의 내면(7c)과는 반대측의 부분 P2에 주목하면, 부분 P1의 체적은, 부분 P2의 체적보다도 크다. 또, 절연층(10)에서는, 관통공(7)의 중심선(CL)을 포함하는 평면에 대해서, 중심선(CL)의 일방의 측의 영역에 주목하면, 삼각형 T1의 면적은, 삼각형 T2의 면적보다도 크다. 삼각형 T1은 관통공(7)의 중심선(CL)을 포함하는 평면에 있어서(즉, 도 2의 단면에 있어서), 관통공(7)의 제1 개구(7a)의 가장자리, 관통공(7)의 제2 개구(7b)의 가장자리, 및 절연층(10)의 개구(10a)의 가장자리를 정점(頂点)으로 하는 삼각형이다. 삼각형 T2는 관통공(7)의 중심선(CL)을 포함하는 평면에 있어서(즉, 도 2의 단면에 있어서), 절연층(10)의 개구(10a)의 가장자리, 관통공(7)의 제2 개구(7b)의 가장자리, 및 제4 영역(14)의 정부(頂部)를 정점으로 하는 삼각형이다.
이상, 설명한 것처럼, 반도체 장치(1)에서는, 절연층(10)의 표면(10b) 중, 관통공(7)의 제1 개구(7a)에 도달하는 제1 영역(11), 및 관통공(7)의 제2 개구(7b)에 도달하는 제2 영역(12)이, 반도체 기판(2)의 제1 표면(2a)에서부터 제2 표면(2b)을 향해 확장되는 테이퍼 모양의 영역이다. 그리고 제2 영역(12)의 평균 경사 각도가, 관통공(7)의 내면(7c)의 평균 경사 각도보다도 작게 되어 있다. 이것에 의해, 절연층(10)의 표면(10b) 중, 반도체 기판(2)의 제2 표면(2b)에 대향하는 제3 영역(13)과 관통공(7)의 제2 개구(7b)에 도달하는 제2 영역(12)이 이루는 각도가, 반도체 기판(2)의 제2 표면(2b)과 관통공(7)의 내면(7c)이 이루는 각도보다도 커(즉, 완만해)진다. 그 때문에, 제조시에 있어서도 제조 후에 있어서도, 관통공(7)의 제2 개구(7b) 부분에서의 제2 배선(8)의 단선이 방지된다. 또, 예를 들면 절연층(10)이 관통공(7)의 내면(7c)을 따라서 균일한 두께로 형성되었을 경우와 비교하여 제2 영역(12)의 경사가 완만해지기 때문에, 제2 배선(8)을 용이하고 또한 확실하게 형성할 수 있다. 또한, 관통공(7)의 내면(7c)의 형상에 의존하는 일 없이 제2 배선(8)을 형성할 수 있으므로, 예를 들면 관통공(7)의 내면(7c)에 뾰족한 부분이 남아 버렸을 경우에도, 그러한 부분에 기인하는 제2 배선(8)의 단선을 방지할 수 있다. 또, 제2 영역(12)의 평균 경사 각도가, 제1 영역(11)의 평균 경사 각도보다도 작게 되어 있다. 환언하면, 관통공(7)의 제1 개구(7a)에 도달하는 제1 영역(11)의 평균 경사 각도가, 제2 영역(12)의 평균 경사 각도보다도 크게 되어 있다. 이것에 의해, 예를 들면 관통공(7)이 소경화되었을 경우에도, 반도체 기판(2)의 제1 표면(2a)측에 있어서의 절연층(10)의 개구(10a)의 넓이가 충분히 확보된다. 그 때문에, 제조시에 있어서도 제조 후에 있어서도, 절연층(10)의 개구(10a) 부분에서의 제1 배선(3)과 제2 배선(8)의 단선이 방지된다. 또한, 절연층(10)의 표면(10b)에 있어서, 제4 영역(14)이 제1 영역(11)과 제2 영역(12)을 연속적으로 접속하도록 만곡되어 있고, 제5 영역(15)이 제2 영역(12)과 제3 영역(13)을 연속적으로 접속하도록 만곡되어 있다. 그 때문에, 제조시에 있어서도 제조 후에 있어서도, 절연층(10)의 표면(10b)의 전 영역에서의 제2 배선(8)의 단선이 방지된다. 특히 제조 후에 있어서는, 절연층(10)의 표면(10b)의 전 영역에서 응력 집중이 완화되기 때문에, 제2 배선(8)의 단선의 방지에 유효하다. 이상에 의해, 반도체 장치(1)에 의하면, 반도체 기판(2)에 있어서의 관통공(7)을 통한 전기적인 접속을 확실히 할 수 있다.
반도체 장치(1)에서는, 절연층(10)의 표면(10b)이, 연속한 면(면과 면의 교선(모서리, 굴곡 지점 등)과 같은 불연속 지점이 존재하지 않고, 각 영역(11, 12, 13, 14, 15)이 스무스하게 접속된 면)으로 되어 있다. 이것에 의해, 응력 집중을 완화하여 제2 배선(8)의 단선을 방지할 수 있다.
반도체 장치(1)에서는, 제1 영역(11)의 평균 경사 각도가, 제2 영역(12)의 평균 경사 각도보다도 관통공(7)의 내면(7c)의 평균 경사 각도에 가깝다. 이것에 의해, 제1 배선(3)의 패드부(3a)를 노출시키기 위해 충분한 넓이를 가지는 개구(10a)를 얻을 수 있고, 그 결과, 제조시에 있어서도 제조 후에 있어서도, 절연층(10)의 개구(10a) 부분에서의 제1 배선(3)과 제2 배선(8)의 단선을 보다 확실하게 방지할 수 있다.
반도체 장치(1)에서는, 제1 영역(11)의 평균 경사 각도 α＞관통공(7)의 내면(7c)의 평균 경사 각도 γ＞제2 영역(12)의 평균 경사 각도 β로 되어 있다. 이것에 의해, 제2 배선(8)의 단선을 방지할 수 있음과 아울러, 제1 배선(3)의 패드부(3a)를 노출시키기 위해 충분한 넓이를 가지는 개구(10a)를 얻을 수 있다.
반도체 장치(1)에서는, 관통공(7)의 내면(7c)에 마련된 절연층(10)의 평균 두께가, 제2 표면(2b)에 마련된 절연층(10)의 평균 두께보다도 크게 되어 있다. 이것에 의해, 예를 들면 반도체 기판(2)이 박형화되었을 경우에도, 관통공(7)의 내면(7c)에 마련된 절연층(10)이 보강층으로서 기능하기 때문에, 관통공(7) 주변 부분의 강도를 충분히 확보할 수 있다. 또, 제1 영역(11)의 평균 경사 각도 및 제2 영역(12)의 평균 경사 각도를 원하는 각도로 할 수 있어, 표면(10b)이 연속한 면(면과 면의 교선(모서리, 굴곡 지점 등)과 같은 불연속 지점이 존재하지 않고, 각 영역(11, 12, 13, 14, 15)이 스무스하게 접속된 면)으로 되어 있는 절연층(10)을 얻는 것이 가능해진다. 예를 들면 절연층(10)이 관통공(7)의 내면(7c)을 따라서 균일한 두께로 형성되었을 경우에는, 표면(10b)이 연속한 면으로 되어 있는 절연층(10)을 얻는 것은 불가능하다.
반도체 장치(1)에서는, 반도체 기판(2)의 제1 표면(2a) 및 제2 표면(2b)에 평행한 방향에 있어서, 절연층(10) 중 제1 영역(11)에 대응하는 부분의 평균 두께가, 절연층(10) 중 제2 영역(12)에 대응하는 부분의 평균 두께보다도 크다. 이것에 의해, 제2 배선(8)의 단선이 발생하기 어렵고 또한 제1 배선(3)과 제2 배선(8)의 단선이 발생하기 어려운 형상을 가지는 절연층(10)을 얻는 것이 가능해진다.
반도체 장치(1)에서는, 예를 들면 관통공(7)의 제2 개구(7b)의 가장자리에 오버행(overhang) 등이 잔존하고 있었다고 해도, 당해 오버행 등이 절연층(10)에 덮여, 볼록한 모양으로 만곡된 곡면인 제5 영역(15)에 제2 배선(8)이 마련되는 것으로 된다. 이것에 의해, 관통공(7)의 제2 개구(7b) 부분에서의 제2 배선(8)의 단선을 확실하게 방지할 수 있다.
반도체 장치(1)에서는, 관통공(7)의 내면(7c)에 마련된 절연층(10) 중, 반도체 기판(2)의 두께와 제2 표면(2b)에 마련된 절연층(10)의 평균 두께의 합 D의 1/2 이하의 높이 H를 가지는 부분의 표면이, 제1 영역(11)이 되어 있다. 이것에 의해, 절연층(10)의 표면(10b)에 있어서, 제1 영역(11)과 제2 영역(12)을 완만하게 접속시켜, 제1 영역(11)과 제2 영역(12)의 경계에서의 제2 배선(8)의 단선을 확실하게 방지할 수 있다.
반도체 장치(1)의 절연층(10)에서는, 절연층(10)의 개구(10a)의 가장자리 및 관통공(7)의 제2 개구(7b)의 가장자리를 통과하는 면 S를 경계면으로 하고, 면 S에 대해서 관통공(7)의 내면(7c)측의 부분 P1, 및 면 S에 대해서 관통공(7)의 내면(7c)과는 반대측의 부분 P2에 주목하면, 부분 P1의 체적이 부분 P2의 체적보다도 크게 되어 있다. 또, 관통공(7)의 중심선(CL)을 포함하는 평면에 대해서, 중심선(CL)의 일방의 측의 영역에 주목하면, 삼각형 T1의 면적이 삼각형 T2의 면적보다도 크게 되어 있다. 이것에 의해서도, 절연층(10)의 표면(10b)에 있어서, 제1 영역(11)과 제2 영역(12)을 완만하게 접속시켜, 제1 영역(11)과 제2 영역(12)의 경계에서의 제2 배선(8)의 단선을 확실하게 방지할 수 있다.
반도체 장치(1)에서는, 관통공(7)의 내면(7c)에 마련된 절연층(10)의 표면(10b) 중, 관통공(7)의 내면(7c)과는 반대측으로 볼록한 최대곡율을 가지는 제4 영역(14)보다도 제1 개구(7a)측의 영역이 제1 영역(11)이 되어 있고, 제4 영역(14)보다도 제2 개구(7b)측의 영역이 제2 영역(12)이 되어 있다. 이러한 절연층(10)의 형상은, 반도체 기판(2)에 있어서의 관통공(7)을 통한 전기적인 접속을 확실히 하는데 있어서 특히 유효하다.
반도체 장치(1)에서는, 관통공(7)의 내면(7c)이, 제1 표면(2a)에서부터 제2 표면(2b)을 향해 확장되는 테이퍼 모양의 면이다. 이 경우에도, 반도체 기판(2)에 있어서의 관통공(7)을 통한 전기적인 접속을 확실히 할 수 있다.
반도체 장치(1)에서는, 절연층(10)이 수지로 이루어진다. 이것에 의해, 상술한 것 같은 형상을 가지는 절연층(10)을 용이하고 또한 확실하게 형성할 수 있다.
다음에, 상술한 반도체 장치(1)의 제조 방법에 대해서, 도 3~도 5를 참조하면서, 설명한다. 우선, 반도체 기판(2)을 준비하고, 반도체 기판(2)의 제1 표면(2a)에 디바이스를 구성한다(즉, 제1 표면(2a)에, 산화막(4), 제1 배선(3) 등을 마련한다)(제1 공정). 그리고 반도체 기판(2)의 제1 표면(2a)에 접착층(6)을 매개로 하여 광 투과 기판(5)을 장착한다.
이어서, 도 3의 (a)에 나타내지는 것처럼, 이방성(異方性)의 웨트(wet) 에칭에 의해서 반도체 기판(2)에 관통공(7)을 형성하고, 추가로, 도 3의 (b)에 나타내지는 것처럼, 산화막(4)에 있어서 제1 배선(3)의 패드부(3a)에 대응하는 부분을 제거하여, 산화막(4)에 개구(4a)를 형성한다. 이것에 의해, 관통공(7)의 제1 개구(7a)에 제1 배선(3)의 패드부(3a)를 노출시킨다(제2 공정). 이에 더하여, 관통공(7)의 중심선(CL)에 평행한 방향에서 보았을 경우에, 관통공(7)의 제1 개구(7a)의 가장자리와 산화막(4)의 개구(4a)의 가장자리가 일치하도록 산화막(4)에 개구(4a)를 형성할 필요는 없고, 예를 들면, 산화막(4)의 개구(4a)의 가장자리가 관통공(7)의 제1 개구(7a)의 가장자리에 대해서 내측에 위치하도록 산화막(4)에 개구(4a)를 형성해도 된다.
이어서, 10cp 이상의 점도를 가지고 또한 포지티브형의 수지 재료를 준비하고, 당해 수지 재료를 이용하여 딥 코트법(대상물을 수지 도료에 침지시키고, 대상물을 수지 도료로부터 건져 올림으로써, 대상물에 수지층을 형성하는 방법)을 실시함으로써, 도 4의 (a)에 나타내지는 것처럼, 관통공(7)의 내면(7c) 및 반도체 기판(2)의 제2 표면(2b)에 절연층(10)을 마련한다(제3 공정). 이것에 의해, 절연층(10)에는, 제2 영역(12), 제3 영역(13) 및 제5 영역(15)에 추종한 내면을 가지는 오목부(17)가 형성된다. 또한, 수지 재료로서는, 예를 들면, 페놀 수지, 폴리이미드 수지, 에폭시 수지 등을 이용할 수 있다.
이어서, 도 4의 (b)에 나타내지는 것처럼, 반도체 기판(2)의 제2 표면(2b)에 마련된 절연층(10)상에, 마스크(30)를 배치한다. 마스크(30)는 제1 배선(3)의 패드부(3a)에 대향하는 위치에 광 투과부(31)를 가지고, 광 투과부(31)의 주위에 차광부(32)를 가지고 있다. 이어서, 절연층(10)에 있어서 컨택트홀(16)에 대응하는 부분에, 마스크(30)의 광 투과부(31)를 통해서 광을 조사하여, 당해 부분을 노광한다. 또한, 절연층(10)에 있어서 컨택트홀(16)에 대응하는 부분을 현상함으로써, 절연층(10)에 컨택트홀(16)을 형성한다. 이것에 의해, 절연층(10)의 개구(10a)에 제1 배선(3)의 패드부(3a)를 노출시킨다(제4 공정). 이에 더하여, 컨택트홀(16)을 형성할 때, 애싱(ashing) 처리 등을 병용해도 된다.
노광시에는, 마스크(30)의 광 투과부(31)와 절연층(10)에 있어서 컨택트홀(16)에 대응하는 부분의 사이에, 절연층(10)에 형성된 오목부(17)에 의해서 간극이 형성된다. 이것에 의해, 광이 회절하여 절연층(10)에 조사되게 된다. 그 때문에, 현상시에는, 반도체 기판(2)의 제1 표면(2a)에서부터 제2 표면(2b)을 향해 확장되는 테이퍼 모양의 제1 영역(11), 및 제2 영역(12)에 추종한 내면을 가지는 컨택트홀(16)이 형성된다.
이어서, 도 5의 (a)에 나타내지는 것처럼, 예를 들면 알루미늄을 이용하여 스패터법을 실시함으로써, 절연층(10)의 표면(10b)에 제2 배선(8)을 마련하고, 절연층(10)의 개구(10a)에 있어서 제1 배선(3)과 제2 배선(8)을 전기적으로 접속한다(제5 공정). 이 때, 컨택트홀(16)이, 반도체 기판(2)의 제1 표면(2a)에서부터 제2 표면(2b)을 향해 확장되는 테이퍼 모양의 제1 영역(11)에 추종한 내면을 가지고 있기 때문에, 당해 내면에도 금속막이 확실히 형성되고, 나아가서는 절연층(10)의 개구(10a)에 있어서 제1 배선(3)과 제2 배선(8)이 확실하게 접속된다.
이어서, 예를 들면 절연층(10)과 동일한 수지 재료를 이용하여 딥 코트법을 실시함으로써, 도 5의 (b)에 나타내지는 것처럼, 제2 배선(8)을 수지 보호층(21)으로 덮는다. 마지막으로, 수지 보호층(21)으로 덮여 있지 않은 제2 배선(8)의 패드부(8a)에 취출 전극(9)을 배치하여, 상술한 반도체 장치(1)를 얻는다.
상기 반도체 장치(1)의 제조 방법에 의하면, 반도체 기판(2)에 있어서의 관통공(7)을 통한 전기적인 접속이 확실히 된 반도체 장치(1)를 효율 좋게 제조할 수 있다.
상기 반도체 장치(1)의 제조 방법에서는, 10cp 이상의 점도를 가지는 수지 재료를 이용하여 딥 코트법을 실시함으로써, 관통공(7)의 내면(7c) 및 반도체 기판(2)의 제2 표면(2b)에 절연층(10)을 마련한다. 이것에 의해, 상술한 것 같은 형상을 가지는 절연층(10)을 용이하게 또한 확실하게 얻을 수 있다.
이에 더하여, 딥 코트법에는, 점성이 낮은 수지 재료(예를 들면 발수 코팅에 이용되는 수지 재료 등, 예를 들면 1cp 이하의 점도를 가지는 수지 재료)가 이용되는 것이 일반적이다. 그러나 그러한 수지 재료를 이용하여 딥 코트법을 실시하더라도, 절연층(10)이 관통공(7)의 내면(7c)을 따라서 대략 균일한 두께로 형성되어 버린다. 이에, 상기 반도체 장치(1)의 제조 방법에서는, 10cp 이상의 점도를 가지는 수지 재료를 이용하여 딥 코트법을 실시함으로써, 상술한 것 같은 형상을 가지는 절연층(10)을 용이하게 또한 확실하게 얻을 수 있다.
상기 반도체 장치(1)의 제조 방법에서는, 포지티브형의 수지 재료를 이용하여, 관통공(7)의 내면(7c) 및 반도체 기판(2)의 제2 표면(2b)에 절연층(10)을 마련한다. 그리고 절연층(10)에 있어서 컨택트홀(16)에 대응하는 부분을 노광 및 현상함으로써, 절연층(10)에 컨택트홀(16)을 형성한다. 이것에 의해, 상술한 것 같은 형상을 가지는 절연층(10)을 용이하게 또한 확실하게 얻을 수 있다. 또한, 노광 및 현상시에는, 절연층(10)에 형성된 오목부(17)에 의해서, 절연층(10)에 있어서 컨택트홀(16)에 대응하는 부분의 두께가 얇게 되어 있기 때문에(즉, 컨택트홀(16)에 대응하는 부분이, 절연층(10) 중, 반도체 기판(2)의 두께와 제2 표면(2b)에 마련된 절연층(10)의 평균 두께의 합 D의 1/2 이하의 높이 H를 가지는 부분이기 때문에), 원하는 형상을 가지는 컨택트홀(16)을 용이하게 또한 확실하게 얻을 수 있다.
상기 반도체 장치(1)의 제조 방법에서는, 반도체 기판(2)에 광 투과 기판(5)이 장착된 상태로, 딥 코트법을 실시한다. 그 때문에, 박형화된 반도체 기판(2)을 이용할 수 있다. 박형화된 반도체 기판(2)에서는, 관통공(7)의 깊이가 작아지는 때문에, 10cp 이상과 같은 높은 점도를 가지는 수지 재료를 이용한 딥 코트법에 따라 절연층(10)이 두꺼워져도, 절연층(10)에 컨택트홀(16)을 용이하고 또한 확실하게 형성할 수 있다.
이상, 본 발명의 일 실시 형태에 대해 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것은 아니다. 예를 들면, 절연층(10)은 수지 이외의 절연 재료에 의해서 형성되어 있어도 된다. 또, 상기 실시 형태에서는, 관통공(7)의 제1 개구(7a)가 제1 배선(3)의 패드부(3a)에 의해서 덮여 있었지만, 제1 배선(3)의 일부가 제1 개구(7a)상에 위치하고 있으면 되고, 제1 배선(3)이 제1 개구(7a)의 전 영역을 덮고 있지 않아도 된다.
또, 상기 실시 형태에서는, 제1 영역(11)의 평균 경사 각도가, 제2 영역(12)의 평균 경사 각도보다도 관통공(7)의 내면(7c)의 평균 경사 각도에 가까웠지만, 제2 영역(12)의 평균 경사 각도가, 제1 영역(11)의 평균 경사 각도보다도 관통공(7)의 내면(7c)의 평균 경사 각도에 가까워도 된다.
또, 도 6에 나타내지는 것처럼, 반도체 기판(2)의 제1 표면(2a)에는, 광 투과 기판(5)이 접착층(6)을 매개로 하여 장착되어 있지 않아도 된다, 이 경우, 제1 표면(2a)에는, 제1 배선(3)을 덮도록 산화막(18)이 마련되어 있다. 이와 같이, 반도체 기판(2)에 광 투과 기판(5)이 장착되어 있지 않은 경우에는, 절연층(10)에 있어서 제1 표면(2a)에서부터 높이 H를 가지는 부분은, 보강층으로서 기능하기 때문에, 관통공(7) 주변 부분의 강도를 충분히 확보하는 관점에서 특히 유효하다.
또, 도 7 및 도 8에 나타내지는 것처럼, 취출 전극(9)은 반도체 기판(2)의 제2 표면(2b)으로부터 돌출되도록, 관통공(7)의 내측에 배치되어 있어도 된다. 이 경우에도, 도 7에 나타내지는 것처럼, 반도체 기판(2)의 제1 표면(2a)에 광 투과 기판(5)이 접착층(6)을 매개로 하여 장착되어 있어도 되고, 혹은, 도 8에 나타내지는 것처럼, 반도체 기판(2)의 제1 표면(2a)에 광 투과 기판(5)이 접착층(6)을 매개로 하여 장착되어 있지 않아도 된다,
또, 도 9에 나타내지는 것처럼, 관통공(7)의 내면(7c)(관통공(7)의 내면(7c)이 원주면 등의 곡면인 경우에는, 그 곡면의 접평면)은, 제1 표면(2a) 및 제2 표면(2b)에 직교하는 면이어도 된다. 이 경우에도, 반도체 기판(2)에 있어서의 관통공(7)을 통한 전기적인 접속을 확실히 할 수 있다. 여기서, 관통공(7)의 애스펙트비는 0.2~10이다. 일례로서, 관통공(7)의 깊이는 40㎛이고, 제2 개구(7b)의 폭은 30㎛이다. 이 경우, 애스펙트비는 1.3이 된다. 또한, 원주 모양, 사각기둥 모양 등의 형상을 가지는 관통공(7)은, 예를 들면 드라이 에칭에 의해서 형성된다.
도 9에 나타내지는 관통공(7)에 대해서도, 제2 영역(12)의 평균 경사 각도 β는 제1 영역(11)의 평균 경사 각도 α보다도 작고, 또한 관통공(7)의 내면(7c)의 평균 경사 각도 γ(이 경우에는, 90°)보다도 작다. 즉, 제2 영역(12)은 제1 영역(11)보다도 완만한 경사를 가지고, 또한 관통공(7)의 내면(7c)보다도 완만한 경사를 가지는 영역이다. 또, 제1 영역(11)의 평균 경사 각도 α는, 제2 영역(12)의 평균 경사 각도 β보다도 관통공(7)의 내면(7c)의 평균 경사 각도 γ에 가깝다. 여기에서는, 관통공(7)의 내면(7c)의 평균 경사 각도 γ＞제1 영역(11)의 평균 경사 각도 α＞제2 영역(12)의 평균 경사 각도 β로 되어 있다. 이것에 의해, 제2 배선(8)의 단선을 방지할 수 있음과 아울러, 제1 배선(3)의 패드부(3a)를 노출시키기 위해 충분한 넓이를 가지는 개구(10a)를 얻을 수 있다. 또, 절연층(10)의 표면(10b)은 연속한 면(면과 면의 교선(모서리, 굴곡 지점 등)과 같은 불연속 지점이 존재하지 않고, 각 영역(11, 12, 13, 14, 15)이 스무스하게 접속된 면)으로 되어 있다. 또, 절연층(10)에서는, 절연층(10)의 개구(10a)의 가장자리 및 관통공(7)의 제2 개구(7b)의 가장자리를 통과하는 면 S를 경계면으로 하고, 면 S에 대해서 관통공(7)의 내면(7c)측의 부분 P1, 및 면 S에 대해서 관통공(7)의 내면(7c)과는 반대측의 부분 P2에 주목하면, 부분 P1의 체적은, 부분 P2의 체적보다도 크다. 또, 절연층(10)에서는, 관통공(7)의 중심선(CL)을 포함하는 평면에 대해서, 중심선(CL)의 일방의 측의 영역에 주목하면, 삼각형 T1의 면적은, 삼각형 T2의 면적보다도 크다. 또, 반도체 기판(2)의 제1 표면(2a) 및 제2 표면(2b)에 평행한 방향에 있어서, 절연층(10) 중 제1 영역(11)에 대응하는 부분의 평균 두께는, 절연층(10) 중 제2 영역(12)에 대응하는 부분의 평균 두께보다도 크다.
또, 제1 영역(11)은 관통공(7)의 내면(7c)에 마련된 절연층(10) 중, 반도체 기판(2)의 두께와 반도체 기판(2)의 제2 표면(2b)에 마련된 절연층(10)의 평균 두께의 합 D의 2/3 이하의 높이 H를 가지는 부분의 표면(10b)이어도 된다(도 9 참조). 이 경우에도, 절연층(10)의 표면(10b)에 있어서, 제1 영역(11)과 제2 영역(12)을 완만하게 접속시켜, 제1 영역(11)과 제2 영역(12)의 경계에서의 제2 배선(8)의 단선을 확실하게 방지할 수 있다. 또한, 노광 및 현상시에는, 절연층(10)에 형성된 오목부(17)에 의해서, 절연층(10)에 있어서 컨택트홀(16)에 대응하는 부분의 두께가 얇게 되어 있기 때문에(즉, 컨택트홀(16)에 대응하는 부분이, 절연층(10) 중, 반도체 기판(2)의 두께와 제2 표면(2b)에 마련된 절연층(10)의 평균 두께의 합 D의 2/3 이하의 높이 H를 가지는 부분이기 때문에), 원하는 형상을 가지는 컨택트홀(16)을 용이하게 또한 확실하게 얻을 수 있다.
또, 상기 반도체 장치(1)의 제조 방법에서는, 딥 코트법을 실시함으로써, 관통공(7)의 내면(7c) 및 반도체 기판(2)의 제2 표면(2b)에 절연층(10)을 마련했지만, 본 발명은 이것으로 한정되지 않는다. 예를 들면, 수지 시트를 이용한 라미네이트법, 수지 도료를 이용한 스핀 코트법 등, 다른 방법을 실시함으로써, 관통공(7)의 내면(7c) 및 반도체 기판(2)의 제2 표면(2b)에 절연층(10)을 마련해도 된다.
또, 상기 반도체 장치(1)의 제조 방법에서는, 포지티브형의 수지 재료를 이용하여, 관통공(7)의 내면(7c) 및 반도체 기판(2)의 제2 표면(2b)에 절연층(10)을 마련하고, 절연층(10)에 있어서 컨택트홀(16)에 대응하는 부분을 노광 및 현상함으로써, 절연층(10)에 컨택트홀(16)을 형성했지만, 본 발명은 이것으로 한정되지 않는다. 예를 들면, 네가티브형의 수지 재료를 이용하여, 관통공(7)의 내면(7c) 및 반도체 기판(2)의 제2 표면(2b)에 절연층(10)을 마련해도 된다. 이 경우, 절연층(10)에 있어서 컨택트홀(16)에 대응하는 부분 이외의 부분을 노광하여, 절연층(10)에 있어서 컨택트홀(16)에 대응하는 부분을 현상함으로써, 절연층(10)에 컨택트홀(16)을 형성해도 된다. 광의 감쇠, 광의 회절 등에 기인하여, 현상만으로는, 반도체 기판(2)의 제2 표면(2b)에서부터 제1 표면(2a)을 향해 확장되는 테이퍼 모양의 컨택트홀(16)이 형성될 수 있지만, 추가로 열처리 등을 실시함으로써, 반도체 기판(2)의 제1 표면(2a)에서부터 제2 표면(2b)을 향해 확장되는 테이퍼 모양의 컨택트홀(16)을 얻을 수 있다.
또, 상기 실시 형태에서는, 예를 들면 n형의 실리콘으로 이루어지는 반도체 기판(2) 내에 있어서의 제1 표면(2a)측의 소정 영역에, p형의 불순물이 선택 확산된 p형 영역(2c)이 마련되어 있었지만, 각 도전형은 역이어도 된다. 그 경우, 취출 전극(9) 및 취출 전극(23)은, 각각, 캐소드 전극 및 애노드 전극으로서 기능한다. 또한, 제1 도전형(p형 및 n형의 일방)의 반도체 기판(2) 내에 제2 도전형(p형 및 n형의 타방)의 영역이 형성된 것으로 한정되지 않고, 제1 도전형(p형 및 n형의 일방)의 반도체 기판(2)상에 제2 도전형(p형 및 n형의 타방)의 반도체층이 형성된 것이어도 되고, 기판상에 제1 도전형(p형 및 n형의 일방)의 반도체층이 형성되고, 당해 제1 도전형의 반도체층상에 제2 도전형(p형 및 n형의 타방)의 반도체층이 형성된 것이어도 된다. 즉, 반도체 기판(2)의 제1 도전형의 영역에 제2 도전형의 영역이 형성된 것이면 된다. 또, 상기 실시 형태에서는, 반도체 장치(1)가, 예를 들면 실리콘 포토 다이오드 등의 광 디바이스였지만, 반도체 장치(1)는 그 외의 광 디바이스여도 되고, 전자 디바이스 등이어도 된다.
본 발명에 의하면, 반도체 기판에 있어서의 관통공을 통한 전기적인 접속을 확실히 할 수 있는 반도체 장치, 및 그러한 반도체 장치의 제조 방법을 제공하는 것이 가능해진다.
1 … 반도체 장치 2 … 반도체 기판
2a … 제1 표면 2b … 제2 표면
3 … 제1 배선 7 … 관통공
7a … 제1 개구 7b … 제2 개구
7c … 내면 8 … 제2 배선
10 … 절연층 10a … 개구
10b … 표면 11 … 제1 영역
12 … 제2 영역 13 … 제3 영역
14 … 제4 영역 15 … 제5 영역
16 … 컨택트홀

Claims (21)

  1. 서로 대향하는 제1 표면 및 제2 표면을 가지고, 상기 제1 표면에서부터 상기 제2 표면에 도달하는 관통공이 형성된 반도체 기판과,
    상기 제1 표면에 마련되고, 일부가 상기 관통공의 상기 제1 표면측의 제1 개구상에 위치하는 제1 배선과,
    상기 관통공의 내면 및 상기 제2 표면에 마련되고, 상기 관통공의 상기 제2 표면측의 제2 개구를 통해서 연속하는 절연층과,
    상기 절연층의 표면에 마련되고, 상기 절연층의 상기 제1 표면측의 개구에 있어서 상기 제1 배선에 전기적으로 접속된 제2 배선을 구비하고,
    상기 제2 개구는, 상기 관통공의 상기 내면 및 상기 제2 표면이 서로 접속된 모서리부에 의해 형성되고,
    상기 절연층의 상기 표면은,
    상기 관통공의 내측에 있어서 상기 제1 개구에 도달하고, 상기 제1 표면에서부터 상기 제2 표면을 향해 확장되는 테이퍼 모양의 제1 영역과,
    상기 관통공의 내측에 있어서 상기 제2 개구에 도달하고, 상기 제1 표면에서부터 상기 제2 표면을 향해 확장되는 테이퍼 모양의 제2 영역과,
    상기 관통공의 외측에 있어서 상기 제2 표면에 대향하는 제3 영역과,
    상기 제1 영역과 상기 제2 영역을 연속적으로 접속시키도록 만곡된 제4 영역과,
    상기 제2 영역과 상기 제3 영역을 연속적으로 접속시키도록 만곡된 제5 영역을 포함하고,
    상기 제2 영역의 평균 경사 각도는, 상기 제1 영역의 평균 경사 각도보다도 작고, 또한 상기 관통공의 상기 내면의 평균 경사 각도보다도 작고,
    상기 제1 영역의 상기 평균 경사 각도는, 상기 제2 영역의 상기 평균 경사 각도보다도 상기 관통공의 상기 내면의 평균 경사 각도에 가까운 반도체 장치.
  2. 청구항 1에 있어서,
    상기 관통공의 상기 내면에 마련된 상기 절연층의 평균 두께는, 상기 제2 표면에 마련된 상기 절연층의 평균 두께보다도 큰 반도체 장치.
  3. 청구항 1에 있어서,
    상기 제1 영역은, 상기 관통공의 상기 내면에 마련된 상기 절연층 중, 상기 반도체 기판의 두께와 상기 제2 표면에 마련된 상기 절연층의 평균 두께의 합의 2/3 이하의 높이를 가지는 부분의 표면인 반도체 장치.
  4. 청구항 2에 있어서,
    상기 제1 영역은, 상기 관통공의 상기 내면에 마련된 상기 절연층 중, 상기 반도체 기판의 두께와 상기 제2 표면에 마련된 상기 절연층의 평균 두께의 합의 2/3 이하의 높이를 가지는 부분의 표면인 반도체 장치.
  5. 청구항 3에 있어서,
    상기 제1 영역은 상기 관통공의 상기 내면에 마련된 상기 절연층 중, 상기 반도체 기판의 두께와 상기 제2 표면에 마련된 상기 절연층의 평균 두께의 합의 1/2 이하의 높이를 가지는 부분의 표면인 반도체 장치.
  6. 청구항 4에 있어서,
    상기 제1 영역은 상기 관통공의 상기 내면에 마련된 상기 절연층 중, 상기 반도체 기판의 두께와 상기 제2 표면에 마련된 상기 절연층의 평균 두께의 합의 1/2 이하의 높이를 가지는 부분의 표면인 반도체 장치.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 제4 영역은 상기 관통공의 상기 내면과는 반대측으로 볼록한 최대곡율을 가지는 영역인 반도체 장치.
  8. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 관통공의 상기 내면은, 상기 제1 표면에서부터 상기 제2 표면을 향해 확장되는 테이퍼 모양의 면인 반도체 장치.
  9. 청구항 7에 있어서,
    상기 관통공의 상기 내면은, 상기 제1 표면에서부터 상기 제2 표면을 향해 확장되는 테이퍼 모양의 면인 반도체 장치.
  10. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 관통공의 상기 내면은, 상기 제1 표면 및 상기 제2 표면에 직교하는 면인 반도체 장치.
  11. 청구항 7에 있어서,
    상기 관통공의 상기 내면은, 상기 제1 표면 및 상기 제2 표면에 직교하는 면인 반도체 장치.
  12. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 절연층은 수지로 이루어지는 반도체 장치.
  13. 청구항 7에 있어서,
    상기 절연층은 수지로 이루어지는 반도체 장치.
  14. 청구항 8에 있어서,
    상기 절연층은 수지로 이루어지는 반도체 장치.
  15. 청구항 9에 있어서,
    상기 절연층은 수지로 이루어지는 반도체 장치.
  16. 청구항 10에 있어서,
    상기 절연층은 수지로 이루어지는 반도체 장치.
  17. 청구항 11에 있어서,
    상기 절연층은 수지로 이루어지는 반도체 장치.
  18. 청구항 1 내지 청구항 6 중 어느 한 항에 기재된 반도체 장치의 제조 방법으로서,
    서로 대향하는 제1 표면 및 제2 표면을 가지는 반도체 기판의 상기 제1 표면에 제1 배선을 마련하는 제1 공정과,
    상기 반도체 기판에, 상기 제1 표면에서부터 상기 제2 표면에 도달하는 관통공을 형성하고, 상기 관통공의 상기 제1 표면측의 제1 개구에 상기 제1 배선의 일부를 노출시키는 제2 공정과,
    상기 관통공의 내면 및 상기 제2 표면에, 상기 관통공의 상기 제2 표면측의 제2 개구를 통해서 연속하는 절연층을 마련하는 제3 공정과,
    상기 절연층에 컨택트홀을 형성하고, 상기 절연층의 상기 제1 표면측의 개구에 상기 제1 배선의 일부를 노출시키는 제4 공정과,
    상기 절연층의 표면에 제2 배선을 마련하고, 상기 절연층의 상기 제1 표면측의 상기 개구에 있어서 상기 제1 배선과 상기 제2 배선을 전기적으로 접속하는 제5 공정을 구비하는 반도체 장치의 제조 방법.
  19. 청구항 18에 있어서,
    상기 제3 공정에서는, 10cp 이상의 점도를 가지는 수지 재료를 이용하여 딥 코트법을 실시함으로써, 상기 관통공의 상기 내면 및 상기 제2 표면에 상기 절연층을 마련하는 반도체 장치의 제조 방법.
  20. 청구항 18에 있어서,
    상기 제3 공정에서는, 포지티브형의 수지 재료를 이용하여, 상기 관통공의 상기 내면 및 상기 제2 표면에 상기 절연층을 마련하고,
    상기 제4 공정에서는, 상기 절연층에 있어서 상기 컨택트홀에 대응하는 부분을 노광 및 현상함으로써, 상기 절연층에 상기 컨택트홀을 형성하는 반도체 장치의 제조 방법.
  21. 청구항 19에 있어서,
    상기 제3 공정에서는, 포지티브형의 수지 재료를 이용하여, 상기 관통공의 상기 내면 및 상기 제2 표면에 상기 절연층을 마련하고,
    상기 제4 공정에서는, 상기 절연층에 있어서 상기 컨택트홀에 대응하는 부분을 노광 및 현상함으로써, 상기 절연층에 상기 컨택트홀을 형성하는 반도체 장치의 제조 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102649896B1 (ko) * 2015-03-31 2024-03-22 하마마츠 포토닉스 가부시키가이샤 반도체 장치
JP6725231B2 (ja) * 2015-10-06 2020-07-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および電子装置
JP6552547B2 (ja) 2017-05-24 2019-07-31 三菱電機株式会社 赤外線センサおよび赤外線固体撮像装置
US11659746B2 (en) * 2018-03-09 2023-05-23 Sharp Kabushiki Kaisha Display device
US11635186B2 (en) * 2018-03-13 2023-04-25 Motherson Innovations Company Limited Polymeric substrate and a method of providing same
JP6878338B2 (ja) * 2018-03-14 2021-05-26 株式会社東芝 受光装置および受光装置の製造方法
EP3821274A4 (en) * 2018-07-12 2022-02-23 Shenzhen Xpectvision Technology Co., Ltd. HIGH TIME RESOLUTION LIDAR
JP7251946B2 (ja) * 2018-10-31 2023-04-04 浜松ホトニクス株式会社 固体撮像装置
JP7067448B2 (ja) 2018-12-10 2022-05-16 三菱電機株式会社 半導体装置の製造方法、半導体装置
WO2020161937A1 (ja) 2019-02-05 2020-08-13 パナソニックＩｐマネジメント株式会社 センサ装置
JP7340965B2 (ja) 2019-06-13 2023-09-08 キヤノン株式会社 半導体装置およびその製造方法
EP4024482A4 (en) * 2019-08-28 2023-10-04 Kyocera Corporation MOUNTING HOUSING OF A LIGHT EMITTING ELEMENT AND LIGHT EMITTING DEVICE
JP7257978B2 (ja) * 2020-01-20 2023-04-14 三菱電機株式会社 半導体装置
US11322639B2 (en) * 2020-04-09 2022-05-03 Globalfoundries U.S. Inc. Avalanche photodiode

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003101222A (ja) 2001-09-21 2003-04-04 Sony Corp 薄膜回路基板装置及びその製造方法
JP2004273561A (ja) * 2003-03-05 2004-09-30 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2005019521A (ja) 2003-06-24 2005-01-20 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2008277371A (ja) * 2007-04-26 2008-11-13 Sony Corp 半導体装置、電子機器、および半導体装置の製造方法

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59126643A (ja) * 1983-01-07 1984-07-21 Matsushita Electric Ind Co Ltd 電子回路の被覆方法
US4830706A (en) * 1986-10-06 1989-05-16 International Business Machines Corporation Method of making sloped vias
JPH02268416A (ja) * 1989-04-11 1990-11-02 Matsushita Electron Corp 半導体装置の製造方法及びそれに使用するフオトマスク
JPH0414830A (ja) * 1990-05-08 1992-01-20 Fujitsu Ltd 半導体装置の製造方法
KR0127271B1 (ko) * 1993-11-23 1998-04-02 김주용 반도체 소자의 금속배선 형성방법
JPH08330295A (ja) 1995-03-24 1996-12-13 Fuji Electric Co Ltd 半導体装置の製造方法
JP3577913B2 (ja) * 1997-02-27 2004-10-20 セイコーエプソン株式会社 半導体装置、およびこれを具備する電子機器
JPH10307305A (ja) * 1997-03-07 1998-11-17 Toshiba Corp アレイ基板、液晶表示装置及びそれらの製造方法
JP2003007921A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2004057507A (ja) 2002-07-29 2004-02-26 Toshiba Corp Ｘ線検出装置、貫通電極の製造方法及びｘ線断層撮影装置
EP1519410A1 (en) * 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for producing electrical through hole interconnects and devices made thereof
JP4250038B2 (ja) 2003-08-20 2009-04-08 シャープ株式会社 半導体集積回路
JP2005101268A (ja) 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2005158907A (ja) * 2003-11-25 2005-06-16 Mitsui Chemicals Inc 配線板の製造方法
JP2006215062A (ja) * 2005-02-01 2006-08-17 Sharp Corp 液晶表示パネル、液晶表示装置、および液晶表示パネルの製造方法
JP2007105859A (ja) * 2005-10-17 2007-04-26 Canon Inc 配向性メソ構造体膜、配向性メソポーラス物質膜、及びその製造方法、及びそれを用いた半導体素子
US7714292B2 (en) 2006-02-01 2010-05-11 Koninklijke Philips Electronics N.V. Geiger mode avalanche photodiode
CN100563000C (zh) * 2006-04-10 2009-11-25 株式会社东芝 半导体器件及其制造方法
JP2007305955A (ja) 2006-04-10 2007-11-22 Toshiba Corp 半導体装置及びその製造方法
JP2007305960A (ja) * 2006-04-14 2007-11-22 Sharp Corp 半導体装置およびその製造方法
CN101449377B (zh) 2006-05-19 2011-04-20 住友电木株式会社 半导体器件
JP5155536B2 (ja) * 2006-07-28 2013-03-06 一般財団法人電力中央研究所 ＳｉＣ結晶の質を向上させる方法およびＳｉＣ半導体素子の製造方法
US20080036097A1 (en) 2006-08-10 2008-02-14 Teppei Ito Semiconductor package, method of production thereof and encapsulation resin
TW200915970A (en) 2007-09-27 2009-04-01 Sanyo Electric Co Circuit device, circuit module and outdoor equipment
EP2325882A4 (en) 2008-09-18 2017-01-04 The University of Tokyo Method for manufacturing semiconductor device
JP5369608B2 (ja) * 2008-10-23 2013-12-18 富士電機株式会社 無停電電源装置および無停電電源装置の選択遮断方法
WO2010147187A1 (ja) 2009-06-18 2010-12-23 ローム株式会社 半導体装置
JP5423572B2 (ja) 2010-05-07 2014-02-19 セイコーエプソン株式会社 配線基板、圧電発振器、ジャイロセンサー、配線基板の製造方法
US8610259B2 (en) * 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
JP5447316B2 (ja) * 2010-09-21 2014-03-19 株式会社大真空 電子部品パッケージ用封止部材、及び電子部品パッケージ
KR101215648B1 (ko) 2011-02-11 2012-12-26 에스케이하이닉스 주식회사 반도체 칩 및 그 제조방법
WO2012120653A1 (ja) 2011-03-08 2012-09-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5926921B2 (ja) 2011-10-21 2016-05-25 浜松ホトニクス株式会社 光検出装置
JP5791461B2 (ja) * 2011-10-21 2015-10-07 浜松ホトニクス株式会社 光検出装置
JP5832852B2 (ja) * 2011-10-21 2015-12-16 浜松ホトニクス株式会社 光検出装置
JP5810921B2 (ja) * 2012-01-06 2015-11-11 凸版印刷株式会社 半導体装置の製造方法
US9006896B2 (en) 2012-05-07 2015-04-14 Xintec Inc. Chip package and method for forming the same
US8791578B2 (en) 2012-11-12 2014-07-29 Hong Kong Applied Science and Technology Research Institute Company Limited Through-silicon via structure with patterned surface, patterned sidewall and local isolation
JP2014110284A (ja) * 2012-11-30 2014-06-12 Ps4 Luxco S A R L 半導体装置の製造方法
KR102066087B1 (ko) * 2013-05-28 2020-01-15 엘지디스플레이 주식회사 플렉서블 표시장치 및 그의 제조방법
US9484325B2 (en) 2013-10-09 2016-11-01 Invensas Corporation Interconnections for a substrate associated with a backside reveal
CN103762198B (zh) * 2013-12-31 2016-07-06 中国科学院微电子研究所 一种tsv填孔方法
JP2016058655A (ja) 2014-09-11 2016-04-21 株式会社ジェイデバイス 半導体装置の製造方法
JP2016062996A (ja) * 2014-09-16 2016-04-25 株式会社東芝 光検出器
US9659980B2 (en) 2014-12-19 2017-05-23 Sensl Technologies Ltd Semiconductor photomultiplier
KR102649896B1 (ko) * 2015-03-31 2024-03-22 하마마츠 포토닉스 가부시키가이샤 반도체 장치
US9502350B1 (en) 2016-01-28 2016-11-22 International Business Machines Corporation Interconnect scaling method including forming dielectric layer over subtractively etched first conductive layer and forming second conductive material on dielectric layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003101222A (ja) 2001-09-21 2003-04-04 Sony Corp 薄膜回路基板装置及びその製造方法
JP2004273561A (ja) * 2003-03-05 2004-09-30 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2005019521A (ja) 2003-06-24 2005-01-20 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2008277371A (ja) * 2007-04-26 2008-11-13 Sony Corp 半導体装置、電子機器、および半導体装置の製造方法

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