JP4250038B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4250038B2 JP4250038B2 JP2003295958A JP2003295958A JP4250038B2 JP 4250038 B2 JP4250038 B2 JP 4250038B2 JP 2003295958 A JP2003295958 A JP 2003295958A JP 2003295958 A JP2003295958 A JP 2003295958A JP 4250038 B2 JP4250038 B2 JP 4250038B2
- Authority
- JP
- Japan
- Prior art keywords
- shielding
- shielding film
- integrated circuit
- semiconductor substrate
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 161
- 239000000758 substrate Substances 0.000 claims description 90
- 239000010410 layer Substances 0.000 claims description 63
- 230000007547 defect Effects 0.000 claims description 13
- 239000011229 interlayer Substances 0.000 claims description 13
- 239000013078 crystal Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 239000007769 metal material Substances 0.000 claims description 6
- 230000000737 periodic effect Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 description 26
- 239000002184 metal Substances 0.000 description 26
- 230000000694 effects Effects 0.000 description 20
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000004458 analytical method Methods 0.000 description 6
- 238000000227 grinding Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 238000010894 electron beam technology Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Toxicology (AREA)
- Electromagnetism (AREA)
- Health & Medical Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
図1に、第1実施形態に係る本発明回路100の断面構造を模式的に示す。図1に示すように、本発明回路100は、単結晶シリコン基板等の半導体基板4の表面4a側に、通常の半導体製造プロセスを用いて、例えば、MOSFET、ダイオード、抵抗等で構成される回路素子部21を形成し、更に、回路素子部21相互間の信号配線や、本発明回路100の外部との信号の入出力のための信号配線を、金属配線16を用いて形成する。金属配線16は、半導体基板4の表面4a側の回路素子部21より上層部に形成され、更に、回路素子部21と金属配線16からなる回路構造部20の上層に金属配線16と同じ金属層による遮蔽膜1が形成されている。遮蔽膜1は、後述するように、遮蔽部9と開口部12を有している。図1の例では、金属配線16及び遮蔽膜1の遮蔽部9は、3層金属配線プロセスを用いて実現されているが、金属配線の層数は3層に限定されるものではない。各金属配線16と遮蔽部9は、層間絶縁膜7により相互に電気的に絶縁されている。尚、上下間で、各金属配線16と遮蔽部9を電気的に接続する場合は、接続層14を介して接続される。また、遮蔽膜1の上部には保護膜19が形成され、後述する遮蔽膜1の開口部12は保護膜19で充填される。
図5に、第2実施形態に係る本発明回路100の遮蔽膜1のパターン例(部分)及び平面視構造を示す。本発明回路100の断面構造は第1実施形態と同じである。第1実施形態との相違点は、遮蔽膜1のパターン形状である。第1実施形態では、遮蔽膜パターンは、1つの大きな連続遮蔽部10の中に、開口部12と独立遮蔽部11が形成されていたが、第2実施形態では、連続遮蔽部10が、分離用スペース35で、2つの連続遮蔽部10a,10bに分断されている。このように、連続遮蔽部10が電気的に分離されて複数存在する場合は、各連続遮蔽部10a,10bを電位レベルの異なる種類の電源配線として使用することができる。この場合、各連続遮蔽部10a,10bは、夫々別々の電位の違う電源パッド33,34と接続することで、遮蔽効果及び電磁ノイズの輻射と他からのノイズの影響による誤動作を防止するシールド効果を持たせつつ、複数種の電源配線として使用できる。尚、電源パッド33,34は同じ電位(例えば、グランド電位)であっても構わない。何れにせよ、各連続遮蔽部10a,10bは固定電位に接続され、上述のシールド効果を発揮する。
図10に、第3実施形態に係る本発明回路101の断面構造を模式的に示す。第1実施形態に係る本発明回路100との相違点は、遮蔽膜1が2層で構成され、上層遮蔽膜1aと下層遮蔽膜1bを備えている点である。回路素子部21、信号配線、各遮蔽膜1a、1b、層間絶縁膜7の形成方法及び使用する材料、膜厚等は、第1実施形態と同じである。但し、下層遮蔽膜1bは、金属配線16と同じ膜厚とする。
図13に、第4実施形態に係る本発明回路102の断面構造を模式的に示す。第3実施形態に係る本発明回路101との相違点は、上層遮蔽膜1aと下層遮蔽膜1bの遮蔽部9を電源配線として利用している点である。上層遮蔽膜1aと下層遮蔽膜1bの各連続遮蔽部10と回路構造部20の金属配線16とを接続層14を介して電気的に接続する。尚、上層遮蔽膜1aの連続遮蔽部10を金属配線16に接続する場合は、下層遮蔽膜1bの独立遮蔽部11を中継して、一旦、下層遮蔽膜1bの独立遮蔽部11と接続層14を介して電気的に接続し、下層遮蔽膜1bの独立遮蔽部11が接続層14を介して金属配線16に接続するようにする。従って、下層遮蔽膜1bの遮蔽膜パターンには、電源配線として使用する連続遮蔽部10と中継用の独立遮蔽部11の2種類の遮蔽部が必要となり、両遮蔽部10,11は相互に電気的に独立分離している必要がある。
図14に、第5実施形態に係る本発明回路103の断面構造を模式的に示す。図14では、遮蔽膜1が1層の場合を例示しているが、2層以上であってもよい。第1実施形態乃至第4実施形態との相違点は、半導体基板4の裏面4bに、裏面4bから半導体基板4の表面4a側に向けて入射する赤外線を乱反射させる粗面が形成されている点である。従って、半導体基板4の表面4a側の構成は、第1実施形態乃至第4実施形態の何れかと同じである。
図15に、第6実施形態に係る本発明回路104の断面構造を模式的に示す。図15では、遮蔽膜1が1層の場合を例示しているが、2層以上であってもよい。第1実施形態乃至第4実施形態との相違点は、半導体基板4の裏面4bに、裏面遮蔽膜1cが形成されている点である。従って、半導体基板4の表面4a側の構成は、第1実施形態乃至第4実施形態の何れかと同じである。
図16に、第7実施形態に係る本発明回路105の断面構造を模式的に示す。図16では、遮蔽膜1が1層の場合を例示しているが、2層以上であってもよい。第1実施形態乃至第4実施形態との相違点は、半導体基板4の裏面4b側の回路素子部21に達しない領域に、結晶欠陥密度を増大させる処理が施され、結晶欠陥密度が通常の良品の半導体基板の結晶欠陥密度より大きくなっている点である。従って、半導体基板4の表面4a側の構成は、第1実施形態乃至第4実施形態の何れかと同じである。
図17に、本発明の第8実施形態に係るICカード50の平面視構成の一例を示す。ICカード50は、上記第1乃至第7実施形態に係る本発明装置100〜105を含むICカードモジュール52をICカード50の筐体内に封止して形成されている。尚、図17に例示したICカードは非接触インターフェースを具備するためにアンテナ51も該筐体内に封止されている。かかる構成によって、上記第1乃至第7実施形態に係る本発明装置100〜105を用いることで、本発明装置100〜105自体の不正行為目的の回路解析を防止するとともに、ウウェハの反りを抑制した電気的特性の劣化を伴わずに薄型化が可能となるため、薄型高性能で、回路情報の読み出しが極めて困難なICカード50の提供が可能となる。
1a 上層遮蔽膜
1b 下層遮蔽膜
1c 裏面遮蔽膜
2a 信号出力用のボンディングパッド
2b 電源電圧供給用ボンディングパッド
2c 設置電位供給ボンディングパッド
4 半導体基板
4a 半導体基板の表面(主面)
4b 半導体基板の裏面
7 層間絶縁膜
9 遮蔽部
10 連続遮蔽部
10a 第1の連続遮蔽部
10b 第2の連続遮蔽部
11 独立遮蔽部
12 開口部
12a 独立開口部
12b 連続開口部
14 接続層
16 金属配線
19 保護膜
20 回路構造部
21 回路素子部
33 第1の電源パッド
34 第2の電源パッド
35 分離用スペース
40 第1の回路ブロック
41 第2の回路ブロック
43 第1の電源配線
44 第2の電源配線
45 第1の接続層
46 第2の接続層
47 回路ブロック間スペース
47a 従来例における回路ブロック間スペース
50 ICカード
51 アンテナ
52 ICカードモジュール
55 結晶欠陥
100〜105 本発明に係る半導体集積回路
L 繰り返しパターンのピッチ
Claims (10)
- 半導体基板と層間絶縁膜の少なくとも何れか一方と熱膨張率の異なる材質で形成されてなる遮蔽膜を有する半導体集積回路において、
前記遮蔽膜は遮蔽部と開口部を有し、更に、前記遮蔽部に周囲を囲まれた独立開口部、及び、前記開口部に周囲を囲まれた独立遮蔽部の少なくとも何れか一方が、複数存在し、チップ表面全体に分散して配置され、前記遮蔽部の内の回路素子と回路配線を遮蔽する部分を通過する前記半導体基板の表面と平行な任意の直線上の何れにおいても、前記開口部と前記遮蔽部が夫々複数互い違いに存在することを特徴とする半導体集積回路。 - 前記遮蔽部のチップ表面に占める割合が40%以上61%以下であることを特徴とする請求項1に記載の半導体集積回路。
- 前記遮蔽部が導電性の金属材料で形成され、
前記遮蔽部の少なくとも一部が、固定電位に電気的に接続されていることを特徴とする請求項1または2に記載の半導体集積回路。 - 前記遮蔽膜は、前記遮蔽部が導電性の金属材料で形成され、且つ、前記半導体基板の表面側に少なくとも2層存在し、
各層の前記遮蔽部の少なくとも一部が、固定電位に電気的に接続され、
最上層以外の前記遮蔽膜は、前記開口部に周囲を囲まれた独立遮蔽部が1つ以上存在するようにパターン成形されていることを特徴とする請求項1〜3の何れか1項に記載の半導体集積回路。 - 前記遮蔽膜は、前記半導体基板の表面側に少なくとも2層存在し、上層側の前記遮蔽膜は、前記遮蔽部が下層側の前記遮蔽膜の前記開口部を遮蔽するようにパターン成形されていることを特徴とする請求項1〜4の何れか1項に記載の半導体集積回路。
- 上層側の前記遮蔽膜が、前記遮蔽部に周囲を囲まれた独立開口部、及び、前記開口部に周囲を囲まれた独立遮蔽部の少なくとも何れか一方が、直交する2方向に周期的に繰り返し配置された周期的パターンにパターン成形されており、
下層側の前記遮蔽膜が、前記周期的パターンを前記2方向に夫々の繰り返しピッチの半分だけずらした周期的パターンにパターン成形されていることを特徴とする請求項5に記載の半導体集積回路。 - 前記半導体基板の表面側に回路部が形成され、
前記半導体基板の裏面に、前記裏面から前記半導体基板の表面側に向けて入射する赤外線を乱反射させる粗面が形成されていることを特徴とする請求項1〜6の何れか1項に記載の半導体集積回路。 - 前記半導体基板の表面側と裏面側の両方に、前記遮蔽膜を少なくとも1層ずつ有することを特徴とする請求項1〜7の何れか1項に記載の半導体集積回路。
- 前記半導体基板の裏面側に結晶欠陥密度を増大させる処理が施されていることを特徴とする請求項1〜8の何れか1項に記載の半導体集積回路。
- 請求項1〜9の何れか1項に記載の半導体集積回路を実装したICカード。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003295958A JP4250038B2 (ja) | 2003-08-20 | 2003-08-20 | 半導体集積回路 |
TW093122594A TWI248134B (en) | 2003-08-20 | 2004-07-28 | Semiconductor integrated circuit |
DE602004031698T DE602004031698D1 (de) | 2003-08-20 | 2004-07-30 | Integrierte Halbleiterschaltung |
EP04254579A EP1508917B1 (en) | 2003-08-20 | 2004-07-30 | Semiconductor integrated circuit |
SG200405052A SG109612A1 (en) | 2003-08-20 | 2004-08-17 | Semiconductor integrated circuit |
US10/921,172 US7498663B2 (en) | 2003-08-20 | 2004-08-19 | Semiconductor integrated circuit |
KR1020040065458A KR100614165B1 (ko) | 2003-08-20 | 2004-08-19 | 반도체 집적 회로 |
CN200410057877A CN100576508C (zh) | 2003-08-20 | 2004-08-20 | 半导体集成电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003295958A JP4250038B2 (ja) | 2003-08-20 | 2003-08-20 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005064411A JP2005064411A (ja) | 2005-03-10 |
JP4250038B2 true JP4250038B2 (ja) | 2009-04-08 |
Family
ID=34056227
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003295958A Expired - Fee Related JP4250038B2 (ja) | 2003-08-20 | 2003-08-20 | 半導体集積回路 |
Country Status (8)
Country | Link |
---|---|
US (1) | US7498663B2 (ja) |
EP (1) | EP1508917B1 (ja) |
JP (1) | JP4250038B2 (ja) |
KR (1) | KR100614165B1 (ja) |
CN (1) | CN100576508C (ja) |
DE (1) | DE602004031698D1 (ja) |
SG (1) | SG109612A1 (ja) |
TW (1) | TWI248134B (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005022473B4 (de) * | 2005-05-14 | 2007-05-24 | Forschungszentrum Karlsruhe Gmbh | Vorrichtung zur Dämpfung von Reflexionen elektromagnetischer Wellen, Verfahren zu ihrer Herstellung und ihre Verwendung |
GB0523437D0 (en) * | 2005-11-17 | 2005-12-28 | Imp College Innovations Ltd | A method of patterning a thin film |
JP4436334B2 (ja) * | 2006-03-02 | 2010-03-24 | パナソニック株式会社 | シールド基板、半導体パッケージ、及び半導体装置 |
JP4908899B2 (ja) * | 2006-04-07 | 2012-04-04 | ラピスセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
US8309453B2 (en) * | 2007-01-29 | 2012-11-13 | United Microelectronics Corp. | Multilevel interconnects structure with shielding function and fabricating method thereof |
JP5085487B2 (ja) * | 2008-05-07 | 2012-11-28 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP5546895B2 (ja) * | 2009-04-30 | 2014-07-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
FR2950997B1 (fr) * | 2009-10-05 | 2011-12-09 | St Microelectronics Rousset | Puce de circuit integre protegee contre des attaques laser |
FR2951016B1 (fr) | 2009-10-05 | 2012-07-13 | St Microelectronics Rousset | Procede de protection d'une puce de circuit integre contre des attaques laser |
EP2306518B1 (fr) * | 2009-10-05 | 2014-12-31 | STMicroelectronics (Rousset) SAS | Méthode de protection d'une puce de circuit intégré contre une analyse par attaques laser |
KR101276606B1 (ko) * | 2009-12-04 | 2013-06-19 | 한국전자통신연구원 | 전자파 저감 반도체 칩 |
FR2980636B1 (fr) * | 2011-09-22 | 2016-01-08 | St Microelectronics Rousset | Protection d'un dispositif electronique contre une attaque laser en face arriere, et support semiconducteur correspondant |
CN103928443B (zh) * | 2013-01-11 | 2018-01-09 | 日月光半导体制造股份有限公司 | 堆叠式封装模块与其制造方法、电子装置 |
US10081535B2 (en) * | 2013-06-25 | 2018-09-25 | Analog Devices, Inc. | Apparatus and method for shielding and biasing in MEMS devices encapsulated by active circuitry |
GB201311834D0 (en) * | 2013-07-02 | 2013-08-14 | Qinetiq Ltd | Electronic hardware assembly |
TWI747805B (zh) * | 2014-10-08 | 2021-12-01 | 日商索尼半導體解決方案公司 | 攝像裝置及製造方法、以及電子機器 |
JP6755855B2 (ja) | 2015-03-31 | 2020-09-16 | 浜松ホトニクス株式会社 | 半導体装置 |
EP4216274A3 (en) * | 2015-12-29 | 2023-09-27 | Secure-IC SAS | System and method for protecting an integrated circuit (ic) device |
TWI694569B (zh) * | 2016-04-13 | 2020-05-21 | 日商濱松赫德尼古斯股份有限公司 | 半導體裝置 |
US10903173B2 (en) * | 2016-10-20 | 2021-01-26 | Palo Alto Research Center Incorporated | Pre-conditioned substrate |
US11594519B2 (en) * | 2017-12-20 | 2023-02-28 | Sony Semiconductor Solutions Corporation | Semiconductor device |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0669040B2 (ja) * | 1985-05-13 | 1994-08-31 | 株式会社東芝 | 光半導体装置 |
US5325094A (en) * | 1986-11-25 | 1994-06-28 | Chomerics, Inc. | Electromagnetic energy absorbing structure |
JPH02209735A (ja) * | 1989-02-09 | 1990-08-21 | Seiko Epson Corp | 半導体装置 |
US5329155A (en) * | 1990-04-24 | 1994-07-12 | Xerox Corporation | Thin film integrated circuit resistor |
JPH0574771A (ja) | 1991-09-17 | 1993-03-26 | Nec Corp | 集積回路 |
US5389738A (en) * | 1992-05-04 | 1995-02-14 | Motorola, Inc. | Tamperproof arrangement for an integrated circuit device |
KR100710936B1 (ko) * | 1998-11-05 | 2007-04-24 | 인피니언 테크놀로지스 아게 | 집적 회로용 보호 회로 |
JP2003078022A (ja) * | 2001-09-06 | 2003-03-14 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
JP4274730B2 (ja) * | 2002-01-30 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6888063B1 (en) * | 2003-10-15 | 2005-05-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Device and method for providing shielding in radio frequency integrated circuits to reduce noise coupling |
-
2003
- 2003-08-20 JP JP2003295958A patent/JP4250038B2/ja not_active Expired - Fee Related
-
2004
- 2004-07-28 TW TW093122594A patent/TWI248134B/zh not_active IP Right Cessation
- 2004-07-30 EP EP04254579A patent/EP1508917B1/en not_active Expired - Fee Related
- 2004-07-30 DE DE602004031698T patent/DE602004031698D1/de active Active
- 2004-08-17 SG SG200405052A patent/SG109612A1/en unknown
- 2004-08-19 KR KR1020040065458A patent/KR100614165B1/ko not_active IP Right Cessation
- 2004-08-19 US US10/921,172 patent/US7498663B2/en not_active Expired - Fee Related
- 2004-08-20 CN CN200410057877A patent/CN100576508C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN100576508C (zh) | 2009-12-30 |
KR20050020684A (ko) | 2005-03-04 |
JP2005064411A (ja) | 2005-03-10 |
US20050040500A1 (en) | 2005-02-24 |
EP1508917B1 (en) | 2011-03-09 |
KR100614165B1 (ko) | 2006-08-25 |
DE602004031698D1 (de) | 2011-04-21 |
TW200509260A (en) | 2005-03-01 |
TWI248134B (en) | 2006-01-21 |
SG109612A1 (en) | 2005-03-30 |
EP1508917A2 (en) | 2005-02-23 |
CN1585113A (zh) | 2005-02-23 |
US7498663B2 (en) | 2009-03-03 |
EP1508917A3 (en) | 2006-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4250038B2 (ja) | 半導体集積回路 | |
JP2007067332A (ja) | 半導体装置 | |
JP2008258258A (ja) | 半導体装置 | |
KR100282973B1 (ko) | 반도체장치 | |
JP5340047B2 (ja) | 半導体集積回路装置 | |
US20080277773A1 (en) | Circuit structures and methods with beol layer(s) configured to block electromagnetic interference | |
JP2011023528A (ja) | 半導体装置 | |
JP2005093575A (ja) | 半導体集積回路装置と配線レイアウト方法 | |
US7800384B2 (en) | Probe unit substrate | |
WO2010125619A1 (ja) | 半導体集積回路チップおよびそのレイアウト方法 | |
WO1992002043A1 (en) | Semiconductor integrated circuit device | |
JP2007173388A (ja) | 半導体集積回路装置 | |
JP5485132B2 (ja) | 半導体装置 | |
WO2012160736A1 (ja) | 半導体装置 | |
KR101094901B1 (ko) | 감소된 면적을 갖는 패드 구조체를 포함하는 반도체 장치 | |
TWI703693B (zh) | 電子封裝結構及其晶片 | |
JP2010278053A (ja) | 半導体装置 | |
JP2009076808A (ja) | 半導体装置 | |
KR20040076361A (ko) | 신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치구조를 갖는 반도체 집적 회로장치 | |
JPH1126615A (ja) | 半導体装置及びその製造方法 | |
JP3449329B2 (ja) | 半導体集積回路 | |
JP2006013061A (ja) | 半導体装置 | |
JP2009016750A (ja) | 半導体装置 | |
KR100668863B1 (ko) | 반도체 소자 및 그 제조방법 | |
JP2006080102A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041224 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050810 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080501 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080507 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080613 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081021 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081224 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090116 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |