CN103928443B - 堆叠式封装模块与其制造方法、电子装置 - Google Patents

堆叠式封装模块与其制造方法、电子装置 Download PDF

Info

Publication number
CN103928443B
CN103928443B CN201310011696.3A CN201310011696A CN103928443B CN 103928443 B CN103928443 B CN 103928443B CN 201310011696 A CN201310011696 A CN 201310011696A CN 103928443 B CN103928443 B CN 103928443B
Authority
CN
China
Prior art keywords
insulating barrier
package module
stacked package
shielding layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310011696.3A
Other languages
English (en)
Other versions
CN103928443A (zh
Inventor
郑宗荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN201310011696.3A priority Critical patent/CN103928443B/zh
Publication of CN103928443A publication Critical patent/CN103928443A/zh
Application granted granted Critical
Publication of CN103928443B publication Critical patent/CN103928443B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64Impedance arrangements
    • H01L2223/66High-frequency adaptations
    • H01L2223/6661High-frequency adaptations for passive devices
    • H01L2223/6677High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

本发明提供一种堆叠式封装模块与其制造方法、电子装置,所述堆叠式封装模块包括基板、至少一电子元件以及模封单元。模封单元包括第一绝缘层、第二绝缘层以及第一遮蔽层。电子元件配置于基板上,第一绝缘层配置于基板上且覆盖于电子元件之上,第一遮蔽层具有多个细孔且配置于第一绝缘层上,而第二绝缘层配置于第一遮蔽层上,其中第一绝缘层与第二绝缘层通过这些细孔相连接。本发明可减轻异质材料的界面剥离情况。

Description

堆叠式封装模块与其制造方法、电子装置
技术领域
本发明涉及一种堆叠式封装模块,且特别是有关于具有电磁遮蔽层的堆叠式封装模块。
背景技术
目前的堆叠式封装模块大多为于基板上制作多层的封装结构,亦即,使用模封材料封装各种电子元件,并且依照工艺需求而设计不同的电性连接。为提高整体半导体元件的聚积密度以及减少封装的体积,采用三维垂直堆叠(Vertically Integrated Circuits,VIC)的结合方式进行整合。
一般而言,堆叠式封装模块包括多个电子元件,而当装设有堆叠式封装模块的电子装置运作时,电子元件会产生电磁波,电子元件之间容易互相电磁干扰。为降低各种电子元件所产生的电磁干扰效应与射频干扰效应,通常会在堆叠式封装模块内设计一电磁遮蔽(Electromagnetic Interference,EMI)层。
由于电磁遮蔽层的材料与模封材料二者为异质材料,因此结合时容易产生剥离的情形,造成工艺良率很大的问题。
发明内容
本案发明人为解决剥离问题,认真研究如何在不防碍电磁遮蔽层的电磁遮蔽功能下,改善此剥离的情形,以增加良率与产品品质。
本发明的目的在于提供一种堆叠式封装模块,其所具有的第一遮蔽层具有细孔,细孔作用在于使位于第一遮蔽层两面的第一绝缘层与第二绝缘层具有材料同质性连接并同时可以紧贴第一遮蔽层。
本发明实施例还提供一种堆叠式封装模块,所述堆叠式封装模块包括基板、至少一电子元件以及封装模块。封装模块包括第一绝缘层、第二绝缘层以及第一遮蔽层。电子元件配置于基板上,第一绝缘层配置于基板上且覆盖电子元件,第一遮蔽层具有多个细孔且配置于第一绝缘层上,而第二绝缘层配置于第一遮蔽层上,其中第一绝缘层与第二绝缘层通过这些细孔相连接。
本发明的堆叠式封装模块,优选的,该堆叠式封装模块还包括配置于该模封单元的至少一侧壁的第二遮蔽层,该第一遮蔽层与该第二遮蔽层形成电磁遮蔽层。
本发明的堆叠式封装模块,优选的,所述细孔直径小于25微米。
本发明的堆叠式封装模块,优选的,该堆叠式封装模块还包括天线,该天线配置于该第二绝缘层上。
本发明实施例还提供一种堆叠式封装模块的制造方法,用以改进现有对于堆叠式封装模块的电性连接的工艺。此方法提供至少一电子元件电性连接于基板上,形成第一绝缘层于基板上且包覆电子元件,形成金属层于第一绝缘层上,接着,将金属层进行图案化处理,据以形成第一遮蔽层,而后形成第二绝缘层于该第一遮蔽层上。
本发明的堆叠式封装模块的制造方法,优选的,该图案化处理包括:以激光烧蚀该金属层,以使该金属层形成所述多个细孔,据以形成该第一遮蔽层。
本发明的堆叠式封装模块的制造方法,优选的,所述多个细孔的形状、数量以及分布位置依照:天线设计、电磁遮蔽需求,以及工艺需求确定。
本发明的堆叠式封装模块的制造方法,优选的,该模封单元具有多面侧壁,而该堆叠式封装模块的制造方法还包括:形成第二遮蔽层,该第二遮蔽层覆盖于至少一侧壁,该第一遮蔽层与该第二遮蔽层形成电磁遮蔽层。
本发明的堆叠式封装模块的制造方法,优选的,所述细孔直径小于25微米。
此外,本发明实施例更提供一种电子装置,其至少包括机壳、电子模块、电路板以及至少一个上述堆叠式封装模块或由上述制造方法所制成的堆叠式封装模块,其中堆叠式封装模块的基板与电路板电性连接。
本发明的有益效果在于,综上所述,所述堆叠式封装模块具有第一遮蔽层,第一遮蔽层具有多个细孔,这些细孔用以使部分第二绝缘层材料与第一绝缘层材料粘结接合,或是使得部分第一绝缘层材料与部分第二绝缘层材料可以穿越第一遮蔽层做同质连接。据此,第一绝缘层与第二绝缘层彼此得以更为紧密地结合,进而减轻第一绝缘层、第二绝缘层与第一遮蔽层之间异质材料的界面剥离情况。
为使能更进一步了解本发明的特征及技术内容,请参阅以下有关本发明的详细说明与附图,但是此等说明与附图仅用来说明本发明,而非对本发明的权利范围作任何的限制。
附图说明
图1A是本发明实施例的堆叠式封装模块的俯视示意图。
图1B是图1A中沿线P-P剖面所绘示的剖面示意图。
图2A~2E是本发明实施例的堆叠式封装模块的制造方法于各步骤所形成的半成品的示意图。
图3是本发明一实施例的电子装置的示意图。
其中,附图标记说明如下:
100 堆叠式封装模块
110 基板
112 接地垫
120、120a、120b、120c 电子元件
130 模封单元
132 第一绝缘层
134 第二绝缘层
135 顶面
136 第一遮蔽层
137 侧壁
140 第二遮蔽层
150 天线
300 电子装置
320 机体
322 外壳
324 电子模块
326 电路板
h1 细孔
具体实施方式
在附图中展示一些例示性实施例,而在下文将参阅附图以更充分地描述各种例示性实施例。值得说明的是,本发明概念可能以许多不同形式来体现,且不应解释为限于本文中所阐述的例示性实施例。具体来说,提供诸等例示性实施例使得本发明将为详尽且完整,且将向本技术领域的技术人员充分传达本发明概念的范畴。在每一附图中,可为了清楚明确而夸示层及区的大小及相对大小,而且类似数字指示类似元件。
图1A为本发明实施例的堆叠式封装模块的俯视示意图,图1B是图1A中沿线P-P剖面所绘示的剖面示意图。请参阅图1A与图1B,堆叠式封装模块100包括基板110、至少一电子元件120以及模封单元130。电子元件120配置于基板110上方,模封单元130配置于电子元件120之上,而且模封单元130与基板110相连接。
电子元件120配置于基板110上,并且电子元件120与基板110电性连接,以传递电信号。基板110用来作为电路及电子元件的载板,基板110上配置有接垫(pad)及线路(trace)。在实际运用上,这些接垫及线路可依电子元件120的摆设需要而设置。电子元件120可以多种方式与基板110电性连接,例如是打线方式(wire bonding)、覆晶方式(flipchip)或其他封装方法,与基板的接垫及/或线路电性连接。
另外,于本实施例中,电子元件120可以包括各种类型,亦即这些电子元件120的种类并不完全相同。电子元件120可以是不同的电子元件,例如是晶片、晶体管、二极管、电容或者是电感等,如图1B所绘示,以电子元件120a、120b及120c表示,本发明并不对电子元件120的种类加以限定。
而基板110的材料通常包括环氧树脂(Epoxy resin)、氰脂树脂核心薄板(Cyanateester core,CE core)、或者是双顺丁烯二酸酰亚胺核心薄板(Bismaleimide core,BMIcore)等材料。
模封单元130具有顶面135及多面侧壁137。每一面侧壁137皆与顶面135连接且围绕于顶面135周围。此实施例中,侧壁137的数量是四面,不过,本发明并不限定侧壁137的数量。
模封单元130包括第一绝缘层132、第二绝缘层134以及第一遮蔽层136。第一绝缘层132配置于基板110上且覆盖于电子元件120之上,第一遮蔽层136配置于第一绝缘层132上,而第二绝缘层134配置于第一遮蔽层136上。
第一绝缘层132与第二绝缘层134为封胶层,用以避免电子元件120之间产生不必要的电性连接或是短路等情形。第一绝缘层132与第二绝缘层134材料例如是环氧树脂或硅胶。
第一遮蔽层136覆盖第一绝缘层132的上表面。第一遮蔽层136作为电磁遮蔽层,用以降低电子元件120所产生的的电磁干扰效应与射频干扰效应。第一遮蔽层136具有多个细孔h1,通过这些细孔h1可以裸露出部分第一绝缘层132。为了提高第一遮蔽层136的电磁遮蔽效果,第一遮蔽层136的遮蔽位置与范围可依产品而有不同的设计。而细孔h1的形状、数量及分布位置也可以依电磁遮蔽需求而自行设计。
呈上述,第一绝缘层132与第二绝缘层134之间配置第一遮蔽层136,但第一绝缘层132与第二绝缘层134可以通过细孔h1而接触。此外,第一绝缘层132与第二绝缘层134两者可以是相同材料,从而第一绝缘层132与第二绝缘层134可通过细孔h1进行同质连接。据此,第一绝缘层132与第二绝缘层134彼此得以更为紧密地结合,提升不同层模封的结合强度,进而降低或避免第一绝缘层132、第二绝缘层134与第一遮蔽层136剥离情况发生。
堆叠式封装模块100可以还包括第二遮蔽层140,第二遮蔽层140配置于模封单元130至少部分外表面,如图例的侧壁137。并且第二遮蔽层140与第一遮蔽层136电性连接。第二遮蔽层140可做为接地电磁遮蔽层,用以将第一遮蔽层136的电信号传递至基板110的接地垫(ground pad)112。第二遮蔽层140同样具有降低电子元件120所产生的的电磁干扰效应与射频干扰效应的功能。
于本发明实施例中,上述第一遮蔽层136与第二遮蔽层140为金属材料,例如是铜、银、镍,上述的复合材料或是导电高分子材料等。
图2A~图2D分别是本发明实施例的堆叠式封装模块的制造方法于各步骤所形成的半成品的示意图。请依序配合参照图2A~图2D。
首先,请参阅图2A,提供基板110,基板110可以是电路联板(circuit substratepanel或circuit substrate strip)(图2A仅绘示部分基板110)。在基板110上配置至少一电子元件120,于本实施例中,提供多个电子元件120a、120b以及120c,其中电子元件120a、120b以及120c可以是有源元件或无源元件、晶片或离散元件(discrete component)等,而且可以多种方式与基板110电性连接,例如是打线方式(wire bonding)、覆晶方式(flipchip)或其他封装方法与基板的接垫及/或线路电性连接。
请参阅图2B,接着再将第一绝缘层132形成于基板110上,且覆盖各电子元件120。
请参阅图2C,接着形成金属层于第一绝缘层132上,金属层可以通过喷涂(SprayCoating)、离子镀(Ion Plating)、溅镀(Sputter Deposition)或者是蒸镀(EvaporationDeposition)等方式将金属材料或导电材料形成于第一绝缘层132的上表面。
随后,对金属层进行图案化处理,以形成具有多个细孔h1的第一遮蔽层136。详细而言,可以使用激光烧蚀金属层,以使金属层形成多个细孔h1,部分的第一绝缘层132得以通过这些细孔h1裸露而出。细孔h1直径例如小于25微米(μm),于其它实施例中,可以依照不同天线设计、电磁遮蔽(Electromagnetic Interference,EMI)的需求,以及工艺需求而自行设计每一个细孔h1的形状、数量以及分布位置。
请参阅图2D,将第二绝缘层134形成于第一遮蔽层136上方。在制作第二绝缘层134过程中,其材料在固化之前可以通过细孔h1与第一绝缘层132相接触粘结而增加结合性。上述第一绝缘层132、第二绝缘层134以及第一遮蔽层136组成模封单元130。
接着,形成天线150于第二绝缘层134的上表面。于本实施例中,天线150可以是通过贴附、喷镀,或者是沉积金属层后再蚀刻形成金属图案层于第二绝缘层134的上表面而做为天线150。本发明实际应用上亦可不需要制作天线150。
随后,如图2D所绘示,可以通过刀具D1或是使用激光将模封单元130与基板110切割成多个单元。此切割也可以是半切,也就是没有将模封单元130与基板110全部切断,而于最后步骤时再将半切的基板110全部切断。
请参阅图2E,为了形成第二遮蔽层140在模封单元130的侧面,先形成保护层160于第二绝缘层134的上表面,并且覆盖于天线150。保护层160可以是绝缘油墨胶层(inkcoating),用以形成第二遮蔽层140的遮罩。接着,形成导电材料170覆盖模封单元130的侧壁137以及保护层160的外表面上。
请再次参阅图1B,接着去除保护层160,据此完成第二遮蔽层140。第二遮蔽层140与第一遮蔽层136、基板110的接地垫112电性连接,从而第二遮蔽层140得以将第一遮蔽层136的电信号传递至基板110的接地垫112。于实施例中,第二遮蔽层140为金属材料。经由上述步骤,堆叠式封装模块100基本上已形成。
图3是本发明一实施例的电子装置的示意图。电子装置300可以是通信系统或者是电脑外围设备,例如是手机、平板电脑或笔记本电脑、蓝牙收发器、无线基地台或路由器等。
电子装置300包括堆叠式封装模块100以及机体320,其中堆叠式封装模块100电性连接机体320。堆叠式封装模块100可以是电子装置300的数据存储装置或无线模块,并且包括基板110、电子元件120以及模封单元130。
机体320可包括外壳322、至少一个电子模块324、以及电路板326。于本实施例中,堆叠式封装模块100与电子模块324皆配置于电路板326上,而堆叠式封装模块100、电子模块324以及电路板326都配置在外壳322的内部。实务上,电子模块324可以是运算处理器,例如是中央处理器(Central Processing Unit,CPU),而电路板326可以是主机板。电子模块324经由电路板326而与堆叠式封装模块100电性连接,据以控制堆叠式封装模块100的运作。在其他实施例中,电子模块324也可以是一种堆叠式封装模块100,所以电子装置300所包括的堆叠式封装模块100的数量可以仅为一个或是一个以上。
综上所述,本发明实施例提供一种具有第一遮蔽层的堆叠式封装模块,第一遮蔽层具有电磁遮蔽的功能,通过电磁遮蔽层的细孔,使得部分第一绝缘层可以裸露,从而第一绝缘层与第二绝缘层可通过细孔进行同质连接。据此,第一绝缘层与第二绝缘层彼此得以更为紧密地结合,进而减轻第一绝缘层、第二绝缘层与第一遮蔽层之间异质材料的界面剥离情况。
除此之外,本发明实施例提供堆叠式封装模块的形成方法,通过激光烧蚀电磁遮蔽层而形成细孔,使得部分第一绝缘层得以通过细孔裸露而出,据此,第一绝缘层与第二绝缘层彼此得以更为紧密地结合,提升不同层模封的结合强度,进而减轻第一绝缘层、第二绝缘层与电磁遮蔽层之间异质材料的界面剥离情况。
以上所述仅为本发明的实施例,其并非用以限定本发明的专利保护范围。任何本技术领域的技术人员,在不脱离本发明的精神与范围内,所作的更动及润饰的等效替换,仍为本发明的专利保护范围内。

Claims (9)

1.一种堆叠式封装模块,其特征在于所述堆叠式封装模块包括:
一基板;
至少一电子元件,配置于所述基板上;以及
一模封单元,所述模封单元包括第一绝缘层、第二绝缘层以及配置于所述第一绝缘层与所述第二绝缘层之间的第一遮蔽层,所述第一绝缘层为封胶层且包覆所述至少一电子元件,所述第一遮蔽层具有多个细孔,所述第二绝缘层材料通过所述多个细孔与所述第一绝缘层材料粘结接合。
2.如权利要求1所述的堆叠式封装模块,其特征在于所述堆叠式封装模块还包括配置于所述模封单元的至少一侧壁的第二遮蔽层,所述第一遮蔽层与所述第二遮蔽层形成电磁遮蔽层。
3.如权利要求1所述的堆叠式封装模块,其特征在于所述细孔直径小于25微米。
4.如权利要求1所述的堆叠式封装模块,其特征在于所述堆叠式封装模块还包括天线,所述天线配置于所述第二绝缘层上。
5.一种堆叠式封装模块的制造方法,其特征在于所述堆叠式封装模块的制造方法包括步骤:
将至少一电子元件装设于基板上,并且所述电子元件与所述基板电性连接;
形成第一绝缘层于所述基板上,所述第一绝缘层为封胶层且包覆所述电子元件;
形成金属层于所述第一绝缘层上;
将所述金属层进行图案化处理,据以形成第一遮蔽层,所述第一遮蔽层具有多个细孔;以及
形成第二绝缘层于所述第一遮蔽层上,并且在所述第二绝缘层固化之前,部分所述第二绝缘层材料流经所述多个细孔与所述第一绝缘层粘结,
其中所述第一绝缘层、所述第二绝缘层以及所述第一遮蔽层组成模封单元。
6.如权利要求5所述的堆叠式封装模块的制造方法,其特征在于所述图案化处理包括:
以激光烧蚀所述金属层,以使所述金属层形成所述多个细孔,据以形成所述第一遮蔽层。
7.如权利要求5所述的堆叠式封装模块的制造方法,其特征在于所述模封单元具有多面侧壁,而所述堆叠式封装模块的制造方法还包括:
形成第二遮蔽层,所述第二遮蔽层覆盖于至少一侧壁,所述第一遮蔽层与所述第二遮蔽层形成电磁遮蔽层。
8.如权利要求5所述的堆叠式封装模块的制造方法,其特征在于所述细孔直径小于25微米。
9.一种电子装置,其特征在于所述电子装置包括:
机体,其包括外壳、至少一电子模块以及电路板,所述至少一电子模块以及所述电路板配置于所述外壳内;以及
至少一如权利要求1所述的堆叠式封装模块或至少一由权利要求5所述的制造方法制成的堆叠式封装模块,所述基板与所述电路板电性连接。
CN201310011696.3A 2013-01-11 2013-01-11 堆叠式封装模块与其制造方法、电子装置 Active CN103928443B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310011696.3A CN103928443B (zh) 2013-01-11 2013-01-11 堆叠式封装模块与其制造方法、电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310011696.3A CN103928443B (zh) 2013-01-11 2013-01-11 堆叠式封装模块与其制造方法、电子装置

Publications (2)

Publication Number Publication Date
CN103928443A CN103928443A (zh) 2014-07-16
CN103928443B true CN103928443B (zh) 2018-01-09

Family

ID=51146614

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310011696.3A Active CN103928443B (zh) 2013-01-11 2013-01-11 堆叠式封装模块与其制造方法、电子装置

Country Status (1)

Country Link
CN (1) CN103928443B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1585113A (zh) * 2003-08-20 2005-02-23 夏普株式会社 半导体集成电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166772A (en) * 1991-02-22 1992-11-24 Motorola, Inc. Transfer molded semiconductor device package with integral shield
US7750434B2 (en) * 2005-01-31 2010-07-06 Sanyo Electric Co., Ltd. Circuit substrate structure and circuit apparatus
CN1849052A (zh) * 2005-04-05 2006-10-18 鸿富锦精密工业(深圳)有限公司 电磁干扰屏蔽封装体及其制程
US7651889B2 (en) * 2007-09-13 2010-01-26 Freescale Semiconductor, Inc. Electromagnetic shield formation for integrated circuit die package
CN102324416B (zh) * 2010-09-16 2015-07-22 日月光半导体制造股份有限公司 整合屏蔽膜及天线的半导体封装件

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1585113A (zh) * 2003-08-20 2005-02-23 夏普株式会社 半导体集成电路

Also Published As

Publication number Publication date
CN103928443A (zh) 2014-07-16

Similar Documents

Publication Publication Date Title
US9196958B2 (en) Antenna structures and shield layers on packaged wireless circuits
US7648858B2 (en) Methods and apparatus for EMI shielding in multi-chip modules
TWI553825B (zh) 堆疊式封裝模組與其製造方法
JP6097837B2 (ja) コアレス基板内に埋め込みrfダイを有するシステムインパッケージ
US8058714B2 (en) Overmolded semiconductor package with an integrated antenna
TWI668831B (zh) 電子裝置與電子封裝件
EP3440698A1 (en) Semiconductor package with electromagnetic interference shielding structures
CN108604582A (zh) 承载超薄衬底
KR20130010359A (ko) 반도체 장치용 기판 및 그를 포함한 반도체 장치
CN108807360A (zh) 半导体封装设备和制造半导体封装设备的方法
US11929542B2 (en) Sputtered SiP antenna
TW202234647A (zh) 電子封裝件
US20230335882A1 (en) Antenna packaging structure and manufacturing method thereof
US9171795B2 (en) Integrated circuit packaging system with embedded component and method of manufacture thereof
CN103928443B (zh) 堆叠式封装模块与其制造方法、电子装置
TWI278979B (en) Chip package substrate and manufacturing method thereof
CN112153801B (zh) 电路板及其制作方法
CN106653734B (zh) 具有电磁干扰屏蔽的半导体装置及其制造方法
TWI822226B (zh) 電子封裝件及其製法
KR20130048991A (ko) 반도체 패키지 및 그 제조 방법
TWI680609B (zh) 天線結構
TWM395907U (en) Structure for packaging electronic components
KR20220122296A (ko) 전자 어셈블리 및 이를 제조하는 방법
TW201947727A (zh) 電子封裝件及其製法
KR20150009311A (ko) 기판

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant