CN1585113A - 半导体集成电路 - Google Patents

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Abstract

在具有用与半导体衬底(4)和层间绝缘膜(7)中的至少某一方的热膨胀系数不同的材料形成的屏蔽膜(1)的半导体集成电路(100)中，屏蔽膜(1)具有屏蔽部(9)和开口部(12)，此外，被屏蔽部(9)包围了其周围的独立开口部(12a)和被开口部(12)包围了其周围的独立屏蔽部(11)中的至少某一方存在多个，分散配置在芯片的整个表面上。或者，在通过屏蔽屏蔽部(9)内的电路元件(21)和电路布线(16)的部分的与上述半导体衬底(4)的表面(4a)平行的任意的直线上开口部(12)存在多个。

Description

半导体集成电路
技术领域
本发明涉及半导体集成电路，特别是涉及应用于具有多层布线结构的半导体集成电路的有效的技术。
背景技术
在半导体集成电路中，随着微细加工技术和电路技术的进步，产生了具有在半导体衬底的表面侧形成大规模电路元件组的同时，交互层叠绝缘层与电连接的布线层的多层布线结构的产品。在该半导体集成电路之中，由于具有存储重要的机密信息的存储元件，或还具有包含高度的知识产权的电路，所以往往希望预先采取措施，以使第三者无法更改信息或无法进行解析等。
另外，与半导体集成电路内的时钟信号等的振幅有关，具有可将电磁噪声辐射到半导体集成电路的外侧，使其它的半导体集成电路产生误工作等问题，或者反过来因来自其它方面的电磁噪声使半导体集成电路产生误工作的危险性。以往，为了防止这种问题，例如采取了在特开平5-74771号公报(现有例)中公开的方法。在该现有例所公开的结构中，如图18和图19所示，具有多层布线结构，并设置了屏蔽膜1，该屏蔽膜1避开信号输入输出用的端子2a，覆盖在半导体集成电路的几乎整个表面上。
但是，如上所述，通过在半导体芯片的几乎整个表面上设置屏蔽膜1，却产生下述问题：因屏蔽膜1与屏蔽膜下的层间绝缘膜7的热膨胀系数的不同并且因屏蔽膜1与半导体衬底4的热膨胀系数的不同而产生的应力增加较大，屏蔽膜1与层间绝缘膜7的偏移以及半导体芯片为薄型时翘曲均增大。
例如，在用作屏蔽膜的铝膜和用于层间绝缘膜的氮化硅膜中，以用作屏蔽膜的铝膜一方的热膨胀系数为大。从而，在通过半导体制造工序内的热处理工序时，屏蔽膜比层间绝缘膜膨胀得更多。该膨胀最好能被铝膜吸收，但由于几乎整个面均被铝膜覆盖，无法吸收热膨胀，故产生晶片中央部突出的凸状态的翘曲，进而在屏蔽膜与层间绝缘膜之间产生偏移，导致器件工作不良的结果。
另外，在IC卡等的薄型半导体装置中，也有所安装的半导体芯片的厚度不到200μm的情况，这时，例如屏蔽膜的铝膜和半导体衬底的单晶硅的热膨胀系数以前者为大，较显著地发生了翘曲。
另外，作为通过从半导体衬底背面侧照射红外线以防止解析的方法，在半导体衬底背面侧形成了与基板表面非平行的面时，生成半导体衬底的表面侧中央部成为凸状态的翘曲。在这些半导体衬底的表面上，在整个面上覆盖了屏蔽膜时，由于该翘曲更显著地增大，所以难以使用整个表面的屏蔽膜。
发明内容
本发明是鉴于上述问题而进行的，其目的在于，在缓解因屏蔽层的热膨胀造成的应力的同时，可以提供不可能或者极难进行出于不正当行为的目的的解析的半导体集成电路和IC卡。
为了达到上述目的，本发明的半导体集成电路是具有用与半导体衬底和层间绝缘膜中的至少某一方的热膨胀系数不同的材料形成的屏蔽膜的半导体集成电路，上述屏蔽膜具有屏蔽部和开口部，此外，被上述屏蔽部包围了其周围的独立开口部和被上述开口部包围了其周围的独立屏蔽部中的至少某一方存在多个，分散配置在芯片的整个表面上。以上是本发明的半导体集成电路的第1基本特征。
本发明的半导体集成电路还是具有用与半导体衬底和层间绝缘膜中的至少某一方的热膨胀系数不同的材料形成的屏蔽膜的半导体集成电路，上述屏蔽膜具有屏蔽部和开口部，在与通过屏蔽上述屏蔽部内的电路元件和电路布线的部分的上述半导体衬底的表面平行的任意直线上，上述开口部存在多个。以上是本发明的半导体集成电路的第2基本特征。
本发明的半导体集成电路在上述第2基本特征中，在上述直线上存在的上述屏蔽部的长度为200μm以下则更好。
本发明的半导体集成电路在上述任一基本特征中，上述屏蔽部在芯片表面上占据的比例为61％以下则更好。
本发明的半导体集成电路在上述任一基本特征中，上述屏蔽部在芯片表面上占据的比例为40％以上则更好。
按照上述本发明的半导体集成电路，由于屏蔽膜以恒定的屏蔽率覆盖芯片整个表面，即使密封半导体集成电路的树脂开封，使之露出半导体衬底表面侧，从半导体衬底上所形成的电路元件及电路布线的芯片外的视认观测或用电子束等的探针进行电路解析变得极为困难。特别是，通过收窄开口部的宽度，用物理探测，或者用电子束等形成的电磁探针(探测)变得极为困难或不可能。开口部的宽度例如最好是10μm或其之下。这时，开口部的长度比宽度长也没有关系。其结果是，可以有效地防止出于不正当的目的取出半导体集成电路内的信息。
此外，当屏蔽膜是金属布线层中所用的铝等金属时，该上述效果是显著的，但因半导体衬底和层间绝缘膜的热膨胀系数的差异，晶片的翘曲成为问题，由于屏蔽膜的开口部，也就是说，屏蔽膜的屏蔽部与开口部的边界部分均匀地分散在芯片的整个面上，所以即使屏蔽膜因半导体集成电路的制造工序的中途的热处理而膨胀，在屏蔽部与开口部的边界部分，在晶片的整个面上，该膨胀能够被吸收，可抑制晶片翘曲的发生，也没有器件的电学特性受到损害的可能性。
特别是，在第2基本特征中，如果考虑芯片面积的有效利用，则电路元件及电路布线一般除芯片端部外分散在芯片的整个面上形成，从而通过屏蔽电路元件及电路布线的部分的任意直线存在于芯片的整个面上，在该直线上存在多个开口部可保证开口部均匀地分散在芯片的整个面上。另外，由于该直线有多个开口部，所以屏蔽部没有大块的长的直线部分，缓解因上述热膨胀吸收造成的应力的效果可靠地得到保证。特别是，如果该直线部分被可靠地限制在200μm以下，则上述应力缓解效果变得显著。
另外，即使上述屏蔽部在芯片表面所占据的比例限制在61％以下，由于可确保均匀地分散在芯片的整个面上的开口部的面积在39％以上，所以能够可靠地取得上述应力缓解效果。此外，通过确保上述屏蔽部在芯片表面所占据的比例在40％以上，可防止开口部面积不成比例地不必要地增大，抑制了屏蔽部的电路屏蔽效果受到损害，同时可抑制屏蔽膜图形在刻蚀时的微负载效应(与大的图形部分相比，微细的图形部分的刻蚀速率变低的现象)，此外，可提高晶片(半导体衬底)的背面研磨后的芯片厚度的均匀性。
本发明的半导体集成电路在上述任一基本特征中，上述屏蔽部用导电性的金属材料形成且上述屏蔽部的至少一部分被电连接到固定电位上则更好。
本发明的半导体集成电路在上述任一基本特征中，上述屏蔽部用导电性的金属材料形成且上述屏蔽膜在上述半导体衬底的表面侧至少存在2层、各层的上述屏蔽部的至少一部分被电连接到固定电位上、最上层以外的上述屏蔽膜被构图使得被上述开口部包围了其周围的独立屏蔽部存在1个以上则更好。
按照上述本发明的半导体集成电路，由于屏蔽部在电学上处于浮置状态，更有效的电磁学的屏蔽成为可能，此外，还可以减轻从半导体集成电路发射的电磁辐射噪声和来自外部的电磁噪声的影响。此外，在作为供给将屏蔽部与半导体集成电路的电路元件连接的地电位及电源电位的电源供给线时，从电路布线用的金属布线层省去电源线成为可能，也有减小半导体芯片的面积这样的优点。此外，由于电源线在整个芯片上的迂回可以不受其它电路布线的制约而遍及于芯片的整个面上，所以可以大幅度降低电源线的布线电阻分量及电感分量，抑制电源电位的变动，期待电学特性的提高。
特别是，在屏蔽膜用导电性的金属材料形成且在上述半导体衬底的表面侧至少存在2层时，可将至少2层的屏蔽膜作为不同电位的电源线使用，上述芯片面积的缩小效果变得显著。另外，在将屏蔽膜的2层以上作为电源线使用时，有必要将上层侧的电源线的电位连接在比最下层的屏蔽膜更下层的金属布线层上，但通过将最上层以外的屏蔽膜的独立屏蔽部用作其中继点，将整个屏蔽膜的固定电位供给电路元件成为可能。特别是，通过将独立屏蔽部均匀地分散配置，对整个电路元件自由地供给固定电位成为可能。另外，电路元件部的布局设计的自由度也得到提高，其结果是，可期待电路的电学特性的提高。
本发明的半导体集成电路在上述任一基本特征中，上述屏蔽膜在上述半导体衬底的表面侧至少存在2层、上层侧的上述屏蔽膜被构图使得上述屏蔽部屏蔽下层侧的上述屏蔽膜的上述开口部则更好。上层侧的上述屏蔽膜被构图为在被上述屏蔽部包围了其周围的独立开口部和被上述开口部包围了其周围的独立屏蔽部中的至少某一方被周期性地重复配置在正交的2个方向的周期性图形。下层侧的上述屏蔽膜被构图为在上述2个方向以各自的重复间距的一半错开了上述周期性图形的周期性图形。
按照上述本发明的半导体集成电路，仅用一层屏蔽膜图形就能防止出于不正当行为的目的的解析，但还可以将多层屏蔽膜重叠在一起，使屏蔽半导体集成电路的几乎整个面成为可能，使屏蔽膜下的电路元件部的解析变得更加困难，从而提高了机密性。这里，各层的屏蔽膜图形形状无需相互为同一形状。
另外，通过将2层屏蔽膜构图，不仅可屏蔽半导体集成电路的几乎整个面，可节省逐个设计屏蔽膜的图形形状的时间，使得缩短花费在屏蔽膜的图形设计上的时间成为可能。
本发明的半导体集成电路在上述任一基本特征中，在上述半导体衬底的表面侧形成电路部、在上述半导体衬底的背面形成使从上述背面向上述半导体衬底的表面侧入射的红外线不规则反射的粗糙面则更好。
本发明的半导体集成电路在上述任一基本特征中，在上述半导体衬底的表面侧和背面侧双方各有至少1层上述屏蔽膜则更好。
本发明的半导体集成电路在上述任一基本特征中，在上述半导体衬底的背面侧进行使晶体缺陷密度增大的处理则更好。
按照上述本发明的半导体集成电路，可从半导体衬底的背面侧入射红外线，以防止在半导体衬底表面侧所形成的电路元件部的解析。
特别是，在半导体衬底的背面形成使红外线不规则反射的粗糙面的结构中，防止从半导体衬底表面侧的电路元件部的背面侧的观测成为可能。另外，在半导体衬底背面侧形成与半导体衬底表面非平行的面等作为上述粗糙面的情况下，有应力施加到半导体衬底上，在半导体衬底上生成凸状态的翘曲，此外，像现有那样在芯片的整个面上形成了屏蔽膜的情况下，凸状态的翘曲变得更加显著，但是如上所述通过对屏蔽膜构图，使得因屏蔽膜与半导体衬底或层间绝缘膜的热膨胀系数的不同造成的应力缓解，形成在半导体衬底的背面使红外线不规则反射的粗糙面成为可能，可取得防止从上述背面的观测的效果。
另外，在半导体衬底的背面侧，也与表面侧一样，如果设置已构图的屏蔽膜，则促进了从半导体衬底背面侧入射的红外线的不规则反射，防止从半导体衬底表面侧的电路元件部的背面侧的观测成为可能。另外，由于利用在半导体衬底表面侧形成了的屏蔽膜，半导体衬底发生了某种程度的凸状态的翘曲，但利用在半导体衬底背面侧形成的屏蔽膜，反之半导体衬底发生了凹状态的翘曲，从而利用半导体衬底两侧的屏蔽膜的存在，两者的弯曲应力相互抵消，以此减轻半导体衬底的翘曲。
另外，在半导体衬底的背面侧进行使晶体缺陷密度增大的处理时，由于半导体衬底的背面侧的缺陷密度比通常的合格品晶片的晶体缺陷密度增多，从半导体衬底背面侧入射了的红外线受到半导体衬底中的晶体缺陷的不规则反射，防止从半导体衬底表面侧的电路元件部的背面侧的观测成为可能。
为了达到上述目的的本发明的IC卡的特征在于安装了本发明的半导体集成电路。
按照本发明的IC卡，由于所安装的半导体集成电路取得上述本发明的半导体集成电路的作用效果，其结果是，得到了具有同样作用效果的出于不正当行为的目的的解析成为不可能或极为困难的IC卡。
附图说明
图1是示意地表示本发明的半导体集成电路第1实施例中的剖面结构例的局部剖面图。
图2是表示本发明的半导体集成电路第1实施例中的屏蔽膜图形的一例的局部平面图。
图3是表示本发明的半导体集成电路第1实施例中的屏蔽膜图形的另一例的局部平面图。
图4是示意地表示本发明的半导体集成电路第1实施例中的另一剖面结构例的剖面图。
图5是表示本发明的半导体集成电路第2实施例中的屏蔽膜图形的一例和俯视结构的局部平面图。
图6是示意地表示现有的半导体集成电路中的俯视结构例的局部平面图。
图7是示意地表示现有的半导体集成电路中的剖面结构例的局部剖面图。
图8是示意地表示本发明的半导体集成电路第2实施例中的俯视结构例的局部平面图。
图9是示意地表示本发明的半导体集成电路第2实施例中的剖面结构例的局部剖面图。
图10是示意地表示本发明的半导体集成电路第3实施例中的剖面结构例的局部剖面图。
图11是表示本发明的半导体集成电路第3实施例中的下层屏蔽膜的屏蔽膜图形的一例的局部平面图。
图12是表示本发明的半导体集成电路第3实施例中的下层屏蔽膜的屏蔽膜图形的另一例的局部平面图。
图13是示意地表示本发明的半导体集成电路第4实施例中的剖面结构例的局部剖面图。
图14是示意地表示本发明的半导体集成电路第5实施例中的剖面结构例的局部剖面图。
图15是示意地表示本发明的半导体集成电路第6实施例中的剖面结构例的局部剖面图。
图16是示意地表示本发明的半导体集成电路第7实施例中的剖面结构例的局部剖面图。
图17是示意地表示本发明的IC卡的一个实施例中的俯视结构的一例的局部平面图。
图18是表示现有的半导体集成电路中的俯视结构的一例的平面图。
图19是表示现有的半导体集成电路中的剖面结构的一例的剖面图。
具体实施方式
根据附图说明本发明的半导体集成电路(以下，适当地称为“本发明电路”)的一个实施例。另外，为了说明简单起见，对附图的符号而言，在与现有例中公开了的结构中的相同部位标以相同的符号。
<第1实施例>
在图1中，示意地表示出第1实施例的本发明电路100的剖面结构。如图1所示，在本发明电路100中，在单晶硅衬底等半导体衬底4的表面4a侧，采用通常的半导体制造工艺，例如，形成用MOSFET、二极管、电阻等构成的电路元件部21，此外，用金属布线16形成电路元件部21相互间的信号布线及与本发明电路100的外部的信号的输入输出用的信号布线。金属布线16在比半导体衬底4的表面4a侧的电路元件部21更上层部形成，此外，在由电路元件部21和金属布线16构成的电路结构部20的上层形成由与金属布线16相同的金属层构成的屏蔽膜1。如后所述，屏蔽膜1具有屏蔽部9和开口部12。在图1的例子中，金属布线16和屏蔽膜1的屏蔽部9用3层金属布线工艺实现，但金属层的层数不限定于3层。各金属布线16和屏蔽部9用层间绝缘膜7相互间进行电绝缘。再有，在上下之间，在电连接各金属布线16与屏蔽部9的情况下，经连接层14连接。另外，在屏蔽膜1的上部形成保护膜19，后述屏蔽膜1的开口部12用保护膜19充填。
在本实施例中，例如，信号布线用的金属布线16和屏蔽膜1的屏蔽部9从上侧起用TiN/Ti/AlCu/TiN/Ti这5层金属材料形成，各自的膜厚如下：金属布线16为0.535μm，屏蔽部9为0.76μm。金属布线16间和金属布线16与屏蔽膜1之间的各层间绝缘膜7为膜厚约1μm的P-TEOS/HDP膜。
在本实施例中，屏蔽膜1并非用屏蔽部9的上述金属材料100％覆盖芯片的整个表面，而是设置均匀地分散在芯片的整个表面上的开口部12，采取借助于在本发明电路的制造工序(晶片阶段)中途的热处理以缓解因半导体衬底4与层间绝缘膜7的热膨胀系数的不同造成的应力的措施。也就是说，屏蔽膜1的屏蔽部9以外的部分成为开口部12。在这里，开口部12基于下述情况而被制成：1)将被屏蔽部9包围了其周围的独立开口部12a和被屏蔽部9内的开口部12包围了其周围的独立屏蔽部11中的至少某一方以多个分散配置在芯片的整个表面上，或者2)在与通过屏蔽屏蔽部9内的电路元件部21和电路布线的部分的半导体衬底4的表面平行的任意直线(姑且称为“判定直线”)上存在多个开口部12。这里，2)表示，作为判定直线，假定不是仅横截芯片角部的直线而是横截芯片中央部的直线，通过有多个开口部12存在于该判定直线上，可实现均匀分散在芯片的整个表面上的开口部12。此外，在本实施例中，在开口部12的制作中，屏蔽部9在芯片的整个表面上所占据的比例(屏蔽率)最好在40％～61％的范围内，使得上述2)的判定直线与屏蔽部9的重叠部分的长度不超过200μm，而落在50％～60％的范围内则更好。
图2和图3表示具体的屏蔽膜1的图形例(部分)。在图2所示的屏蔽膜图形的情形中，在X方向、Y方向和倾斜方向的直线上，按照屏蔽部9所连续联结的连续屏蔽部10、开口部12、被开口部12包围了其周围的独立屏蔽部11、开口部12的顺序，屏蔽部9与开口部12被交替地重复。在图2的图形例子中，开口部12全部成为被屏蔽部9(连续屏蔽部10、独立屏蔽部11)包围了其周围的独立开口部12a。在图2所示的屏蔽膜图形的情形中，开口部12在X方向和Y方向以重复间距L(例如40μm)被交替地重复。菱形形状的开口部12与独立屏蔽部11有相同的大小，对角线的长度为10μm。围绕着独立屏蔽部11形成环状开口部12。从而，在图2所示的屏蔽膜图形的情形中，判定直线与屏蔽部9的重叠部分的长度最大约为43μm，在200μm以下，并且屏蔽率为56.25％。
图3所示的图形例是图2的图形例的变例。将矩形或八边形变更为圆形。再有，在图2和图3中，重复间距L相同。这样，通过将开口部12的直线因素曲线化，可缓解在直线与直线的交叉的角部分的应力集中，使在屏蔽膜1上龟裂变得难以发生。在图3所示的屏蔽膜图形中，判定直线与屏蔽部9的重叠部分的长度最大约为57μm，并且屏蔽率为60.76％。
即使屏蔽部9仍处于电学上浮置的状态，屏蔽膜1也能发挥原来的屏蔽效果，但将屏蔽部9的连续屏蔽部10电连接到本发明电路的电路元件部21中所使用的地电位或电源电位等固定电位则更好。其结果是，可更好地取得防止电磁噪声的辐射和来自其它方面的噪声的影响所造成的误工作的屏蔽效果。
此外，如图4所示，通过将屏蔽膜1的屏蔽部9用作供给地电位或电源电位的电源布线，除上述屏蔽效果外，还无需因金属布线16所形成的电源布线的迂回，实现因电源布线的低电阻化、低电感化所造成的电源噪声的降低，同时也能缩小芯片尺寸。在图4的情形中，地电位或电源电位在必要的部位从屏蔽部9经连接层14依次供给下层的金属布线16，最终供给电路元件部21。再有，用作屏蔽部9的电源布线的部分在图2或图3所示的屏蔽膜图形中相当于连续屏蔽部10。
<第2实施例>
在图5中，表示了第2实施例的本发明电路100的屏蔽膜1的图形例(部分)和俯视结构。本发明电路100的剖面结构与第1实施例相同。与第1实施例的不同点是屏蔽膜1的图形形状。在第1实施例中，屏蔽膜图形在1个大的连续屏蔽部10中形成开口部12和独立屏蔽部11，但在第2实施例中，连续屏蔽部10以隔离用空间35分离为2个连续屏蔽部10a、10b。这样，在连续屏蔽部10被电隔离并存在多个的情况下，可将各连续屏蔽部10a、10b用作电位电平的不同种类的电源布线。这时，通过将各连续屏蔽部10a、10b与电位各不相同的电源焊区33、34连接，可具有防止屏蔽效果和电磁噪声的辐射及来自其它方面的噪声的影响所造成的误工作的屏蔽效果，并可用作多种电源布线。再有，电源焊区33、34也可以是相同的电位(例如地电位)。总之，各连续屏蔽部10a、10b被连接到固定电位上，以发挥上述屏蔽效果。
以往，简略地如图6的平面图或者图7的剖面图所示，在第1电路块40和第2电路块41中，第1电源供给线43和第2电源供给线44成为必要，在第1电路块40与第2电路块41的周边部，或者在第1与第2电路块间的空间47a中，必须要有各电源供给线43、44的布线空间。
但是，像本实施例这样，在将屏蔽部9用作电源供给线时，如图8的平面图或者图9的剖面图所例示的那样，第1连续屏蔽部10a经第1连接层45连接到第1电路块40和第2电路块41上。同样，第2连续屏蔽部10b经第2连接层46连接到第1电路块40和第2电路块41上。由此，可以省去设置在第1电路块40和第2电路块41的周边部等上的使用了信号布线和该层的金属布线的第1和第2电源布线的迂回，可使第1电路块40与第2电路块41的电路块之间的空间47比现有例的电路块之间的空间47a减小，如图8和图9所示。其结果是，可以缩小本发明电路的芯片尺寸。本内容对于需要多电源的半导体集成电路特别有效。再有，不管电源是经电源焊区从外部供给时，还是从内部电路(例如稳压器的输出)供给时，均可将屏蔽部9作为电源供给线使用。
<第3实施例>
在图10中，示意地表示了第3实施例的本发明电路101的剖面结构。与第1实施例的本发明电路100的不同点是：屏蔽膜1用2层构成，且配备有上层屏蔽膜1a和下层屏蔽膜1b。电路元件部21、信号布线、各屏蔽膜1a、1b、层间绝缘膜7的形成方法和所使用的材料、膜厚等与第1实施例相同。但是，下层屏蔽膜1b有与金属布线16相同的膜厚。
在第3实施例中，通过使用上层屏蔽膜1a和下层屏蔽膜1b这2层屏蔽膜1，可以完全地屏蔽电路结构部20，可以防止电路结构部20受到光学显微镜等光学观测及防止受到电子束测试仪观测等。2层屏蔽膜1的每一层与第1实施例一样，为了采取应力缓解措施，设置了均匀地分散在芯片的整个表面上的开口部12，但该开口部12的制成基准基本上与第1实施例中说明过的基准相同。
例如可以使用图2和图3所示的第1实施例的屏蔽膜1的图形例作为上层屏蔽膜1a的屏蔽膜图形。可以使用该图形作为下层屏蔽膜1b的屏蔽膜图形，使得不能通过上层屏蔽膜1a和下层屏蔽膜1b这2层来观测电路结构部20。例如，在使用图2的屏蔽膜图形作为上层屏蔽膜1a的屏蔽膜图形时，可以使用图11所示的屏蔽膜图形作为下层屏蔽膜1b的屏蔽膜图形。图11所示的屏蔽膜图形恰好是图2的屏蔽膜图形的反转图形。也就是说，上层屏蔽膜1a的开口部12位于下层屏蔽膜1b的屏蔽部9上，并且上层屏蔽膜1a的屏蔽部9位于下层屏蔽膜1b的开口部12上，两者的关系为互补关系，在X方向和Y方向重复间距L在上层屏蔽膜1a和下层屏蔽膜1b中也是相同的。在图11所示的屏蔽膜图形中，判定直线与下层屏蔽膜1b的重叠部分的长度最大约为29μm，屏蔽率为43.75％。上层屏蔽膜1a和下层屏蔽膜1b的屏蔽率相加恰好为100％。
由于图11所示的屏蔽膜图形全部用被开口部12包围了其周围的独立屏蔽部11构成，所以如第1实施例中所示，不能将下层屏蔽膜1b的屏蔽部9连接到固定电位上或用作电源布线。另外，图11所示的屏蔽膜图形的开口部12不完全是独立开口部12a，而主要是开口部连续地联结起来的连续开口部12b。因此，最好将下层屏蔽膜1b形成为用图12所示的连续屏蔽部10构成的屏蔽膜图形。在图12所示的屏蔽膜图形中，判定直线与下层屏蔽膜1b的屏蔽部9的重叠部分的长度最大约为50μm，屏蔽率为53.12％。在图12所示的屏蔽膜图形中，虽然没有图示，但通过在端部用各连续屏蔽部10连接成曲折形，可以形成1个或多个连续屏蔽部10，适合作为电源布线使用。
作为下层屏蔽膜1b的屏蔽膜图形，例如可用使图2或图3的上层屏蔽膜1a的屏蔽膜图形在X方向和Y方向分别位移L/2的屏蔽膜图形。在图2的例子中，上层屏蔽膜1a的屏蔽膜图形上的菱形的独立开口部12a与下层屏蔽膜1b的屏蔽膜图形的菱形的独立屏蔽部11恰好重合，上层屏蔽膜1a的屏蔽膜图形上的环状的独立开口部12a与下层屏蔽膜1b的屏蔽膜图形的连续屏蔽部10恰好重合，用上层屏蔽膜1a和下层屏蔽膜1b实现了100％的屏蔽率。这样，由于能利用在上层屏蔽膜1a和下层屏蔽膜1b中相同的屏蔽膜图形，所以无需在新屏蔽膜图形设计中花费时间，可实现电路设计时间的缩短。
<第4实施例>
在图13中，示意地表示了第4实施例的本发明电路102的剖面结构。与第3实施例的本发明电路101的不同点是：可将上层屏蔽膜1a和下层屏蔽膜1b的屏蔽部9用作电源布线。将上层屏蔽膜1a和下层屏蔽膜1b的各连续屏蔽部10与电路结构部20的金属布线16经连接层14电连接。再有，在将上层屏蔽膜1a的连续屏蔽部10连接到金属布线16上时，中继下层屏蔽膜1b的独立屏蔽部11，暂且经连接层14与下层屏蔽膜1b的独立屏蔽部11电连接，下层屏蔽膜1b的独立屏蔽部11经连接层14与金属布线16连接。从而，对于下层屏蔽膜1b的屏蔽膜图形，必须有用作电源布线的连续屏蔽部10和中继用的独立屏蔽部11这2种屏蔽部，两屏蔽部10、11在电学上必须相互独立地隔离。
<第5实施例>
在图14中，示意地表示了第5实施例的本发明电路103的剖面结构。在图14中，例示了屏蔽膜1为1层的情形，但2层以上亦可。与第1实施例至第4实施例的不同点是：在半导体衬底4的背面4b，形成了使从背面4b向半导体衬底4的表面4a侧入射的红外线不规则反射的粗糙面。从而，半导体衬底4的表面4a侧的结构与第1实施例至第4实施例中的任何一种结构相同。
在晶片阶段形成第1实施例至第4实施例中的任何一种的本发明电路100～102后，将晶片状态的本发明电路100～102切断成芯片状态。其后，从背面4b侧研磨半导体衬底4，使得芯片状态的本发明电路100～102的厚度不到200μm。在该研磨时，如图14所示，形成用与半导体衬底4的表面4a非平行的面构成的粗糙面。粗糙面的形成采用刻划研磨、喷砂研磨、砂纸研磨或者激光束研磨等任何一种研磨方法实施。由此，除了在半导体衬底4的表面4a侧的屏蔽效果外，还可以防止使红外线从半导体衬底4的背面4b侧入射而进行的出于不正当行为的目的的对半导体衬底4的表面4a侧的电路结构部20的观测。
<第6实施例>
在图15中，示意地表示了第6实施例的本发明电路104的剖面结构。在图15中，例示了屏蔽膜1为1层的情形，但2层以上亦可。与第1实施例至第4实施例的不同点是：在半导体衬底4的背面4b，形成背面屏蔽膜1c。从而，半导体衬底4的表面4a侧的结构与第1实施例至第4实施例的任何一种结构相同。
背面屏蔽膜1c的屏蔽膜图形可采用与第1实施例至第4实施例中的屏蔽膜1相同的图形。在研磨了半导体衬底4的背面4b侧之后，进行背面屏蔽膜1c的蒸镀和构图。由此，除了在半导体衬底4的表面4a侧的屏蔽效果外，还可以防止使红外线从半导体衬底4的背面4b侧入射而进行的出于不正当行为的目的的对半导体衬底4的表面4a侧的电路结构部20的观测。另外，由于在半导体衬底4的表面4a侧所形成的屏蔽膜1与半导体衬底4的热膨胀系数的不同，在半导体衬底4中发生了晶片中央部向上方形成某种程度的凸状态的翘曲，而通过在半导体衬底4的背面4b侧形成背面屏蔽膜1c，由于背面屏蔽膜1c与半导体衬底4的热膨胀系数的不同，半导体衬底相反地发生了凹状态的翘曲。由此，作用于晶片上的弯曲应力相互抵消，减轻了半导体衬底4的翘曲。
<第7实施例>
在图16中，示意地表示了第7实施例的本发明电路105的剖面结构。在图16中，例示了屏蔽膜1为1层的情形，但2层以上亦可。与第1实施例至第4实施例的不同点是：在未到达半导体衬底4的背面4b侧的电路元件部21的区域，进行使晶体缺陷密度增大的处理，使晶体缺陷密度比通常的合格品的半导体衬底的晶体缺陷密度增大。从而，半导体衬底4的表面4a侧的结构与第1实施例至第4实施例的任何一种结构相同。
在晶片阶段形成了第1实施例至第4实施例中的任何一种的本发明电路100～102后，仅在半导体衬底4的背面4b侧，使之与氩气接触。这时，通过进行高温的热处理(例如在750℃进行168小时的热处理)，可用人工方法形成生成半导体衬底4中的晶体缺陷55(例如缺陷密度为1013/cm3以上的缺陷)，使从背面4b入射的红外线在所生成的晶体缺陷55处不规则地反射。其结果是，除了在半导体衬底4的表面4a侧的屏蔽效果外，还可以防止使红外线从半导体衬底4的背面4b侧入射而进行的出于不正当行为的目的的对半导体衬底4的表面4a侧的电路结构部20的观测。
如上所述，对于第1实施例至第4实施例的本发明电路100～102，可个别地应用第5至第7实施例中的半导体衬底4的背面4b侧的红外线入射措施中的任何一种，但将它们任意地组合应用也没有关系。
<第8实施例>
在图17中，表示了本发明的第8实施例的IC卡50的俯视结构的一例。IC卡50系将包含上述第1至第7实施例的本发明装置100～105的IC卡组件52密封于IC卡50的框体内而形成。再有，由于图17中例示的IC卡具备非接触接口，天线51也被密封在该框体内。借助于这样的结构，通过应用上述第1至第7实施例的本发明装置100～105，由于可以防止本发明装置100～105自身的出于不正当行为的目的的电路解析，同时可以实现薄型化而不伴之以抑制了晶片的翘曲造成的电学特性的恶化，所以能提供薄型高性能、电路信息的读出极为困难的IC卡50。
以上，虽然详细地说明了本发明的半导体集成电路，但上述各实施例中例示的遮光膜图形仅是一例，并不限定各实施例的图形形状。另外，在半导体集成电路的结构中，膜厚等各部分的尺寸、材料等并不限定于上述各实施例中所例示的尺寸、材料等，在本发明的技术思想的范围内可适当地加以变更。
虽然用优选实施例对本发明进行了说明，但可以理解，本领域的技术人员在不背离发明的宗旨和范围内可进行各种变形和变更。因此，发明应该用下述权利要求来量度。

Claims (23)

1.一种半导体集成电路，其特征在于：
具有用与半导体衬底和层间绝缘膜中的至少某一方的热膨胀系数不同的材料形成的屏蔽膜，
上述屏蔽膜具有屏蔽部和开口部，此外，被上述屏蔽部包围了其周围的独立开口部和被上述开口部包围了其周围的独立屏蔽部中的至少某一方存在多个，分散配置在芯片的整个表面上。
2.如权利要求1所述的半导体集成电路，其特征在于：
上述屏蔽部在芯片表面所占据的比例为61％以下。
3.如权利要求2所述的半导体集成电路，其特征在于：
上述屏蔽部在芯片表面所占据的比例为40％以上。
4.如权利要求1所述的半导体集成电路，其特征在于：
上述屏蔽部用导电性的金属材料形成，
上述屏蔽部中的至少一部分被电连接到固定电位上。
5.如权利要求1所述的半导体集成电路，其特征在于：
上述屏蔽部用导电性的金属材料形成，且上述屏蔽膜在上述半导体衬底的表面侧至少存在2层，
各层的上述屏蔽部中的至少一部分被电连接到固定电位上，
最上层以外的上述屏蔽膜被构图，使得被上述开口部包围了其周围的独立屏蔽部存在1个以上。
6.如权利要求1所述的半导体集成电路，其特征在于：
上述屏蔽膜在上述半导体衬底的表面侧至少存在2层，上层侧的上述屏蔽膜被构图，使得上述屏蔽部屏蔽下层侧的上述屏蔽膜的上述开口部。
7.如权利要求6所述的半导体集成电路，其特征在于：
上层侧的上述屏蔽膜被构图为在被上述屏蔽部包围了其周围的独立开口部和被上述开口部包围了其周围的独立屏蔽部中的至少某一方被周期性地重复配置在正交的2个方向上的周期性图形，
下层侧的上述屏蔽膜被构图为在上述2个方向以各自的重复间距的一半错开了上述周期性图形的周期性图形。
8.如权利要求1所述的半导体集成电路，其特征在于：
在上述半导体衬底的表面侧形成电路部，
在上述半导体衬底的背面形成使从上述背面向上述半导体衬底的表面侧入射的红外线不规则反射的粗糙面。
9.如权利要求1所述的半导体集成电路，其特征在于：
在上述半导体衬底的表面侧和背面侧双方各有至少1层上述屏蔽膜。
10.如权利要求1所述的半导体集成电路，其特征在于：
在上述半导体衬底的背面侧进行使晶体缺陷密度增大的处理。
11.一种半导体集成电路，其特征在于：
具有用与半导体衬底和层间绝缘膜中的至少某一方的热膨胀系数不同的材料形成的屏蔽膜，
上述屏蔽膜具有屏蔽部和开口部，在通过屏蔽上述屏蔽部内的电路元件和电路布线的部分的与上述半导体衬底的表面平行的任意的直线上，上述开口部存在多个。
12.如权利要求11所述的半导体集成电路，其特征在于：
在上述直线上存在的上述屏蔽部的长度为200μm以下。
13.如权利要求11所述的半导体集成电路，其特征在于：
上述屏蔽部在芯片表面所占据的比例为61％以下。
14.如权利要求13所述的半导体集成电路，其特征在于：
上述屏蔽部在芯片表面所占据的比例为40％以上。
15.如权利要求11所述的半导体集成电路，其特征在于：
上述屏蔽部用导电性的金属材料形成，
上述屏蔽部中的至少一部分被电连接到固定电位上。
16.如权利要求11所述的半导体集成电路，其特征在于：
上述屏蔽部用导电性的金属材料形成，且上述屏蔽膜在上述半导体衬底的表面侧至少存在2层，
各层的上述屏蔽部中的至少一部分被电连接到固定电位上，
最上层以外的上述屏蔽膜被构图，使得被上述开口部包围了其周围的独立屏蔽部存在1个以上。
17.如权利要求11所述的半导体集成电路，其特征在于：
上述屏蔽膜在上述半导体衬底的表面侧至少存在2层，上层侧的上述屏蔽膜被构图，使得上述屏蔽部屏蔽下层侧的上述屏蔽膜的上述开口部。
18.如权利要求17所述的半导体集成电路，其特征在于：
上层侧的上述屏蔽膜被构图为在被上述屏蔽部包围了其周围的独立开口部和被上述开口部包围了其周围的独立屏蔽部中的至少某一方被周期性地重复配置在正交的2个方向上的周期性图形，
下层侧的上述屏蔽膜被构图为在上述2个方向以各自的重复间距的一半错开了上述周期性图形的周期性图形。
19.如权利要求11所述的半导体集成电路，其特征在于：
在上述半导体衬底的表面侧形成电路部，
在上述半导体衬底的背面形成使从上述背面向上述半导体衬底的表面侧入射的红外线不规则反射的粗糙面。
20.如权利要求11所述的半导体集成电路，其特征在于：
在上述半导体衬底的表面侧和背面侧双方各有至少1层上述屏蔽膜。
21.如权利要求11所述的半导体集成电路，其特征在于：
在上述半导体衬底的背面侧进行使晶体缺陷密度增大的处理。
22.一种IC卡，其特征在于：
安装了权利要求1所述的半导体集成电路。
23.一种IC卡，其特征在于：
安装了权利要求11所述的半导体集成电路。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928443A (zh) * 2013-01-11 2014-07-16 日月光半导体制造股份有限公司 堆叠式封装模块与其制造方法、电子装置
CN105452153A (zh) * 2013-06-25 2016-03-30 美国亚德诺半导体公司 使用有源电路封装的mems器件中用于屏蔽与偏置的装置和方法
CN107078056A (zh) * 2014-10-08 2017-08-18 索尼半导体解决方案公司 层叠型装置、制造方法及电子设备
CN111480225A (zh) * 2017-12-20 2020-07-31 索尼半导体解决方案公司 半导体装置

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005022473B4 (de) 2005-05-14 2007-05-24 Forschungszentrum Karlsruhe Gmbh Vorrichtung zur Dämpfung von Reflexionen elektromagnetischer Wellen, Verfahren zu ihrer Herstellung und ihre Verwendung
GB0523437D0 (en) * 2005-11-17 2005-12-28 Imp College Innovations Ltd A method of patterning a thin film
JP4436334B2 (ja) * 2006-03-02 2010-03-24 パナソニック株式会社 シールド基板、半導体パッケージ、及び半導体装置
JP4908899B2 (ja) * 2006-04-07 2012-04-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US8309453B2 (en) * 2007-01-29 2012-11-13 United Microelectronics Corp. Multilevel interconnects structure with shielding function and fabricating method thereof
JP5085487B2 (ja) * 2008-05-07 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5546895B2 (ja) * 2009-04-30 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
FR2951016B1 (fr) 2009-10-05 2012-07-13 St Microelectronics Rousset Procede de protection d'une puce de circuit integre contre des attaques laser
FR2950997B1 (fr) * 2009-10-05 2011-12-09 St Microelectronics Rousset Puce de circuit integre protegee contre des attaques laser
EP2306518B1 (fr) * 2009-10-05 2014-12-31 STMicroelectronics (Rousset) SAS Méthode de protection d'une puce de circuit intégré contre une analyse par attaques laser
KR101276606B1 (ko) * 2009-12-04 2013-06-19 한국전자통신연구원 전자파 저감 반도체 칩
FR2980636B1 (fr) * 2011-09-22 2016-01-08 St Microelectronics Rousset Protection d'un dispositif electronique contre une attaque laser en face arriere, et support semiconducteur correspondant
GB201311834D0 (en) * 2013-07-02 2013-08-14 Qinetiq Ltd Electronic hardware assembly
KR102649896B1 (ko) 2015-03-31 2024-03-22 하마마츠 포토닉스 가부시키가이샤 반도체 장치
EP4216274A3 (en) * 2015-12-29 2023-09-27 Secure-IC SAS System and method for protecting an integrated circuit (ic) device
TWI694569B (zh) * 2016-04-13 2020-05-21 日商濱松赫德尼古斯股份有限公司 半導體裝置
US10903173B2 (en) * 2016-10-20 2021-01-26 Palo Alto Research Center Incorporated Pre-conditioned substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0669040B2 (ja) * 1985-05-13 1994-08-31 株式会社東芝 光半導体装置
US5325094A (en) * 1986-11-25 1994-06-28 Chomerics, Inc. Electromagnetic energy absorbing structure
JPH02209735A (ja) * 1989-02-09 1990-08-21 Seiko Epson Corp 半導体装置
US5329155A (en) * 1990-04-24 1994-07-12 Xerox Corporation Thin film integrated circuit resistor
JPH0574771A (ja) 1991-09-17 1993-03-26 Nec Corp 集積回路
US5389738A (en) * 1992-05-04 1995-02-14 Motorola, Inc. Tamperproof arrangement for an integrated circuit device
WO2000028399A1 (de) * 1998-11-05 2000-05-18 Infineon Technologies Ag Schutzschaltung für eine integrierte schaltung
JP2003078022A (ja) * 2001-09-06 2003-03-14 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP4274730B2 (ja) * 2002-01-30 2009-06-10 株式会社ルネサステクノロジ 半導体集積回路装置
US6888063B1 (en) * 2003-10-15 2005-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device and method for providing shielding in radio frequency integrated circuits to reduce noise coupling

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928443A (zh) * 2013-01-11 2014-07-16 日月光半导体制造股份有限公司 堆叠式封装模块与其制造方法、电子装置
CN103928443B (zh) * 2013-01-11 2018-01-09 日月光半导体制造股份有限公司 堆叠式封装模块与其制造方法、电子装置
CN105452153A (zh) * 2013-06-25 2016-03-30 美国亚德诺半导体公司 使用有源电路封装的mems器件中用于屏蔽与偏置的装置和方法
US10081535B2 (en) 2013-06-25 2018-09-25 Analog Devices, Inc. Apparatus and method for shielding and biasing in MEMS devices encapsulated by active circuitry
CN107078056A (zh) * 2014-10-08 2017-08-18 索尼半导体解决方案公司 层叠型装置、制造方法及电子设备
CN111480225A (zh) * 2017-12-20 2020-07-31 索尼半导体解决方案公司 半导体装置

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