KR20050020684A - 반도체 집적 회로 - Google Patents

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Abstract

반도체 기판(4)과 층간 절연막(7) 중 적어도 어느 한쪽과 열 팽창율이 서로 다른 재질로 형성되어 이루어지는 차폐막(1)을 갖는 반도체 집적 회로(100)에서, 차폐막(1)은 차폐부(9)와 개구부(12)를 갖고, 또한, 차폐부(9)에 주위를 둘러싸인 독립 개구부(12a), 및, 개구부(12)에 주위를 둘러싸인 독립 차폐부(11) 중의 적어도 어느 한쪽이, 복수 존재하고, 칩 표면 전체에 분산되어 배치되어 있다. 혹은, 차폐부(9) 내의 회로 소자(21)와 회로 배선(16)을 차폐하는 부분을 통과하는 반도체 기판(4)의 표면(4a)과 평행한 임의의 직선 상에 개구부(12)가 복수 존재한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 반도체 집적 회로에 관한 것으로, 특히, 다층 배선 구조를 갖는 반도체 집적 회로에 적용하기에 유효한 기술에 관한 것이다.
반도체 집적 회로에서는, 미세 가공 기술과 회로 기술의 진보에 의해, 반도체 기판의 표면측에 대규모의 회로 소자군을 형성함과 함께, 절연층 및 전기적으로 접속되는 배선층을 교대로 적층한 다층 배선 구조를 갖는 제품이 생성되어 있다. 이 반도체 집적 회로 중에는, 중요한 기밀 정보가 기억되어 있는 기억 소자가 있는 것이나, 고도의 지적 재산을 포함하는 회로가 구성되어 있는 것도 있기 때문에, 제3자에 의해 정보의 개찬이나 해석 등이 행해지지 않도록 대책을 마련해 놓는 것이 바람직한 경우가 있다.
또한, 반도체 집적 회로 내의 클럭 신호 등의 진폭에 의해, 반도체 집적 회로의 외측에 전자 노이즈를 복사해, 다른 반도체 집적 회로를 오동작시키는 등의 문제나, 반대로 다른 것으로부터의 전자 노이즈에 의해 반도체 집적 회로가 오동작할 위험성이 있었다. 종래, 이들을 방지하기 위해, 예를 들면, 일본 특개평5-74771호 공보(종래예)에 개시되어 있는 방법이 채용되고 있다. 이 종래예에 개시된 구조에서는, 도 18 및 도 19에 도시한 바와 같이, 다층 배선 구조를 갖고, 신호 입출력용의 단자(2a)를 피하여 반도체 집적 회로의 표면의 거의 전면을 피복하도록 차폐막(1)이 형성되어 있다.
그러나, 상기한 바와 같이 반도체 칩 표면의 거의 전면에 차폐막(1)을 형성함으로써, 차폐막(1)과 차폐막 아래의 층간 절연막(7)과의 열 팽창율의 차이, 또한 차폐막(1)과 반도체 기판(4)의 열 팽창율의 차이로부터 발생하는 응력이 보다 커지게 되어, 차폐막(1)과 층간 절연막(7)과의 어긋남, 또한, 반도체 칩의 박형 시에 휘어짐이 커지게 되는 문제가 발생한다.
예를 들면, 차폐막으로서 이용한 알루미늄막과 층간 절연막에 이용한 질화 규소막에서는, 차폐막으로서 이용한 알루미늄막쪽이, 열 팽창율이 크다. 따라서, 반도체 제조 공정 내의 열 처리 공정을 통과할 때에, 차폐막쪽이 층간 절연막보다 팽창하게 된다. 이 팽창을 알루미늄막에서 흡수할 수 있으면 되지만, 거의 전면에 알루미늄막이 피복되어 있기 때문에 열 팽창을 흡수할 수 없어, 웨이퍼 중앙부가 돌출된 볼록 상태의 휘어짐을 발생시키거나, 또는 차폐막과 층간 절연막에 어긋남이 발생하게 되어, 디바이스를 동작 불량에 이르게 하는 결과로 된다.
또한, IC 카드 등의 박형의 반도체 장치에서는, 실장하는 반도체 칩의 두께를 200㎛ 미만으로 하는 경우도 있고, 이 경우, 예를 들면 차폐막의 알루미늄막과 반도체 기판의 단결정 실리콘의 열 팽창율에서는 전자쪽이 커서, 보다 현저하게 휘어짐이 발생하게 된다.
또한, 반도체 기판 이면측으로부터의 적외선 조사에 의한 해석을 방지하는 방법으로서, 반도체 기판 이면측에 기판 표면과 비평행한 면을 형성한 경우, 반도체 기판의 표면측 중앙부가 볼록 상태로 되는 휘어짐이 발생한다. 이들 반도체 기판의 표면에, 차폐막을 전면에 피복한 경우, 해당 휘어짐은 보다 현저하게 커지기 때문에, 전면의 차폐막을 사용하는 것은 곤란하다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 그 목적은, 차폐층의 열 팽창에 의한 응력을 완화하면서, 부정 행위 목적의 해석이 불가능, 혹은, 매우 곤란한 반도체 집적 회로 및 IC 카드를 제공하는 것에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 집적 회로는, 반도체 기판과 층간 절연막 중 적어도 어느 한쪽과 열 팽창율이 서로 다른 재질로 형성되어 이루어지는 차폐막을 갖는 반도체 집적 회로로서, 상기 차폐막은 차폐부와 개구부를 갖고, 또한, 상기 차폐부에 주위를 둘러싸인 독립 개구부, 및, 상기 개구부에 주위를 둘러싸인 독립 차폐부 중 적어도 어느 한쪽이, 복수 존재하고, 칩 표면 전체에 분산되어 배치되어 있다. 이상이, 본 발명에 따른 반도체 집적 회로의 제1 기본적 특징이다.
본 발명의 반도체 집적 회로는, 또한, 반도체 기판과 층간 절연막 중 적어도 어느 한쪽과 열 팽창율이 서로 다른 재질로 형성되어 이루어지는 차폐막을 갖는 반도체 집적 회로로서, 상기 차폐막은 차폐부와 개구부를 갖고, 상기 차폐부 내의 회로 소자와 회로 배선을 차폐하는 부분을 통과하는 상기 반도체 기판의 표면과 평행한 임의의 직선 상에 상기 개구부가 복수 존재한다. 이상이, 본 발명에 따른 반도체 집적 회로의 제2 기본적 특징이다.
본 발명의 반도체 집적 회로는, 더 바람직하게는, 상기 제2 기본적 특징에 있어서, 상기 직선 상에 존재하는 상기 차폐부의 길이가 200㎛ 이하이다.
본 발명의 반도체 집적 회로는, 더 바람직하게는, 상기 어느 하나의 기본적 특징에 있어서, 상기 차폐부의 칩 표면에 차지하는 비율이 61% 이하이다.
본 발명의 반도체 집적 회로는, 더 바람직하게는, 상기 어느 하나의 기본적 특징에 있어서, 상기 차폐부의 칩 표면에 차지하는 비율이 40% 이상이다.
상기 본 발명에 따른 반도체 집적 회로에 따르면, 차폐막이 칩 전면을 일정한 차폐율로 피복하기 때문에, 반도체 집적 회로를 밀봉하는 수지를 개봉하여, 반도체 기판 표면측을 노출시켜도, 반도체 기판 상에 형성된 회로 소자나 회로 배선의 칩 밖으로부터의 시인 관측이나 전자 빔 등의 탐침에 의한 회로 해석이 매우 곤란하게 된다. 특히, 개구부의 폭을 좁게 함으로써, 물리적, 혹은, 전자 빔 등에 의한 전자적인 탐침(프로빙)이 매우 곤란 혹은 불능으로 된다. 개구부의 폭은, 예를 들면, 10㎛ 정도 혹은 그 이하가 바람직하다. 이 경우, 개구부의 길이는 폭보다 길어도 상관없다. 이 결과, 부정의 목적으로, 반도체 집적 회로 내의 정보가 추출되는 것을 효과적으로 방지할 수 있다.
또한, 차폐막이 금속 배선층에 이용하는 알루미늄 등의 금속인 경우에는, 그 상기 효과가 현저하지만, 반도체 기판이나 층간 절연막과의 열 팽창율의 차에 의해 웨이퍼의 휘어짐이 문제로 되는 곳, 차폐막의 개구부, 즉, 차폐막의 차폐부와 개구부와의 경계 부분이 칩 전면에 걸쳐, 일정하게 분산되어 존재하기 때문에, 반도체 집적 회로의 제조 공정 도중의 열 처리에 의해 차폐막이 팽창되어도, 차폐부와 개구부와의 경계 부분에서 해당 팽창을 칩 전면에 걸쳐 흡수할 수 있기 때문에, 웨이퍼의 휘어짐의 발생을 억제할 수 있어, 디바이스의 전기적 특성이 손상될 우려도 없다.
특히, 제2 기본적 특징에 있에서, 회로 소자나 회로 배선은, 칩 면적의 유효 이용을 고려하면, 일반적으로 칩 단부를 제외하고 칩 전면에 분산되어 형성되기 때문에, 이것을 차폐하는 부분을 통과하는 임의의 직선은, 칩 전면에 걸쳐 존재하고, 이러한 직선 상에 복수의 개구부가 존재하는 것은, 칩 전면에 개구부가 일정하게 분산되어 있는 것을 담보한다. 또한, 이 직선이 모두 복수의 개구부를 갖기 때문에, 차폐부가 한 덩어리로서 긴 직선 부분을 갖지 않게 되어, 상기 열 팽창 흡수에 의한 응력을 완화하는 효과가 확실하게 담보된다. 특히, 그 직선 부분이 200㎛ 이하로 확실하게 제한되면, 상기 응력 완화 효과가 현저해진다.
또한, 상기 차폐부의 칩 표면에 차지하는 비율이 61% 이하로 제한함으로써도, 칩 전면에 일정하게 분산된 개구부의 면적을 39% 이상 확보할 수 있기 때문에, 상기 응력 완화 효과를 확실하게 발휘할 수 있다. 또한, 상기 차폐부의 칩 표면에 차지하는 비율을 40% 이상 확보함으로써, 개구부 면적이 치우쳐 불필요하게 커지는 것을 방지할 수 있어, 차폐부에 의한 회로 차폐 효과가 손상되는 것을 억제함과 함께, 차폐막 패턴의 에칭 시의 마이크로 로딩 효과(큰 패턴 부분에 비해, 미세한 패턴 부분의 에칭 레이트가 낮아지는 현상)를 억제할 수 있고, 또한, 웨이퍼(반도체 기판)의 이면 연마 후의 칩 두께의 균일성을 향상할 수 있다.
본 발명의 반도체 집적 회로는, 더 바람직하게는, 상기 어느 하나의 기본적 특징에 있어서, 상기 차폐부가 도전성의 금속 재료로 형성되고, 상기 차폐부의 적어도 일부가, 고정 전위에 전기적으로 접속되어 있다.
본 발명의 반도체 집적 회로는, 더 바람직하게는, 상기 어느 하나의 기본적 특징에 있어서, 상기 차폐막은, 상기 차폐부가 도전성의 금속 재료로 형성되며, 또한, 상기 반도체 기판의 표면측에 적어도 2층 존재하고, 각 층의 상기 차폐부의 적어도 일부가, 고정 전위에 전기적으로 접속되며, 최상층 이외의 상기 차폐막은, 상기 개구부에 주위를 둘러싸인 독립 차폐부가 1개 이상 존재하도록 패턴 형성되어 있다.
상기 본 발명의 반도체 집적 회로에 따르면, 차폐부를 전기적으로 부유 상태로 하고 있기 때문에, 보다 효과적인 전자기학적인 차폐가 가능하게 되어, 반도체 집적 회로로부터 방출되는 전자 복사 노이즈나 외부로부터의 전자 노이즈의 영향을 더욱 경감할 수 있다. 또한, 차폐부를 반도체 집적 회로의 회로 소자에 접속하는 접지 전위나 전원 전위를 공급하는 전원 공급선으로 한 경우, 회로 배선용의 금속 배선층으로부터 전원선을 생략하는 것이 가능하게 되어 반도체 칩의 면적을 작게 할 수 있다고 하는 이점도 있다. 또한, 칩 전체에 걸치는 전원선의 주회가, 다른 회로 배선의 제약을 받지 않고 칩 전면에 미치게 하는 것이 가능하기 때문에, 전원선의 배선 저항 성분이나 유도 성분을 대폭 저감할 수 있어, 전원 전위의 변동을 억제할 수 있어, 전기적 특성의 향상을 기대할 수 있다.
특히, 차폐막이 도전성의 금속 재료로 형성되며, 또한, 상기 반도체 기판의 표면측에 적어도 2층 존재하는 경우, 적어도 2층의 차폐막을 서로 다른 전위의 전원선으로서 사용할 수 있어, 상기 칩 면적의 축소 효과가 보다 현저해진다. 또한, 차폐막의 2층 이상을 전원선으로서 사용하는 경우에, 상층측의 전원선의 전위를, 최하층의 차폐막보다 하층의 금속 배선층에 연락할 필요가 발생하지만, 최상층 이외의 차폐막의 독립 차폐부를 그 중계점으로 하여 이용함으로써, 모든 차폐막의 고정 전위를, 회로 소자에 공급하는 것이 가능하게 된다. 특히, 독립 차폐부를 일정하게 분산하여 배치함으로써, 모든 회로 소자에 자유롭게 고정 전위의 공급이 가능하게 된다. 또한, 회로 소자부의 레이아웃 설계의 자유도도 향상되어, 결과로서 회로의 전기적 특성의 향상을 기대할 수 있다.
본 발명의 반도체 집적 회로는, 더 바람직하게는, 상기 어느 하나의 기본적 특징에 있어서, 상기 차폐막이, 상기 반도체 기판의 표면측에 적어도 2층 존재하고, 상층측의 상기 차폐막은, 상기 차폐부가 하층측의 상기 차폐막의 상기 개구부를 차폐하도록 패턴 형성되어 있다. 더 바람직하게는, 상층측의 상기 차폐막이, 상기 차폐부에 주위를 둘러싸인 독립 개구부, 및, 상기 개구부에 주위를 둘러싸인 독립 차폐부 중 적어도 어느 한쪽이, 직교하는 2방향으로 주기적으로 반복하여 배치된 주기적 패턴으로 패턴 형성되어 있고, 하층측의 상기 차폐막이, 상기 주기적 패턴을 상기 2방향으로 각각의 반복 피치의 절반만큼 어긋난 주기적 패턴으로 패턴 형성되어 있다.
상기 본 발명의 반도체 집적 회로에 따르면, 1층의 차폐막 패턴만으로도 부정 행위 목적의 해석을 방지할 수 있지만, 또한, 복수층의 차폐막이 중첩되어, 반도체 집적 회로의 거의 전면을 차폐하는 것이 가능하게 되어, 차폐막 아래의 회로 소자부의 해석이 보다 한층 더 곤란하게 되어 기밀성이 향상된다. 여기서, 각 층의 차폐막의 패턴 형상은 서로 동일 형상일 필요는 없다.
또한, 2개의 층의 차폐막을 패턴 형성함으로써, 반도체 집적 회로의 거의 전면을 차폐할 수 있을 뿐만 아니라, 차폐막의 패턴 형상을 개개로 설계하는 시간을 생략할 수 있어, 차폐막의 패턴 설계에 소비하는 시간을 단축하는 것이 가능하게 된다.
본 발명의 반도체 집적 회로는, 더 바람직하게는, 상기 어느 하나의 기본적 특징에 있어서, 상기 반도체 기판의 표면측에 회로부가 형성되며, 상기 반도체 기판의 이면에, 상기 이면으로부터 상기 반도체 기판의 표면측을 향하여 입사하는 적외선을 난반사시키는 조면이 형성되어 있다.
본 발명의 반도체 집적 회로는, 더 바람직하게는, 상기 어느 하나의 기본적 특징에 있어서, 상기 반도체 기판의 표면측과 이면측의 양방에, 상기 차폐막을 적어도 1층씩 갖는다.
본 발명의 반도체 집적 회로는, 더 바람직하게는, 상기 어느 하나의 기본적 특징에 있어서, 상기 반도체 기판의 이면측에 결정 결함 밀도를 증대시키는 처리가 실시되어 있다.
상기 본 발명의 반도체 집적 회로에 따르면, 반도체 기판의 이면측으로부터 적외선을 입사하여, 반도체 기판 표면측에 형성된 회로 소자부의 해석을 방지할 수 있다.
특히, 반도체 기판의 이면에 적외선을 난반사시키는 조면이 형성되어 있는 구성에서는, 반도체 기판 표면측의 회로 소자부의 이면측으로부터의 관측을 방지하는 것이 가능하게 된다. 또한, 반도체 기판 표면과 비평행한 면 등을 반도체 기판 이면측에 형성하여 상기 조면으로 한 경우에, 반도체 기판에 스트레스가 부여되어, 반도체 기판에 볼록 상태의 휘어짐이 발생하고, 또한, 종래와 같이 차폐막을 칩 전면에 형성한 경우, 볼록 상태의 휘어짐은 더욱 현저해지지만, 상기한 바와 같이 차폐막을 패턴 형성함으로써, 차폐막과 반도체 기판 또는 층간 절연막의 열 팽창율의 차이에 의한 응력이 완화되어, 반도체 기판의 이면에 적외선을 난반사시키는 조면을 형성하는 것이 가능해져, 상기 이면으로부터의 관측을 방지하는 효과를 발휘할 수 있다.
또한, 반도체 기판의 이면측에도 표면측과 동일하게 패턴 형성된 차폐막이 형성되어 있으면, 반도체 기판 이면측으로부터 입사한 적외선의 난반사를 촉진하여, 반도체 기판 표면측의 회로 소자부의 이면측으로부터의 관측을 방지하는 것이 가능하게 된다. 또한, 반도체 기판 표면측에 형성된 차폐막에 의해, 반도체 기판은 어느 정도의 볼록 상태의 휘어짐이 발생하지만, 반도체 기판 이면측에 형성된 차폐막에 의해, 반대로 반도체 기판은 오목 상태의 휘어짐이 발생하기 때문에, 반도체 기판 양측의 차폐막의 존재에 의해, 양자의 굽힘 응력이 상쇄되어, 반도체 기판의 휘어짐은 경감된다.
또한, 반도체 기판의 이면측에 결정 결함 밀도를 증대시키는 처리가 실시되어 있는 경우에는, 반도체 기판의 이면측의 결함 밀도가 통상의 양품 웨이퍼의 결정 결함 밀도보다 많아지기 때문에, 반도체 기판 이면측으로부터 입사한 적외선은 반도체 기판 중의 결정 결함에 의해 난반사되어, 반도체 기판 표면측의 회로 소자부의 이면측으로부터의 관측을 방지하는 것이 가능하게 된다.
상기 목적을 달성하기 위한 본 발명에 따른 IC 카드는, 본 발명에 따른 반도체 집적 회로를 실장한 것을 특징으로 한다.
본 발명에 따른 IC 카드에 따르면, 실장되는 반도체 집적 회로가 상기 본 발명에 따른 반도체 집적 회로에 의한 작용 효과를 발휘하기 때문에, 결과로서 마찬가지의 작용 효과를 갖는 부정 행위 목적의 해석이 불가능, 혹은, 매우 곤란한 IC 카드가 얻어진다.
<실시예>
본 발명에 따른 반도체 집적 회로(이하, 적절하게 「본 발명 회로」라고 함)의 일 실시예에 대해, 도면에 기초하여 설명한다. 또한, 도면의 부호는, 설명의 간단화를 위해, 종래예에 개시된 구조에서의 동일한 부위에는 동일한 부호를 붙이고 있다.
<제1 실시예>
도 1에, 제1 실시예에 따른 본 발명 회로(100)의 단면 구조를 모식적으로 도시한다. 도 1에 도시한 바와 같이, 본 발명 회로(100)는, 단결정 실리콘 기판 등의 반도체 기판(4)의 표면(4a)측에, 통상의 반도체 제조 프로세스를 이용하여, 예를 들면, MOSFET, 다이오드, 저항 등으로 구성되는 회로 소자부(21)를 형성하고, 또한, 회로 소자부(21) 상호간의 신호 배선이나, 본 발명 회로(100)의 외부와의 신호의 입출력을 위한 신호 배선을, 금속 배선(16)을 이용하여 형성한다. 금속 배선(16)은, 반도체 기판(4)의 표면(4a)측의 회로 소자부(21)보다 상층부에 형성되며, 또한, 회로 소자부(21)와 금속 배선(16)으로 이루어지는 회로 구조부(20)의 상층에 금속 배선(16)과 동일한 금속층에 의한 차폐막(1)이 형성되어 있다. 차폐막(1)은, 후술하는 바와 같이, 차폐부(9)와 개구부(12)를 갖고 있다. 도 1의 예에서는, 금속 배선(16) 및 차폐막(1)의 차폐부(9)는, 3층 금속 배선 프로세스를 이용하여 실현되어 있지만, 금속 배선의 층수는 3층에 한정되는 것은 아니다. 각 금속 배선(16)과 차폐부(9)는, 층간 절연막(7)에 의해 서로 전기적으로 절연되어 있다. 또한, 상하간에서, 각 금속 배선(16)과 차폐부(9)를 전기적으로 접속하는 경우에는, 접속층(14)을 통해 접속된다. 또한, 차폐막(1)의 상부에는 보호막(19)이 형성되며, 후술하는 차폐막(1)의 개구부(12)는 보호막(19)으로 충전된다.
본 실시예에서는, 예를 들면, 신호 배선용의 금속 배선(16) 및 차폐막(1)의 차폐부(9)는, 상측으로부터 TiN/Ti/AlCu/TiN/Ti의 5층의 금속 재료로 형성되고, 각각의 막 두께는, 금속 배선(16)이 0.535㎛이고, 차폐부(9)가 0.76㎛이다. 금속 배선(16) 사이, 및, 금속 배선(16)과 차폐막(1) 사이의 각 층간 절연막(7)은, 막 두께 약 1㎛의 P-TEOS/HDP막이다.
본 실시예에서는, 차폐막(1)은, 칩 표면 전체를 차폐부(9)의 상기 금속 재료로 100% 피복하는 것이 아니라, 칩 표면 전체에 일정하게 분산된 개구부(12)를 형성하고, 본 발명 회로의 제조 공정(웨이퍼 단계) 도중에서의 열 처리에 의한 반도체 기판(4) 및 층간 절연막(7)과의 열 팽창율의 차이에 의한 응력을 완화하는 대책이 취해지고 있다. 즉, 차폐막(1)의 차폐부(9) 이외의 부분이 개구부(12)로 된다. 여기서, 개구부(12)는, 1) 차폐부(9)에 주위를 둘러싸인 독립 개구부(12a), 및, 차폐부(9) 내의 개구부(12)에 주위를 둘러싸인 독립 차폐부(11) 중 적어도 어느 한쪽을, 칩 표면 전체에 복수 분산하여 배치하는 것, 혹은, 2) 차폐부(9) 내의 회로 소자부(21)와 회로 배선을 차폐하는 부분을 통과하는 반도체 기판(4)의 표면과 평행한 임의의 직선(임의로 「판정 직선」이라고 함) 상에 개구부(12)가 복수 존재하는 것을 기준으로 하여 작성한다. 여기서, 2)는, 판정 직선으로서 칩 코너부만을 가로지르는 직선이 아니라, 칩의 중앙부를 가로지르는 직선을 상정하고, 그 판정 직선 상에 개구부(12)가 복수 존재함으로써, 칩 표면 전체에 일정하게 분산된 개구부(12)를 실현하는 것이다. 또한, 본 실시예에서는, 개구부(12)의 작성에서, 바람직하게는, 상기 2)의 판정 직선과 차폐부(9)의 중첩 부분의 길이가 200㎛를 초과하지 않도록 하고, 차폐부(9)의 칩 표면 전체에 차지하는 비율(차폐율)을 40%∼61%의 범위, 보다 바람직하게는, 50%∼60%의 범위에 들어가도록 한다.
구체적인 차폐막(1)의 패턴예(부분)를, 도 2 및 도 3에 도시한다. 도 2에 도시한 차폐막 패턴에서는, 도면에서, X 방향, Y 방향, 경사 방향의 직선 상에, 차폐부(9)가 연속하여 연결되어 있는 연속 차폐부(10), 개구부(12), 개구부(12)에 주위를 둘러싸인 독립 차폐부(11), 개구부(12)의 순서로, 차폐부(9)와 개구부(12)가 교대로 반복된다. 도 2의 패턴예에서는, 개구부(12)는 모두 차폐부(9)(연속 차폐부(10), 독립 차폐부(11))에 주위를 둘러싸인 독립 개구부(12a)로 되어 있다. 도 2에 도시한 차폐막 패턴은, X 방향 및 Y 방향으로 반복 피치 L(예를 들면, 40㎛)로, 개구부(12)가 교대로 반복되어 있다. 마름모 형상의 개구부(12)와 독립 차폐부(11)는 동일한 크기이며, 대각선의 길이는 10㎛이다. 독립 차폐부(11)의 주위에는 환 형상의 개구부(12)가 형성되어 있다. 따라서, 도 2에 도시한 차폐막 패턴에서는, 판정 직선과 차폐부(9)의 중첩 부분의 길이는 최대 약 43㎛ 내지 200㎛ 이하이고, 또한, 차폐율은 56.25%이다.
도 3에 도시한 패턴예는 도 2의 패턴예의 변형예이다. 사각형 또는 팔각형을 원형으로 하여 변경하고 있다. 또한, 도 2와 도 3에서는, 반복 피치 L은 동일하다. 이와 같이 개구부(12)의 직선 요소를 곡선화함으로써, 직선과 직선의 교차하는 각 부분에서의 응력 집중을 완화할 수 있어, 차폐막(1)에 균열이 발생하기 어렵게 된다. 도 3에 도시한 차폐막 패턴에서는, 판정 직선과 차폐부(9)의 중첩 부분의 길이는 최대 약 57㎛이고, 또한, 차폐율은 60.76%이다.
차폐막(1)은, 차폐부(9)가 전기적으로 부유 상태 그대로도, 본래의 차폐 효과는 발휘하지만, 더 바람직하게는, 차폐부(9)의 연속 차폐부(10)를, 본 발명 회로의 회로 소자부(21)에서 사용하는 접지 전위 또는 전원 전위 등의 고정 전위에 전기적으로 접속하는 것이 바람직하다. 이 결과, 전자 노이즈의 복사와 다른 것으로부터의 노이즈의 영향에 의한 오동작을 방지하는 실드 효과를 보다 양호하게 발휘하게 된다.
또한, 도 4에 도시한 바와 같이, 차폐막(1)의 차폐부(9)를 접지 전위 또는 전원 전위를 공급하는 전원 배선으로서 사용함으로써, 상기 실드 효과 외에, 금속 배선(16)에 의한 전원 배선의 주회가 불필요하게 되어, 전원 배선의 저저항화, 저인덕턴스화에 의한 전원 노이즈의 저감을 도모할 수 있음과 함께, 칩 사이즈의 축소화도 가능하게 된다. 도 4의 경우, 접지 전위 또는 전원 전위는, 필요 개소에서, 차폐부(9)로부터 접속층(14)을 통해 순차적으로 하층의 금속 배선(16)에 공급하고, 최종적으로 회로 소자부(21)에 공급된다. 또한, 차폐부(9)의 전원 배선으로서 사용되는 부분은, 도 2 또는 도 3에 도시한 차폐막 패턴에서는, 연속 차폐부(10)가 상당한다.
<제2 실시예>
도 5에, 제2 실시예에 따른 본 발명 회로(100)의 차폐막(1)의 패턴예(부분) 및 평면에서 본 구조를 도시한다. 본 발명 회로(100)의 단면 구조는 제1 실시예와 동일하다. 제1 실시예와의 상위점은, 차폐막(1)의 패턴 형상이다. 제1 실시예에서는, 차폐막 패턴은, 1개의 큰 연속 차폐부(10) 내에, 개구부(12)와 독립 차폐부(11)가 형성되어 있었지만, 제2 실시예에서는, 연속 차폐부(10)가, 분리용 스페이스(35)로, 2개의 연속 차폐부(10a, 10b)로 분단되어 있다. 이와 같이, 연속 차폐부(10)가 전기적으로 분리되어 복수 존재하는 경우에는, 각 연속 차폐부(10a, 10b)를 전위 레벨이 서로 다른 종류의 전원 배선으로서 사용할 수 있다. 이 경우, 각 연속 차폐부(10a, 10b)는, 각각 별개의 전위가 서로 다른 전원 패드(33, 34)와 접속함으로써, 차폐 효과 및 전자 노이즈의 복사와 다른 것으로부터의 노이즈의 영향에 의한 오동작을 방지하는 실드 효과를 갖게 하면서, 복수종의 전원 배선으로서 사용할 수 있다. 또한, 전원 패드(33, 34)는 동일한 전위(예를 들면, 접지 전위)이어도 상관없다. 어떻든, 각 연속 차폐부(10a, 10b)는 고정 전위에 접속되어, 상술한 실드 효과를 발휘한다.
종래에는, 도 6의 평면도, 또는, 도 7의 단면도에 개략적으로 도시한 바와 같이, 제1 회로 블록(40) 및 제2 회로 블록(41)에는, 제1 전원 공급선(43) 및 제2 전원 공급선(44)이 필요하게 되며, 제1 회로 블록(40) 및 제2 회로 블록(41)의 주변부, 또는, 제1과 제2 회로 블록간 스페이스(47a)에, 각 전원 공급선(43, 44)의 배선 스페이스를 필요로 하였다.
그러나, 본 실시예와 같이, 차폐부(9)를 전원 공급선으로서 사용한 경우, 도 8의 평면도, 또는, 도 9의 단면도에 예시한 바와 같이, 제1 연속 차폐부(10a)는 제1 접속층(45)을 통해, 제1 회로 블록(40) 및 제2 회로 블록(41)에 접속된다. 마찬가지로, 제2 연속 차폐부(10b)는 제2 접속층(46)을 통해, 제1 회로 블록(40) 및 제2 회로 블록(41)에 접속된다. 이에 의해, 제1 회로 블록(40) 및 제2 회로 블록(41)의 주변부 등에 설치하였던, 신호 배선과 동층의 금속 배선을 사용한 제1 및 제2 전원 배선의 주회를 생략하는 것이 가능하게 되어, 제1 회로 블록(40)과 제2 회로 블록(41)의 회로 블록간 스페이스(47)를, 도 8 및 도 9에 도시한 바와 같이, 종래예의 회로 블록간 스페이스(47a)에 비해 작게 할 수 있다. 그 결과, 본 발명 회로의 칩 사이즈를 축소하는 것이 가능하게 된다. 본 내용은, 다전원을 필요로 하는 반도체 집적 회로에는 특히 유효하다. 또한, 전원은 전원 패드를 통해 외부로부터 공급되는 경우와, 내부 회로(예를 들면 레귤레이터 출력)로부터 공급되는 경우 중 어느 것이어도, 차폐부(9)를 전원 공급선으로서 사용할 수 있다.
<제3 실시예>
도 10에, 제3 실시예에 따른 본 발명 회로(101)의 단면 구조를 모식적으로 도시한다. 제1 실시예에 따른 본 발명 회로(100)와의 상위점은, 차폐막(1)이 2층으로 구성되며, 상층 차폐막(1a)과 하층 차폐막(1b)을 구비하고 있는 점이다. 회로 소자부(21), 신호 배선, 각 차폐막(1a, 1b), 층간 절연막(7)의 형성 방법 및 사용하는 재료, 막 두께 등은 제1 실시예와 동일하다. 단, 하층 차폐막(1b)은, 금속 배선(16)과 동일한 막 두께로 한다.
제3 실시예에서는, 상층 차폐막(1a)과 하층 차폐막(1b)의 2층의 차폐막(1)을 사용함으로써, 완전하게 회로 구조부(20)를 차폐하는 것이 가능하게 되어, 광학 현미경 등의 광학적인 관측이나, 전자 빔 테스터에 의한 관측 등으로부터 회로 구조부(20)를 방어할 수 있다. 2층의 차폐막(1)의 각각은, 제1 실시예와 마찬가지로, 응력 완화 대책을 실시하기 위해, 칩 표면 전체에 일정하게 분산된 개구부(12)를 형성하지만, 그 개구부(12)의 작성 기준은, 기본적으로 제1 실시예에서 설명한 것과 마찬가지이다.
상층 차폐막(1a)의 차폐막 패턴은, 예를 들면, 도 2 및 도 3에 도시한 제1 실시예의 차폐막(1)의 패턴예를 사용하면 된다. 하층 차폐막(1b)의 차폐막 패턴은, 상층 차폐막(1a)과 하층 차폐막(1b)의 2층을 통해 회로 구조부(20)를 관측할 수 없으면 된다. 예를 들면, 상층 차폐막(1a)의 차폐막 패턴으로서, 도 2의 차폐막 패턴을 이용하는 경우, 하층 차폐막(1b)의 차폐막 패턴으로서는, 도 11에 도시한 차폐막 패턴을 사용하면 된다. 도 11에 도시한 차폐막 패턴은, 정확히 도 2의 차폐막 패턴의 반전 패턴으로 되어 있다. 즉, 하층 차폐막(1b)의 차폐부(9) 상에, 상층 차폐막(1a)의 개구부(12)가 위치하고, 또한, 하층 차폐막(1b)의 개구부(12) 상에, 상층 차폐막(1a)의 차폐부(9)가 위치하여, 양자의 관계가 상보 관계로 되어 있어, X 방향 및 Y 방향으로 반복 피치 L도 상층 차폐막(1a)과 하층 차폐막(1b)에서 동일하다. 도 11에 도시한 차폐막 패턴에서는, 판정 직선과 하층 차폐막(1b)의 중첩 부분의 길이는 최대 약 29㎛이고, 차폐율은 43.75%이다. 상층 차폐막(1a)과 하층 차폐막(1b)의 차폐율을 가산하면 정확히 100%로 된다.
도 11에 도시한 차폐막 패턴에서는, 모두가, 개구부(12)에 주위를 둘러싸인 독립 차폐부(11)로 구성되어 있기 때문에, 제1 실시예에서 도시한 바와 같이, 하층 차폐막(1b)의 차폐부(9)를 고정 전위에 접속하거나, 전원 배선으로서 사용할 수 없다. 또한, 도 11에 도시한 차폐막 패턴의 개구부(12)는, 모두가 독립 개구부(12a)로는 되지 않고, 주로, 개구부(12)가 연속하여 연결되어 있는 연속 개구부(12b)로 되어 있다. 따라서, 하층 차폐막(1b)을, 도 12에 도시한 바와 같은 연속 차폐부(10)로 구성되는 차폐막 패턴으로 하는 것도 바람직하다. 도 12에 도시한 바와 같은 차폐막 패턴에서는, 판정 직선과 하층 차폐막(1b)의 차폐부(9)와의 중첩 부분의 길이는 최대 약 50㎛이고, 차폐율은 53.12%이다. 도 12에 도시한 차폐막 패턴에서는, 도시하지 않았지만, 단부에서 각 연속 차폐부(10)에서 지그재그 형상으로 연결함으로써, 1개 또는 복수의 연속 차폐부(10)를 형성할 수 있어, 전원 배선으로서의 사용에 적합하게 된다.
하층 차폐막(1b)의 차폐막 패턴으로서, 예를 들면, 도 2 또는 도 3의 상층 차폐막(1a)의 차폐막 패턴을, X 방향 및 Y 방향으로 각각 L/2 시프트시킨 차폐막 패턴을 이용해도 된다. 도 2의 예에서는, 상층 차폐막(1a)의 차폐막 패턴 상의 마름모형의 독립 개구부(12a)가, 하층 차폐막(1b)의 차폐막 패턴의 마름모형의 독립 차폐부(11)에 정확히 중첩되며, 상층 차폐막(1a)의 차폐막 패턴 상의 환 형상의 독립 개구부(12a)가, 하층 차폐막(1b)의 차폐막 패턴의 연속 차폐부(10)에 정확히 중첩되어, 상층 차폐막(1a)과 하층 차폐막(1b)에서 100%의 차폐율이 실현된다. 이와 같이, 상층 차폐막(1a)과 하층 차폐막(1b)에서 동일한 차폐막 패턴을 이용할 수 있기 때문에, 새로운 차폐막 패턴 설계에 필요한 시간이 불필요하게 되어, 회로 설계 시간의 단축이 도모된다.
<제4 실시예>
도 13에, 제4 실시예에 따른 본 발명 회로(102)의 단면 구조를 모식적으로 도시한다. 제3 실시예에 따른 본 발명 회로(101)와의 상위점은, 상층 차폐막(1a)과 하층 차폐막(1b)의 차폐부(9)를 전원 배선으로서 이용하고 있는 점이다. 상층 차폐막(1a)과 하층 차폐막(1b)의 각 연속 차폐부(10)와 회로 구조부(20)의 금속 배선(16)을 접속층(14)을 통해 전기적으로 접속한다. 또한, 상층 차폐막(1a)의 연속 차폐부(10)를 금속 배선(16)에 접속하는 경우에는, 하층 차폐막(1b)의 독립 차폐부(11)를 중계하여, 일단, 하층 차폐막(1b)의 독립 차폐부(11)와 접속층(14)을 통해 전기적으로 접속하고, 하층 차폐막(1b)의 독립 차폐부(11)가 접속층(14)을 통해 금속 배선(16)에 접속하도록 한다. 따라서, 하층 차폐막(1b)의 차폐막 패턴에는, 전원 배선으로서 사용하는 연속 차폐부(10)와 중계용의 독립 차폐부(11)의 2종류의 차폐부가 필요로 되어, 양 차폐부(10, 11)는 서로 전기적으로 독립 분리되어 있을 필요가 있다.
<제5 실시예>
도 14에, 제5 실시예에 따른 본 발명 회로(103)의 단면 구조를 모식적으로 도시한다. 도 14에서는, 차폐막(1)이 1층인 경우를 예시하고 있지만, 2층 이상이어도 된다. 제1 실시예 내지 제4 실시예와의 상위점은, 반도체 기판(4)의 이면(4b)에, 이면(4b)으로부터 반도체 기판(4)의 표면(4a)측을 향하여 입사하는 적외선을 난반사시키는 조면이 형성되어 있는 점이다. 따라서, 반도체 기판(4)의 표면(4a)측의 구성은, 제1 실시예 내지 제4 실시예 중 어느 하나와 동일하다.
제1 실시예 내지 제4 실시예 중 어느 하나의 본 발명 회로(100∼102)가 웨이퍼 단계에서 형성된 후에, 웨이퍼 상태의 본 발명 회로(100∼102)를 칩 상태로 절단한다. 그 후, 칩 상태의 본 발명 회로(100∼102)의 두께가 200㎛ 미만으로 되도록, 이면(4b)측으로부터 반도체 기판(4)을 연마한다. 이 연마 시에, 도 14에 도시한 바와 같이, 반도체 기판(4)의 표면(4a)과는, 비평행한 면으로 구성되는 조면을 형성한다. 조면의 형성은, 다이싱에 의한 연삭, 샌드블러스트에 의한 연삭, 사포에 의한 연삭, 또는, 레이저 빔에 의한 연삭 등 중 어느 하나의 연삭 방법을 이용하여 실시한다. 이에 의해, 반도체 기판(4)의 표면(4a)측에서의 차폐 효과 외에, 반도체 기판(4)의 이면(4b)측으로부터 적외선을 입사시켜 행하는 부정 행위 목적의 반도체 기판(4)의 표면(4a)측의 회로 구조부(20)의 관측을 방지하는 것이 가능하게 된다.
<제6 실시예>
도 15에, 제6 실시예에 따른 본 발명 회로(104)의 단면 구조를 모식적으로 도시한다. 도 15에서는, 차폐막(1)이 1층인 경우를 예시하고 있지만, 2층 이상이어도 된다. 제1 실시예 내지 제4 실시예와의 상위점은, 반도체 기판(4)의 이면(4b)에, 이면 차폐막(1c)이 형성되어 있는 점이다. 따라서, 반도체 기판(4)의 표면(4a)측의 구성은, 제1 실시예 내지 제4 실시예 중 어느 하나와 동일하다
이면 차폐막(1c)의 차폐막 패턴은, 제1 실시예 내지 제4 실시예에서의 차폐막(1)과 같은 것을 이용하면 된다. 반도체 기판(4)의 이면(4b)측을 연마한 후에, 이면 차폐막(1c)의 증착 및 패턴 형성을 행한다. 이에 의해, 반도체 기판(4)의 표면(4a)측에서의 차폐 효과 외에, 반도체 기판(4)의 이면(4b)측으로부터 적외선을 입사시켜 행하는 부정 행위 목적의 반도체 기판(4)의 표면(4a)측의 회로 구조부(20)의 관측을 방지하는 것이 가능하게 된다. 또한, 반도체 기판(4)의 표면(4a)측에 형성된 차폐막(1)과 반도체 기판(4)의 열 팽창율의 차이에 의해, 반도체 기판(4)은 어느 정도는 웨이퍼 중앙부가 상방으로 볼록 상태로 되는 휘어짐이 발생하지만, 반도체 기판(4)의 이면(4b)측에 이면 차폐막(1c)을 형성함으로써, 이면 차폐막(1c)과 반도체 기판(4)의 열 팽창율의 차이에 의해, 반도체 기판(4)은 반대로 오목 상태의 휘어짐이 발생하려고 한다. 이에 의해, 웨이퍼에 작용하는 굽힘 응력이 상쇄되어, 반도체 기판(4)의 휘어짐은 경감된다.
<제7 실시예>
도 16에, 제7 실시예에 따른 본 발명 회로(105)의 단면 구조를 모식적으로 도시한다. 도 16에서는, 차폐막(1)이 1층인 경우를 예시하고 있지만, 2층 이상이어도 된다. 제1 실시예 내지 제4 실시예와의 상위점은, 반도체 기판(4)의 이면(4b)측의 회로 소자부(21)에 도달하지 않는 영역에, 결정 결함 밀도를 증대시키는 처리가 실시되어, 결정 결함 밀도가 통상의 양품의 반도체 기판의 결정 결함 밀도보다 크게 되어 있는 점이다. 따라서, 반도체 기판(4)의 표면(4a)측의 구성은, 제1 실시예 내지 제4 실시예 중 어느 하나와 동일하다.
제1 실시예 내지 제4 실시예 중 어느 하나의 본 발명 회로(100∼102)가 웨이퍼 단계에서 형성된 후에, 반도체 기판(4)의 이면(4b)측에만, 아르곤 가스를 접촉시킨다. 이 때, 고온의 열 처리(예를 들면, 750℃, 168시간의 열 처리)를 행함으로써, 반도체 기판(4) 내의 결정 결함(55)(예를 들면, 결함 밀도 1013/㎤ 이상의 결함)을 인공적으로 생성할 수 있어, 이면(4b)으로부터 입사하는 적외선을 생성한 결정 결함(55)으로 난반사시킬 수 있다. 이 결과, 반도체 기판(4)의 표면(4a)측에서의 차폐 효과 외에, 반도체 기판(4)의 이면(4b)측으로부터 적외선을 입사시켜 행하는 부정 행위 목적의 반도체 기판(4)의 표면(4a)측의 회로 구조부(20)의 관측을 방지하는 것이 가능하게 된다.
이상 설명한 바와 같이, 제1 실시예 내지 제4 실시예의 본 발명 회로(100∼102)에 대하여, 제5 내지 제7 실시예에서의 반도체 기판(4)의 이면(4b)측의 적외선 입사 대책 중 어느 하나를, 개별로 적용해도 되지만, 이들을 임의로 조합하여, 적용해도 상관없다.
<제8 실시예>
도 17에, 본 발명의 제8 실시예에 따른 IC 카드(50)의 평면에서 본 구성의 일례를 도시한다. IC 카드(50)는, 상기 제1 내지 제7 실시예에 따른 본 발명 장치(100∼105)를 포함하는 IC 카드 모듈(52)을 IC 카드(50)의 케이싱 내에 밀봉하여 형성되어 있다. 또한, 도 17에 예시한 IC 카드는 비접촉 인터페이스를 구비하기 위해 안테나(51)도 그 케이싱 내에 밀봉되어 있다. 이러한 구성에 의해, 상기 제1 내지 제7 실시예에 따른 본 발명 장치(100∼105)를 이용함으로써, 본 발명 장치(100∼105) 자체의 부정 행위 목적의 회로 해석을 방지함과 함께, 웨이퍼의 휘어짐을 억제한 전기적 특성의 열화를 수반하지 않고 박형화가 가능하게 되기 때문에, 박형 고성능으로, 회로 정보의 판독이 매우 곤란한 IC 카드(50)의 제공이 가능하게 된다.
이상, 상세히 본 발명에 따른 반도체 집적 회로에 대하여 설명하였지만, 상기 각 실시예에서 예시한 차광막 패턴은 일례이고, 각 실시예의 패턴 형상에 한정되는 것은 아니다. 또한, 반도체 집적 회로의 구조에서, 막 두께 등의 각 부의 치수나, 재질 등은, 상기 각 실시예에서 예시한 것에 한정되는 것이 아니라, 적절하게, 본 발명의 기술적 사상의 범위 내에서 변경 가능하다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
본 발명의 반도체 집적 회로에 따르면, 반도체 기판의 이면측으로부터 적외선을 입사하여, 반도체 기판 표면측에 형성된 회로 소자부의 해석을 방지할 수 있다.
도 1은 본 발명에 따른 반도체 집적 회로의 제1 실시예에서의 단면 구조예를 모식적으로 도시하는 부분 단면도.
도 2는 본 발명에 따른 반도체 집적 회로의 제1 실시예에서의 차폐막 패턴의 일례를 도시하는 부분 평면도.
도 3은 본 발명에 따른 반도체 집적 회로의 제1 실시예에서의 차폐막 패턴의 다른 일례를 도시하는 부분 평면도.
도 4는 본 발명에 따른 반도체 집적 회로의 제1 실시예에서의 다른 단면 구조예를 모식적으로 도시하는 단면도.
도 5는 본 발명에 따른 반도체 집적 회로의 제2 실시예에서의 차폐막 패턴의 일례와 평면에서 본 구조를 도시하는 부분 평면도.
도 6은 종래의 반도체 집적 회로에서의 평면에서 본 구조예를 모식적으로 도시하는 부분 평면도.
도 7은 종래의 반도체 집적 회로에서의 단면 구조예를 모식적으로 도시하는 부분 단면도.
도 8은 본 발명에 따른 반도체 집적 회로의 제2 실시예에서의 평면에서 본 구조예를 모식적으로 도시하는 부분 평면도.
도 9는 본 발명에 따른 반도체 집적 회로의 제2 실시예에서의 단면 구조예를 모식적으로 도시하는 부분 단면도.
도 10은 본 발명에 따른 반도체 집적 회로의 제3 실시예에서의 단면 구조예를 모식적으로 도시하는 부분 단면도.
도 11은 본 발명에 따른 반도체 집적 회로의 제3 실시예에서의 하층 차폐막의 차폐막 패턴의 일례를 도시하는 부분 평면도.
도 12는 본 발명에 따른 반도체 집적 회로의 제3 실시예에서의 하층 차폐막의 차폐막 패턴의 다른 일례를 도시하는 부분 평면도.
도 13은 본 발명에 따른 반도체 집적 회로의 제4 실시예에서의 단면 구조예를 모식적으로 도시하는 부분 단면도.
도 14는 본 발명에 따른 반도체 집적 회로의 제5 실시예에서의 단면 구조예를 모식적으로 도시하는 부분 단면도.
도 15는 본 발명에 따른 반도체 집적 회로의 제6 실시예에서의 단면 구조예를 모식적으로 도시하는 부분 단면도.
도 16은 본 발명에 따른 반도체 집적 회로의 제7 실시예에서의 단면 구조예를 모식적으로 도시하는 부분 단면도.
도 17은 본 발명에 따른 IC 카드의 일 실시예에서의 평면에서 본 구성의 일례를 모식적으로 도시하는 부분 평면도.
도 18은 종래의 반도체 집적 회로에서의 평면에서 본 구조의 일례를 도시하는 평면도.
도 19는 종래의 반도체 집적 회로에서의 단면 구조의 일례를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 차폐막
4 : 반도체 기판
4a : 표면
7 : 층간 절연막
9 : 차폐부
11 : 독립 차폐부
12 : 개구부
12a : 독립 개구부
16 : 회로 배선

Claims (23)

  1. 반도체 집적 회로에 있어서,
    반도체 기판과 층간 절연막 중 적어도 어느 한쪽과 열 팽창율이 서로 다른 재질로 형성되어 이루어지는 차폐막을 갖고,
    상기 차폐막은 차폐부와 개구부를 갖고, 또한, 상기 차폐부에 주위를 둘러싸인 독립 개구부, 및, 상기 개구부에 주위를 둘러싸인 독립 차폐부 중 적어도 어느 한쪽이, 복수 존재하고, 칩 표면 전체에 분산되어 배치되어 있는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 차폐부의 칩 표면에 차지하는 비율이 61% 이하인 반도체 집적 회로.
  3. 제2항에 있어서,
    상기 차폐부의 칩 표면에 차지하는 비율이 40% 이상인 반도체 집적 회로.
  4. 제1항에 있어서,
    상기 차폐부가 도전성의 금속 재료로 형성되며,
    상기 차폐부의 적어도 일부가, 고정 전위에 전기적으로 접속되어 있는 반도체 집적 회로.
  5. 제1항에 있어서,
    상기 차폐막은, 상기 차폐부가 도전성의 금속 재료로 형성되며, 또한, 상기 반도체 기판의 표면측에 적어도 2층 존재하고,
    각 층의 상기 차폐부의 적어도 일부가, 고정 전위에 전기적으로 접속되고,
    최상층 이외의 상기 차폐막은, 상기 개구부에 주위를 둘러싸인 독립 차폐부가 1개 이상 존재하도록 패턴 형성되어 있는 반도체 집적 회로.
  6. 제1항에 있어서,
    상기 차폐막은, 상기 반도체 기판의 표면측에 적어도 2층 존재하고, 상층측의 상기 차폐막은, 상기 차폐부가 하층측의 상기 차폐막의 상기 개구부를 차폐하도록 패턴 형성되어 있는 반도체 집적 회로.
  7. 제6항에 있어서,
    상층측의 상기 차폐막이, 상기 차폐부에 주위를 둘러싸인 독립 개구부, 및, 상기 개구부에 주위를 둘러싸인 독립 차폐부 중 적어도 어느 한쪽이, 직교하는 2방향으로 주기적으로 반복하여 배치된 주기적 패턴으로 패턴 형성되어 있고,
    하층측의 상기 차폐막이, 상기 주기적 패턴을 상기 2방향으로 각각의 반복 피치의 절반만큼 어긋난 주기적 패턴으로 패턴 형성되어 있는 반도체 집적 회로.
  8. 제1항에 있어서,
    상기 반도체 기판의 표면측에 회로부가 형성되며,
    상기 반도체 기판의 이면에, 상기 이면으로부터 상기 반도체 기판의 표면측을 향하여 입사하는 적외선을 난반사시키는 조면이 형성되어 있는 반도체 집적 회로.
  9. 제1항에 있어서,
    상기 반도체 기판의 표면측과 이면측의 양방에, 상기 차폐막을 적어도 1층씩 갖는 반도체 집적 회로.
  10. 제1항에 있어서,
    상기 반도체 기판의 이면측에 결정 결함 밀도를 증대시키는 처리가 실시되어 있는 반도체 집적 회로.
  11. 반도체 집적 회로에 있어서,
    반도체 기판과 층간 절연막 중 적어도 어느 한쪽과 열 팽창율이 서로 다른 재질로 형성되어 이루어지는 차폐막을 갖고,
    상기 차폐막은 차폐부와 개구부를 갖고, 상기 차폐부 내의 회로 소자와 회로 배선을 차폐하는 부분을 통과하는 상기 반도체 기판의 표면과 평행한 임의의 직선 상에 상기 개구부가 복수 존재하는 반도체 집적 회로.
  12. 제11항에 있어서,
    상기 직선 상에 존재하는 상기 차폐부의 길이가 200㎛ 이하인 반도체 집적 회로.
  13. 제11항에 있어서,
    상기 차폐부의 칩 표면에 차지하는 비율이 61% 이하인 반도체 집적 회로.
  14. 제13항에 있어서,
    상기 차폐부의 칩 표면에 차지하는 비율이 40% 이상인 반도체 집적 회로.
  15. 제11항에 있어서,
    상기 차폐부가 도전성의 금속 재료로 형성되며,
    상기 차폐부의 적어도 일부가, 고정 전위에 전기적으로 접속되어 있는 반도체 집적 회로.
  16. 제11항에 있어서,
    상기 차폐막은, 상기 차폐부가 도전성의 금속 재료로 형성되며, 또한, 상기 반도체 기판의 표면측에 적어도 2층 존재하고,
    각 층의 상기 차폐부의 적어도 일부가, 고정 전위에 전기적으로 접속되며,
    최상층 이외의 상기 차폐막은, 상기 개구부에 주위를 둘러싸인 독립 차폐부가 1개 이상 존재하도록 패턴 형성되어 있는 반도체 집적 회로.
  17. 제11항에 있어서,
    상기 차폐막은, 상기 반도체 기판의 표면측에 적어도 2층 존재하고, 상층측의 상기 차폐막은, 상기 차폐부가 하층측의 상기 차폐막의 상기 개구부를 차폐하도록 패턴 형성되어 있는 반도체 집적 회로.
  18. 제17항에 있어서,
    상층측의 상기 차폐막이, 상기 차폐부에 주위를 둘러싸인 독립 개구부, 및, 상기 개구부에 주위를 둘러싸인 독립 차폐부 중 적어도 어느 한쪽이, 직교하는 2방향으로 주기적으로 반복하여 배치된 주기적 패턴으로 패턴 형성되어 있고,
    하층측의 상기 차폐막이, 상기 주기적 패턴을 상기 2방향으로 각각의 반복 피치의 절반만큼 어긋난 주기적 패턴으로 패턴 형성되어 있는 반도체 집적 회로.
  19. 제11항에 있어서,
    상기 반도체 기판의 표면측에 회로부가 형성되며,
    상기 반도체 기판의 이면에, 상기 이면으로부터 상기 반도체 기판의 표면측을 향하여 입사하는 적외선을 난반사시키는 조면이 형성되어 있는 반도체 집적 회로.
  20. 제11항에 있어서,
    상기 반도체 기판의 표면측과 이면측의 양방에, 상기 차폐막을 적어도 1층씩 갖는 반도체 집적 회로.
  21. 제11항에 있어서,
    상기 반도체 기판의 이면측에 결정 결함 밀도를 증대시키는 처리가 실시되어 있는 반도체 집적 회로.
  22. 제1항의 반도체 집적 회로를 실장한 IC 카드.
  23. 제11항의 반도체 집적 회로를 실장한 IC 카드.
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