TWI248134B - Semiconductor integrated circuit - Google Patents

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TWI248134B
TWI248134B TW093122594A TW93122594A TWI248134B TW I248134 B TWI248134 B TW I248134B TW 093122594 A TW093122594 A TW 093122594A TW 93122594 A TW93122594 A TW 93122594A TW I248134 B TWI248134 B TW I248134B
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Sharp Kk
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Description

1248134 九、發明說明: 【發明所屬之技術領域】 【先前技術】 半導體積體電路由於微細加工及電路技術之進 =導體基板之表面側形成大規模之電路元件群,同時 二^互堆疊絕緣層及電性連接之配線層之多層配線構造 ^…於此半導體積體電路之中,由於有記憶重要機贫 -貝訊之記憶元件者,或構成含有高度智慧財產之電路者: 故有時期望能實施對策以使第二 解析#。 使弟—者無法進仃魏的窥改或 此外’由於半導體積體電路内時脈訊號等之振幅, 电、才隹。fl幸田射於半導體積體電路之外側使其他之半導 體電路錯誤動作等問題,或相反地由於來自其他之電磁: 訊而半導體積體電路產生錯誤動作之危險性。以往,為防 止此等,採用例如特開平5_74771號公報(先前⑷所揭示之 方法。揭示於該先前例之構造中,如圖18及圖19所示,呈 有多層配線構造’以避開輸出人訊號用之端子2a,而覆Z 半導體積體電路表面之大致全面之方式設置遮蔽m。… 2而’如上述般藉由於半導體晶片纟面之大致*面設置 遮蔽膜1’會產生由於遮蔽膜丨及遮蔽膜下之層間絕緣膜7之 熱膨脹係數之差異’或遮蔽及半導體基板4之熱膨服係 94848.doc 1248134 數之差異所產生的應力變得更大,遮蔽膜丨及層間絕緣膜7 的偏離,或半導體晶片薄型時翹曲變大之問題。 例如,於使用作為遮蔽膜及使用於層間絕緣膜之氮化矽 膜,作為遮蔽膜使用之鋁膜熱膨脹係數大。因此,經過半 導體製程内之熱處理步驟時,遮蔽膜較層間絕緣膜膨脹。 右鋁膜可吸收此膨脹即可,惟因幾乎全面覆蓋鋁臈而無法 吸收熱膨脹。產生晶圓中央部突出之凸狀翹曲,再進一步 於遮蔽膜與層間絕緣膜產生偏離,導致元件動作不良之結 果。 Μ 此外,1C卡等薄型之半導體裝置中,亦有以安裝之半導 體晶片之厚度為小於·㈣者,此情形,例如在遮蔽膜之 鋁膜與半導體基板之單晶矽之熱膨脹係數方面,前者較 大’則更顯著產生翹曲。 乂 此外,作為防止藉由由半導體基板背面側之紅外線照射 之解析之方法,於半導體基板背面側形成與基板表面非平 行面之h形,產生半導體基板表面側中央部呈凸狀之翹 曲口於此等之半導體基板之表面,全面覆蓋遮蔽膜之情 形"亥涊曲更加顯著地變大,故難以使用全面遮蔽膜。 【發明内容】 ' 本無明乃鑑於上述問題點所成者,其目的在於提供一種 一面緩和由遮蔽層之熱膨脹所產生之應力,一面不法行為 目的之解析不可能或極為困難之半導體積體電路及1C卡。 為達成上述目的之關於本發明之半導體積體電路,係於 /、有以熱%脹係數與半導體基板及層間絕緣膜之至少任何 94848.doc 1248134 二方:異之材質形成之遮蔽膜之半導體 遮敝膜具有遮蔽部及開口部, ㉟中’別述 圍之獨立開口部及為前、Λ 遮敝部所包圍周 之至少任何-= 包圍周圍之獨立遮蔽部 上為關於本义 *刀放设置於晶片表面全體。以 關於本發明之半導體積體電路之第!基本特徵。 此外本發明之半導體積體電路 數盥半導俨其姑这鼠 係於/、有以熱膨脹係 基板及層間絕緣膜之至少任何_方相異 形成之遮蔽膜之半導體積體 、 ^ ^ Τ刖述遮敝膜具有遮蔽 二〃…於與通過絲前述遮蔽部之内之電路元件及 電路配線之部分之前述半導 j ^牛¥體基板之表面平行之任意直線 ’存在複數前述開π部。以上為關於本發明 體電路之第2基本特徵。 泠“貝 f發明之半導體積體電路’於上述第2基本特徵中,存在 於珂述直線上之前述遮蔽部之長度為2〇”喊下為佳。 本發明之半導體積體電路,於上述任—基本特徵中,前 述遮蔽部佔晶片表面比例為61 %以下為佳。 本卷明之半導體積體電路,於上述任一基本特徵中,前 述遮蔽部佔晶片表面比例為40%以上為佳。 根據關於上述本發明之半導體積體電路,因遮蔽膜以一 定之遮敝率覆蓋晶片全面,故即使打開密封半導體積體電 路之树知,路出半導體基板表面側,亦相當難以從形成於 半V體基板上之電路元件或電路配線之晶片之外侧進行視 認觀測或藉由電子束等探針之電路解析。尤其,縮小開口 部之寬幅’藉由物理性或電子束等之電磁性探針(探查)極為 94848.doc 1248134 不了此。開口部之寬幅例如 佳。此睥„ a 戈為10 /^左右或其以下為 地防止以食亦無妨。其結果可以有效 再者:不广:之目的取出半導體積體電路内之資訊。 述效果辞ΓΓ使用於金屬配線層之銘等金屬時,該上 传數之:二 半導體基板或層間絕緣膜之熱膨脹 係數之差而產生晶圓翹曲之 、诗it γ 囚遮敗膜之開口部,即 ‘敝之遮蔽部與開口部之邊 令而,从日+ 丨刀丨J樣/刀散存在於晶片 面故即使由於半導體積體電路之穿程中夕勒★ I吝暄妗B且 衣転中之熱處理而遮 敝㈣服’亦可於遮蔽部與開口部 面地吸收告兮胗胳„ ,丨邛刀遍及晶片全 收田4脹,而可以抑制晶圓麵 傷元件電性特性之虞。 知生亦無才貝 於第2基本特徵中,考量有效利用晶片面積,一般 除了曰曰“部,電路元件或電路配線分散形成於晶片全 面二故通過遮蔽此部分之任意之直線遍及晶片全面存在, 於這種直線上存在複數之開立念 後数《開口口P確保開口部同樣分散於晶 片全面。此外,因該直線之任—者皆具有複數之開口部, 故遮敗部作為-塊不具有長的直線部分,確實地確保了緩 和因上述熱膨脹吸收所產生應力之效果。尤其,該直線部 分確貫地限制在㈣τ,則上述應力緩和效果顯著。 此外,因較前述遮蔽部佔W表面比例㈣在61%以 下,仍可以確保39%以上同樣分散於晶片全面之開口部面 積,故可以確實地達到上述應力緩和效果。再者,藉由確 保40%以上前述遮蔽部佔晶片表面比例,可以防止開口部 面積偏離而不必要地變大,抑制損害以遮蔽部產生之電路 94848.doc 1248134 遮蔽效果’同時可以抑制遮蔽膜圖案之飯刻時之 效 相較於大圖案部分,微細之圖案部分之颠刻率變低之現 均勻:可提升晶時導體基板)之背面研磨後之晶片厚度 月之半導體積體電路,於上述任一之基本特徵中, 遮蔽部以導電性之金屬材料形成,前述遮蔽部 之至夕一部分電性連接於固定電位。 本發明之半導體積體雷踗, 好是積“路於上述任—基本特徵中,最 則处逑敝朕係前述遮蔽部以導電性之金屬材 且於前述半導體基板之表 ^ " ±1 Λκ ^ 乂仔在2層,各層之前述遮 这^少一:分電性連接於固定電位,最上層以外之前 個::版以為前述開口部所包圍周圍之獨立遮蔽部存在1 上之方式形成圖案。 成1艮據:述本發明之半導體積體電路,因使遮蔽部電氣上 以減Γ ’故更有效的電磁性遮蔽成為可能,再者可 之=由半導體積體電路放射出之電磁輕射雜訊或來自外 7雜訊之影響。再者,將韻部作為提供連接 2,體電路之電路元件之接地電位或電源電位之電源供 可由電路配線用之金屬配線層省略電源線,亦有 源:二t導體晶片面積之優點。再者,遍及晶片全體之電 面、,繞’因可以不受其他電路配線的限制而遍及晶片全 抑制大幅降低電源線之配線電阻成分或電感成分’ 、包原氣位之變動,期待電性特性之提升。 尤其’遮蔽部以導電性之金屬材料形成,且於前述半導 94848.doc 1248134 月且基板之表面側至少存在2層之情形,至少可以使用2層遮 蔽膜作為不同電位之電源線,上述晶片面積的縮小效果更 佳顯著。此外,使用2層以上之遮蔽膜作為電源線之情形, 必須將上層側之電源線之電位連結於比最下層之遮蔽膜下 ^之金屬配線層,惟使用最上層以外之遮蔽層之獨立遮蔽 部作為其中繼點,藉此可以將全部遮蔽膜的固定電位供給 於电路兀件。尤其’藉由同樣分散地配置獨立遮蔽部,可 以自由地供給固定電位於全部的電路元件。此外,電路元 件部的規劃設計的自由度亦提升,結果可以期待電路之電 性特性之提升。 丰务明之半導體積體電路 4 ^^逆任 丞个荷: 中,刚述遮蔽膜至少存在2層於前述半導體基板的表面側 上層側之前述遮蔽膜係以前述遮蔽部遮蔽下層側之前述; :!之前述開口部之方式形成圖案。更好是上層側之前』 加吴,係形成圖案成為前述遮蔽部所包圍周 口部及為前㈣口部所包圍周圍之獨立遮蔽部之至少任,
下二在正交之2方向上周期性地反覆配置之周期性圖宰 下層側之丽述遮蔽膜系 木 1 竹形成圖木成將珂述周期性圖荦 刖这2方向上只偏蒋夂 ^ 愒私各反覆間距一半之周期性圖宰。 」艮據上述本發明之半導體積體電路,即使僅 敝膜圖案亦可以防卜又 曰的3 乂防止不法行為目的之解析, 複數層的遮蔽膜會晶_ 限丹進一步, —之敝胺重宜,可以遮蔽半導體積體電路之 面,遮敝胰下的電路元 3 提高。於此,夂声“ 仔更加困難’機密七 的遮蔽膜之圖案形狀沒有必要彼此心 94848.doc -10- 1248134 樣形狀。 此外’將2層之遮蔽膜开彡&岡 敝胰形成圖案,不僅可以遮 體電路之大致全面,亦可以體積 狀之時間,並可以r "慈 °又计‘敝膜之圖案形 化R趴‘敝fe之圖案設計 本發明之半導體積體電路,最好是於上述 ::; 中,形成電路部於前述半導體 ▲本4寸徵 千基板之表面側,於前述半導 i板之背面形成使由前述背面朝前述半導體基板之 側入射之紅外線漫反射之粗面。 本發明之半導體積體電路,最好是於上述任—基本特徵 中’於前述半導體基板之表面側及背面側之兩面上至少各 具有1層前述遮蔽膜。 本發:之半導體積體電路,最好是於上述任—基本特徵 中於則返I導體基板之背面側實施增大結晶缺陷密度之 處理。 根據上述本發明之半導體積體電路,可以防止由半導體 基板之背面側射人紅外線而解析形成於半導體基板之表面 侧之電路元件部。 "於半^r體積體電路之背面形成使紅外線漫反射之 粗面的結構,可以防止由半導體基板表面側之電路元件部 月面側的觀測。此外,於半導體基板背面側形成與半導體 基板表面非平行之面等作為上述粗面之情形,給與應力於 半導體基板,於半導體基板上產生凸狀之翹曲,再者,如 先兩般形成遮蔽膜於晶片全面之情形,凸狀之翹曲更加顯 著’惟如上述藉由將遮蔽膜形成圖案,可以緩和由於遮蔽 94848.doc 1248134 膜與半$體基板或層間絕緣膜之熱膨脹係數之差異所產生 之應力,可以於半導體基板之背面形成使紅外線漫反射之 粗面,而可以享有防止來自上述背面觀測之效果。 此外,於半導體基板背面側亦與表面側相同地設置形成 圖案之遮蔽膜,則促進由半導體基板背面側射入之紅外線 /又反射,可以防止由半導體基板表面側之電路元件部之 ^面側的觀測。此外’由於形成於半導體基板表面側之遮 敝膜,半導體基板發生某種程度的凸狀翹曲,惟因藉由形 成於半導體基板背面側之遮蔽膜,相反地半導體基板產生 凹狀翹曲,故藉由於半導體基板兩側之遮蔽臈存在,兩者 之%曲應力互相抵消,減輕了半導體基板之翹曲。 此外於半導體基板之背面側實施增大結晶 一,因半導體基板背面側之缺陷密度較 晶圓的結晶缺陷密度多,由半導體基板背面側射入之^外 線因半導體基板中的結晶缺陷而漫反射,故可以防止由半 導體基板表面側之電路元件部之背面側之觀測。 為達成上述目的之關於本發明之IC卡,其特徵為安裝有 關於本發明之半導體積體電路。 根據關於本發明之關於IC卡,安裝之半導體積體電路取 得由關於上述本發明之半導體積體電路所產生的作用效 果’結果可以得到具有相同作用效果之不法行為目的的解 析不可能或極為困難的I c卡。 【實施方式】 參照圖面說明有關本發明之半導體積體電路(以下適當 94848.doc -12- 1248134 地稱為「本發明電路」)之一實施型態。再者,為了簡單說 明,圖面的符號係於揭示於先前例之構造中的相同部位賦 予相同符號。 第1實施型態 杈式性地顯不關於第1實施型態之本發明電路1〇〇之剖面 構造於圖1。如圖丨所示,本發明電路1〇〇係於單晶矽基板等 之半導體基板4之表面4a側,使用一般之半導體製造製程, 形成例如以MOSFET、二極體、電阻等所構成之電路元件 邛21再使用金屬配線16形成電路元件部21相互間之訊號 配線或為了舆本發明電路100之外部輸出入訊號之訊號配 線金屬配線1 6係比半導體基板4之表面如侧之電路元件部 21形成於上層部,並於由電路元件部21與金屬配線16構成 之電路構造部20之上層形成藉由與金屬配線16相同金屬層 之遮蔽膜1。如後所述般,遮蔽膜丨具有遮蔽部9及開口部 12。於圖1的例子中,金屬配線16及遮蔽膜丨之遮蔽部9係使 用3層至屬配線製程貫現,惟金屬配線之層數不限定於3層 者。各金屬配線16及遮蔽部9係藉由層間絕緣膜7相互電性 絕緣。再者,於上下之間電性連接各金屬配線16及遮蔽部9 之h开/,係經由連接層14連接。此外,於遮蔽膜丨之上部形 成保瘦膜19 ’後述之遮蔽膜1之開口部12係以保護膜19填 充。 於本實施型態中,例如訊號配線用之金屬配線丨6及遮蔽 膜1之遮蔽部9,由上側以TiN/Ti/A1Cu/TiN/Ti之5層的金屬 材料形成,各膜原係,金屬配線16為〇 535 μιη,遮蔽部9為 94848.doc -13- 1248134 μΠ1金屬配線16間及金屬配線16與遮蔽膜1間之各層 間、、、巴緣膜7為膜厚約1 μιη之P-TEOS/HDP膜。 ;本Κ施型恶中,遮蔽膜1並非以遮蔽部9之上述金屬材 料100%覆蓋晶片表面全體,而是於晶片表面全體上設置同 樣分散的開口部12,採取了緩和應力之對策,其應力係本 毛明弘路於製程(晶圓階段)中途因熱處理而半導體基板*及 制絕緣膜7之熱膨脹絲之差異所造成。即,遮蔽⑴之 U蔽邛9以外的部分為開口部丨2。於此,開口部12係以下述 為基準而製成:1)將為遮蔽部9所包圍周圍之獨立開口部 12a及遮蔽部9内之開口部12所包圍周圍之獨立遮蔽部η之 至、任何方複數分散配置於晶片表面全體,或2)在與通 過遮蔽遮蔽部9内之電路元件部21及電路配線之部分之半 導體基板4之表面平行之任意之直線(暫稱之為「判定直 線」。)上存在複數開口部12。於此,2)並不是只有橫切晶片 角部之直線,而是設想橫切晶片之中央部之直線作為判定 直線,因於該判定直線上存在複數開口部12,故可實現於 晶片表面全體同樣分散之開口部12。再者,於本實施型態 中’做成開口部12時,最好是使上述2)之判定直線與遮蔽 部9之重豐部分長度不超過2〇〇 μιη,使遮蔽部9佔晶片表面 全體之比例(遮蔽率)納入40%〜61%之範圍,於5〇%〜6〇%之 範圍更佳。 具體的遮蔽膜1之圖案例(部分)表示於圖2及圖3。於圖2 所示之遮蔽膜圖案,圖中在X方向、γ方向、斜方向之直線 上,以遮蔽部9連續連結之連續遮蔽部1〇、開口部12、為開 94848.doc -14- 1248134 口部12所包圍周圍之獨立遮蔽部u、開口部。之順序相互 反覆遮蔽部9及開口部12。圖2之圖案例中,開口部^係全 為為这蔽# 9(連繽遮蔽部! 〇、獨立遮蔽部i 1)所包圍周圍之 獨立開口部12a。圖2所示之遮蔽膜圖案係於X方向及Y方 向,開口部12以反覆間距L(例如4〇 /^^交互反覆。菱形狀 之開口部12與獨立遮蔽部UA小相同,對角線長為1〇_。 於獨立遮敝部11周圍形成環狀開口部12。因此,圖2所示之 遮敝膜圖案中,判定直線與遮蔽部9之重疊部分長度最大約^ 师,係200师以下,另外,遮蔽率為56.25%。 圖3所示之圖案例係圖2圖案例之變形例。將矩形或八角 Μ更成圓形。再者’於圖2與圖3中反覆間距L相同。如此 稭由將開π部12之直線要素曲線化,可以緩和於直線與直 線相又之角^分之應力集中,難以於遮蔽膜i上生成龜裂。 圖3所不之遮蔽膜圖案中,判定直線與遮蔽部9之重疊部分 長度最大約57师,另外,遮蔽率為6〇.76%。 遮敝膜1係遮蔽部9在電氣上浮動狀態之下亦可發揮原本 之遮敝效果,惟最好是將遮蔽部9之連續遮蔽部10電性連接 於本發明電路之電路元件部21中使用之接地電位或電源電 4等之口定私位。其結果,更能良好取得防止因電磁雜訊 之輻射與來自其他雜訊之影響所產生的錯誤作動之屏蔽效 果 再者,如圖4所示般,使用遮蔽膜1之遮蔽部9作為供給接 地電位或電源電位之電源配線,了上述屏蔽效果之外, 也不需金屬配線16之電源配線之圈繞,可謀求電源配線之 94848.doc -15- 1248134 低電阻化、低電感化之電源雜訊的降 晶片尺寸。-之情形,接地電位或電源電位係於= 所,,遮敝部9經由連接層14依次供給於下層之金屬配= 16,取後供給於電路元件部以。再 -、、' 省^ 作為遮敗σ卩9之雷、、盾 配線使用之部分於圖2式岡2 & - ’、 ^ 圖2或圖3所不之遮蔽膜圖案,係連_ 蔽部10相當。 &只、 第2實施型態 關於第2實施型態之本發明電路1〇〇之遮蔽⑴之圖幸例 (部分)及平面視構造顯示於圖5。本發明電路ι〇〇之 告 係與第1實施型態相同。與第1實施《相異處 圖案形狀。於第1實施型態中,遮蔽膜圖案係於-個大的連 續遮蔽部10之中形成開口部12與獨立遮蔽部u,惟於第2實 施型態中’連續遮蔽部1〇以分離用間隔35分成2個連續遮蔽 部l〇a、如此,連續遮蔽部1()電性地分離而存在複數 之情形’可以使用各連續遮蔽部1〇a、1〇b作為電位位準相 異種類之電源配線。於此情形’各連續遮蔽部⑽、⑽一 面分別與各自電位不同之電源塾33、34連接而具有遮蔽效 果及防止因電磁雜訊知A+ gώ # A i 射及來自其他之雜訊影響所致的錯 誤作動之屏蔽效果,一面可以作為複數種之電源配線使 用。再者,電源墊33、34係同電位(例如接地電位)亦無妨。 不管如何,各連續遮蔽部1〇&、1〇b連接於固定電位,發揮 上述之屏敝效果。 先前如簡略顯示於圖6之平面圖或圖7之剖面圖,於第i 電路區塊40及第2電路區塊41上,必須有第丨電源供給線43 94848.doc -16- 1248134 及第2電源供給線44,於第!電路區塊4〇及第2電路區塊〇之 週邊部或第1及第2電路區塊間空間47让,必須有各電源供 給線43、44之配線空間。 而如本貝知型怨,將遮蔽部9作為電源供給線使用之 情形,如例示於圖8之平面圖或圖9之剖面圖,第丨連續遮蔽 P。a係、,’二由第1連接層45,連接於第}電路區塊4〇及第2電 路區塊41。同樣地,第2連續遮蔽部1〇b係經由第2連接層 46,連接於第i電路區塊4〇及第2電路區塊μ。藉此,可以 痛下圈繞第1及第2電源線路’其設置於第i電路區塊扣及第 2¾路區塊41週邊部等,並使用與訊號配線同層之金屬配 線’如圖8及圖9所示,可將第1電路區塊40及第2電路區塊 41之電路區塊間空間47比先前例之電路區塊間空間仇缩 小。該結果可以縮小本發明電路之晶片尺寸。本内容特別 對需要多電源之半導體積體電路有效。再者,即使是電源 經由電源墊由外部供給之情形及由内部電路(例如調整哭 輸出)供給之情形之杯一本比 者’白可使用遮蔽部9作為電源供 第3實施型態 關於第3實施型能夕士义 θ 〜、之本务月电路101之剖面構造模式性% 絲員示於圖1 〇。盘關认结 — y /、:弟1貫施型態之本發明電路100之相至 點’係遮蔽膜1以2層構成,呈古 广 ㈣之點。電路元件二: 層遮敝膜la及下細 s ^ ^各 件邛21、矾號配線、各遮蔽膜la、lb、 層間絕緣膜7 $ $ 士、+、ι y 法及使用材料、膜厚等,與第1實相 4目冋。但是,下層遮蔽膜i b係與金屬配線【6相同膜厚 94848.doc -17- 1248134 於第3實施型態中,因使用上層遮蔽膜la及下層遮蔽膜ib 之2層遮蔽膜1,故可以完全地遮蔽電路構造部2〇,可以防 禦電路構造部20,避免光學顯微鏡等之光學性觀測或以電 子束測試機觀測等。2層之遮蔽膜丨之各個與第丨實施型態相 同,係為了實施應力緩和對策,而於晶片表面全體上設置 同樣分散之開口部12,惟該開口部12之作成基準,基本上 係與第1實施型態中所說明者相同。 上層遮蔽膜1 a之遮蔽膜圖案,例如使用圖2及圖3所示之 第1 μ施型悲之遮蔽膜1之圖案例即可。下層遮蔽膜丨b之遮 蔽膜圖案,只要無法通過上層遮蔽膜la及下層遮蔽膜。之2 層觀測電路構造部20即可。例如,使用圖2之遮蔽膜圖案作 為上層遮蔽膜la之遮蔽膜圖案之情形,使用圖丨丨所示之遮 蔽膜圖案作為下層遮蔽膜lb之遮蔽膜圖案即可。圖u所示 之遮蔽膜圖案剛好為圖2之遮蔽膜圖案之反轉圖案。即,上 層遮蔽膜la之開口部12位於下層遮蔽膜ib之遮蔽部9上,另 外上層遮蔽膜la之遮蔽部9位於下層遮蔽膜lb之開口部12 上,兩者之關係為互補關係,於X方向及γ方向,反覆間距 L於上層遮蔽膜ia及下層遮蔽膜lb也相同。於圖η所示之遮 蔽膜圖案中,判定直線與下層遮蔽膜lb之重疊部分之長度 最大約為29Mm,遮蔽率為43·75%。上層遮蔽膜^及下層遮 蔽膜lb的遮蔽率相加剛好為ι〇〇%。 於圖π所示之遮蔽膜圖案中,因全部以為開口部12所包 圍周圍之獨立遮蔽部11所構成,故無法如第丨實施型態所 示,將下層遮蔽膜lb之遮蔽部9連接於固定電位或作為電源 94848.doc -18- 1248134 配線使用。此外_〗〗 _ 入 ^ 不之遮蔽膜圖案之開口部12,並非 :開^獨立―部12a’主要成㈣口㈣連續連接之連 :二广機。於是,將下層遮蔽膜1b作成以如圖12所示之 構成之遮蔽膜圖案亦佳,所示之遮蔽 θ卞 丨疋直線與下層遮蔽膜lb之遮蔽部9之重疊部分 =長度最大約為5〇_,遮蔽率為5312%。於圖_ :之二 敝關案中,雖未圖示,惟於端部以各連續遮蔽部ι〇連沾 窗狀,故可以形成1個或複數之連續遮蔽部H),適於使 用作為電源配線。
例如’使用將圖2或圖3之上層遮蔽膜U之遮蔽臈圖案在X 方向及Y方向上分別平移L/2之遮蔽膜圖案,作為下層遮蔽 膜lb之遮蔽膜圖案亦可。於圖2之例中,上層遮蔽膜^之遮 蔽膜圖案上之菱形獨立開口部…剛好與下層遮蔽膜此 遮蔽膜圖案之菱形獨立遮蔽部11重合,上層遮蔽膜U之遮 蔽膜圖案上之環狀獨立開㈠仙剛好與下層遮蔽賴之 遮蔽膜圖案之連續遮蔽部1〇重合,以上層遮蔽心及下層 遮蔽膜lb實現100%遮蔽率。如此,因可以在上層遮蔽膜u 及下層‘蔽膜lb利用相同之遮蔽膜圖案’故不需要設計新 遮蔽膜®案所需之時間,可謀求縮短電路設計時間。 第4實施型態 關於第4實施型態、之本發明電路102之剖面構造模式性地 顯不於圖13。與關於第3實施型態之本發明電路ι〇ι之相異 ”:’占係利用上層遮蔽膜1 a及下層遮蔽膜lb之遮蔽部9作為電 源配線之點。經由連接層14將上層遮蔽膜la及下層遮蔽膜 94848.doc -19 - 1248134 lb之各連績遮蔽部1〇與電路構造部之金屬配線μ電性連 接再者,將上層遮蔽膜1 a之連續遮蔽部1 〇連接於金屬配 線16之情形,係中繼下層遮蔽膜ib之獨立遮蔽部I〗,一旦 、、* 連接層1 4與下層遮敝膜1 b之獨立遮蔽部1 1電性連接, 就經由連接層14而下層遮蔽膜lb之獨立遮蔽部丨丨連接於金 屬配線16。因此,於下層遮蔽膜lb之遮蔽膜圖案上,必須 有作為電源配線使用之連續遮蔽部丨〇及中繼用之獨立遮蔽 部11之2種遮蔽部,兩遮蔽部1〇、u必須相互電性獨立分離。 〈第5實施型態〉 關於第5實施型態之本發明電路1〇3之剖面構造模式性地 ,員示於圖14。於圖14中遮蔽膜1例示1層之情形,惟2層以上 亦可。與第1實施型態至第4實施型態之相異點,係於半導 脰基板4之背面4b上形成粗面之點,其粗面係使由背面4b 朝向半導體基板4之表面4a側射入之紅外線漫反射。因此, 半導體基板4之表面4a側之構成與第!實施型態至第4實施 型恶之任一者相同。 第1貫施型態至第4實施型態之任一本發明電路1〇〇〜1〇2 於晶圓階段形成後,將晶圓狀態之本發明電路1〇〇〜1〇2切斷 成晶片狀態。其後,由背面仆側研磨半導體基板4,使晶片 狀態之本發明電路100〜102之厚度成為小於2〇〇 。於該 研磨時,如圖丨4所示,形成以與半導體基板4之表面牝非平 行面構成之粗面。粗面之形成係使用切割、研削、噴砂研 削、砂紙研削或雷射光束研削等之任一研削方法實施。藉 此,除了半導體基板4之表面4a側之遮蔽效果外,還可防止 94848.doc -20- 1248134 由半導體基板4之背面4b側射入紅外線而進行之不法行為 目的之半導體基板4之表面4a側之電路構造部2〇之觀測。… 第6實施型態 ‘、。 面構造模式性地 關於第6實施型態之本發明電路1〇4之剖 顯示於圖15。於圖15中遮蔽膜丨例示丨層之情形,惟2層以上 亦可。與第1實施型態至第4實施型態之相異點,係於半導 體基板4之背面4b上形成背面遮蔽膜lc之點。因此,半導體 基板4之表面4a側之構成與第!實施型態至第4實施型態之 任一者相同。 背面遮蔽膜lc之遮蔽膜圖案,使用與第丨實施型態至第* 貫施型態之遮蔽膜1相同者即可。研磨半導體基板4之背面 4b側後,進行背面遮蔽膜lc之蒸鍍及圖案成形。藉此,除 了半導體基板4之表面4a側之遮蔽效果外,還可防止由半導 體基板4之背面4b側射入紅外線而進行之不法行為目的之 半導體基板4之表面4a側之電路構造部2〇之觀測。此外,由 於半導體基板4之表面4a側上形成之遮蔽膜i與半導體基板 4之熱細脹係數相異,半導體基板4某種程度晶圓中央部會 發生往上方凸出之翹曲,惟於半導體基板4之背面仆側形成 背面遮蔽膜lc,由於背面遮蔽膜lc與半導體基板4之熱膨脹 係數相異,使半導體基板4相反地發生凹狀之翹曲。因此, 作用於晶圓之彎曲應力相抵,減輕了半導體基板4之翹曲。 第7實施型態 關於第7實施型態之本發明電路1〇5之剖面構造模式性地 顯示於圖16。於圖16中遮蔽膜1例示1層之情形,惟2層以上 94848.doc -21 - 1248134 亦可。與第1貫施型悲至第4實施型態之相異點,係於未達 半導體基板4之背面4b側之電路元件部2丨之區域上,實施增 大結晶缺陷密度之處理,結晶缺陷密度較一般良品之結晶 半導體基板之缺陷密度大之點。因此,半導體基板4之表面 4a側之構成與第i實施型態至第4實施型態之任一者相同。 第1貝知型悲至弟4貫施型態之任一本發明電路1⑻〜〖ο] 在晶圓階段形成後,使氬氣只接觸半導體基板4之背面仆 側。此時,進行高溫之熱處理(例如75(rc、168小時之熱處 理),藉此可以人工性地生成半導體基板4中之結晶缺陷 55(例如缺陷密度10”/cm3以上之缺陷),可以生成之結晶缺 陷55漫反射由背面4b射入之紅外線。其結果,除了半導體 基板4之表面4a側之遮蔽效果外,還可防止由半導體基板4 之背面4b側射入紅外線而進行之不法行為目的之半導體基 板4之表面4a側之電路構造部2〇之觀測。 如以上所說明,對於第丨實施型態至第4實施型態之本發 明電路100〜102,個別應用第5至第7實施型態之半導體基板 4之月面4b側之紅外線射入對菜之任一者亦可,惟任意組合 此等應用亦可。 第8實施型態 關於本發明之第8實施型態之〗c卡5 〇之平面視構成之一 例顯示於圖17。1C卡50係將包含關於上述第1至第7實施型 悲之本發明裝置1〇〇〜105之1C卡模組52密封於1C卡50之框 體内所形成。再者,圖17例示之IC卡因具備有非接觸介面, 故天線5 1亦密封於該框體内。藉由這種構成,使用關於上 94848.doc -22- 1248134 述第1至第7實施型態之本發明裝置l〇G〜1G5,防止本發明裝 置1〇0〜1G5本身之不法行為目的之電路解析,同時不伴隨抑 制晶圓之趣曲之電性特性之劣化而可薄型化,故可以提供 薄型高性能且電路資訊之讀出極為困難之呀5〇。 以上’詳細說明了有關本發明之半導體積體電路,惟上 述各實施型態中例示之遮光膜圖案為-例,並不限定於各 實施型態之圖案形狀。此外,於半導體積體電路之構造中°, 月果尽寻之各部之尺寸或姑暂莖廿丁阳〜 一 尺了次材貝寻亚不限定於上述各實施型態 中例不者⑤本發明之技術思想範圍内可以適當變更。 雖然本發明已參照較佳具體例敘述,惟應了解熟悉本技 螫者在不離開本發明精神及範圍内,當可作各種修改及變 化。因此,本發明係根據隨附之f請專利範圍來度量。 【圖式簡單說明】 一圖1係模式性地顯示關於本發明之半導體積體電路之p 貫施型態令之剖面構造例之部分剖面圖。 圖2係頌不關於本發明之本墓 ^ — +蛤體積體電路之第1實施型態 中之遮敝膜圖案之一例之部分平面圖。 圖3^顯示關於本發明之半導體積體電路之第㊉施型態 之從蔽膜圖案之其他一例之部分平面圖。 二係模式性地顯示關於本發明之半導體積體電路之第1 貝施型恶中之其他的剖面構造例之剖面圖。 圖5係顯示關於本發明之半導體積體電路之第作施型能 中之遮敵膜圖案之一斜及俯視構造之部分平面圖。 ^ 圖6係模式性地顯示先前之半導體積體電路中之平面視 94848.doc -23- 1248134 構造例之部分平面圖。 圖7係模式性地顯示先前之半導體積 造例之部分剖面圖。 中之剖面構 圖心拉式性地顯不關於本發明之半導體命 實施型態中之俯視 和體电路之第2 術視構造例之部分平面圖。 圖9係拉式性地顯示關於本 實施型態中之剖面構造例之部分剖面;:以4路之第2 圖1 0係模式性地顧 瑋施型態中之剖面=發明之半導體積體電路之第 j面構造例之部分剖面圖。 圖11係顯示關於本發明之 態中之下層遮蔽膜之择〜 之弟3實施型 曰、蚊胰之遮敝臈圖案之一例之部分 圖12係顯示關於本發明之半導體 :。 態中之下層遮蔽膜之谀4 ^ 之弟3貫施型 圖。 ㈣之3"敝關案之其他—例之部分平面 圖嶋式性地顯示關於本發明之半導 4實施型態中之剖面構造例之部分剖面圖。%路之弟 —圖14係模式性地顯示關於本發明之半導體積體 μ 5實施型態中之剖面構造例之部分剖面圖。、"之弟 圖二係模式性地顯示關於本發明之半導體積體電 Λ鉍型愁中之剖面構造例之部分剖面圖。 :㈣模式性地顯示關於本發明之半導體積體電 7貫鉍型悲中之剖面構造例之部分剖面圖。 圖17係模式性地顯示關於本發明之1C卡之—實施η 之俯視構成之一例之部分平面圖。 、也t恶中 94848.doc -24- 1248134 圖1 8係顯示先前之半導體積體電路中之俯視構造之一例 之平面圖。 圖19係顯示先前之半導體積體電路中之剖面構造之一例 之剖面圖。 【主要元件符號說明】 1 遮蔽膜 1 a 上層遮蔽膜 lb 下層遮蔽膜 1 c 背面侧遮蔽膜 2a 、 2b 、 2c 端子 4 半導體基板 4a 表面側 4b 背面側 7 層間絕緣膜 9 遮蔽部 10 連續遮蔽部 10a (31)第1連續遮蔽部 10b (32)第2連續遮蔽部 11 獨立遮蔽部 12 開口部 12a 獨立開口部 12b 連續開口部 14 連接層 16 金屬配線 94848.doc -25- 1248134 19 保護層 20 電路構造部 21 電路元件部 33、34 電源墊 35 分離用間隔 40 、 40a 第1電路區塊 41、41a 第2電路區塊 43 第1電源供給線 44 第2電源供給線 45 第1連接層 46 第2連接層 47a 第1及第2電路區塊間空間 50 1C卡 51 天線 52 1C卡模組 100〜105 半導體積體電路(本發明電路) L 反覆間距 94848.doc 26-

Claims (1)

1248|撼22594 • —二一:一:」 /曰松(更)正单錄ΙΓ 號專利申請案 厂一一一一 中文申請專利範圍替換本(94年8月) 十、申請專利範圍: L〜〜一 一種半導體積體電路,其具備·· 遮蔽膜’其係以熱膨脹係數與半導體基板及層間絕緣 膜之至少任何—方相異之材質形成; 月'J述遮蚊膜具有遮蔽部及開口部,並且為前述遮蔽部 所包圍周圍之獨立M & 苟開口 α卩及為珂述開口部所包圍周圍之 獨立遮蔽部之至少^ ^ ^ ^ 主夕任何一方存在複數,分散設置於晶片 表面全體。 2·如請求項1之半導體積體電路,其中 ‘述遮蔽部佔晶片表面之比例為61 %以下。 3.如請求項2項之半導體積體電路,其中 别述遮蔽部佔晶片表面之比例為40%以上。 4·如請求項1之半導體積體電路,其中 前述遮蔽部以導電性之金屬材料形成; 里》述遮蔽部之至少一部分電性連接於固定電位。 5·如請求項1之半導體積體電路,其中 两述遮蔽膜係前述遮蔽部以導電性之金屬材料形成, 於$述半導體基板之表面側至少存在2層; 各層之前述遮蔽部之至少一部分電性連接於固 位; 电 最上層以外之前述遮蔽膜係以為前述開口部所包圍周 圍之獨立遮蔽部存在一個以上之方式形成圖案。 σ 6·如請求項1之半導體積體電路,其中 前述遮蔽膜於前述半導體基板之表面側至少存在2 1248134
層’上層側之前述遮蔽膜係以 前述遮蔽膜之前述開口部之方 如請求項6之半導體積體電路, 前述遮蔽部遮蔽下層 式形成圖案。 其中 側之 上層側之前述遮蔽膜 包圍周圍之獨立開口部 立遮敝部之至少任何一 覆配置之周期性圖案, ’係形成圖案成為前述遮蔽部所 及為前述開口部所包圍周圍之獨 方於正乂之2方向上周期性地反 下層側之前述遮蔽膜,係形志 料成圖案成將前述周期性圖 案於刖述2方向上只偏移各反霜 。 、 合夂覆間距一半之周期性圖案。 8·如請求項1之半導體積體電路,其中 於前述半導體基板之表面側形成電路部; 於前述半導體基板之背面形成粗面,其係漫反射由前 述背面朝前述半導體基板之表面側射入之紅外線。 9. 如請求項1項之半導體積體電路,其中 於前述半導體基板之表面侧及背面側兩面上,至少分 別具有1層前述遮蔽膜。 10. 如請求項1之半導體積體電路,其中 於前述半導體基板之背面側實施增大結晶缺陷密度之 處理。 11· 一種半導體積體電路,其具備: 遮蔽膜’其係以熱膨脹係數與半導體基板及層間絕緣 膜之至少任何一方相異之材質形成; 刖述遮敝膜具有遮蔽部及開口部,於與通過遮蔽前述 遮敝部内之電路元件及電路配線部分之前述半導體基板 94848-940811.doc 1248134 表面平行之任意直線上存在複數前述開口部。 12 13 14. 15. 16. 17. 18. 如請求項11之半導體積體電路,其中 存在於前述直線上之前述遮蔽部之長度為2〇〇 μηι以 下。 如請求項Π之半導體積體電路,其中 鈾述遮叙部佔晶片表面之比例為61 %以下。 如請求項13之半導體積體電路,其中 前述遮蔽部佔晶片表面之比例為4〇%以上。 如請求項11之半導體積體電路,其中 鈾述遮蔽部以導電性之金屬材料形成; 前述遮蔽部之至少一部分電性連接於固定電位。 如請求項11之半導體積體電路,其中 前述遮蔽膜係前述遮蔽部以導電性之金屬材料形成, 且於前述半導體基板之表面側至少存在2層,· 各層之前述遮蔽部之至少一部分電性連接於固定電 位, 最上層以外之前述遮蔽膜係以為前述開口部所包圍周 圍之獨立錢部存在-個以上之方式形成圖帛。 α 如請求項11之半導體積體電路,其中 前述遮蔽膜於前述半導體基板之表面側至少存在2 =,上層叙料《膜細前述遮㈣輕下層側之 W述遮蔽膜之前述開口部之方式形成圖案。 如請求項17項之半導體積體電路,其中 上層侧之前述遮蔽膜 係形成圖案成為前述遮蔽部所 94848-940811.doc 1248134 包圍周圍之獨立開口部及為前 .ώ 々月〗迷開口部所包圍周圍之獨 立遮蔽部之至少任何一方, 、正乂之2方向上周期性地反 覆配置之周期性圖案; 下層側之前述遮蔽膜,係形点 你办烕圖案成將前述周期性圖 案於前述2方向上只偏移各反霜門 砂合夂覆間距一 +之周期性圖案。 如請求項11之半導體積體電路,其中 於鈾述半導體基板之表面側形成電路部,· 於前述半導體基板之背面形成粗面’其係漫反射由前 述背面朝前述半導體基板之表面側射入之紅外線。 20.如請求項11之半導體積體電路,其中 於前述半導體基板之表面側及背面侧兩面上,至少分 別具有1層前述遮蔽膜。 21·如請求項11之半導體積體電路,其中 於前述半導體基板之背面侧實施增大結晶缺陷密度之 處理。 22. —種ic卡,其係安裝有請求項1之半導體積體電路。 23· —種1C卡,其係安裝有請求項U之半導體積體電路 94848-940811.doc
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005022473B4 (de) 2005-05-14 2007-05-24 Forschungszentrum Karlsruhe Gmbh Vorrichtung zur Dämpfung von Reflexionen elektromagnetischer Wellen, Verfahren zu ihrer Herstellung und ihre Verwendung
GB0523437D0 (en) * 2005-11-17 2005-12-28 Imp College Innovations Ltd A method of patterning a thin film
JP4436334B2 (ja) * 2006-03-02 2010-03-24 パナソニック株式会社 シールド基板、半導体パッケージ、及び半導体装置
JP4908899B2 (ja) * 2006-04-07 2012-04-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US8309453B2 (en) * 2007-01-29 2012-11-13 United Microelectronics Corp. Multilevel interconnects structure with shielding function and fabricating method thereof
JP5085487B2 (ja) * 2008-05-07 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5546895B2 (ja) * 2009-04-30 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
FR2950997B1 (fr) * 2009-10-05 2011-12-09 St Microelectronics Rousset Puce de circuit integre protegee contre des attaques laser
FR2951016B1 (fr) 2009-10-05 2012-07-13 St Microelectronics Rousset Procede de protection d'une puce de circuit integre contre des attaques laser
EP2306518B1 (fr) * 2009-10-05 2014-12-31 STMicroelectronics (Rousset) SAS Méthode de protection d'une puce de circuit intégré contre une analyse par attaques laser
KR101276606B1 (ko) * 2009-12-04 2013-06-19 한국전자통신연구원 전자파 저감 반도체 칩
FR2980636B1 (fr) * 2011-09-22 2016-01-08 St Microelectronics Rousset Protection d'un dispositif electronique contre une attaque laser en face arriere, et support semiconducteur correspondant
CN103928443B (zh) * 2013-01-11 2018-01-09 日月光半导体制造股份有限公司 堆叠式封装模块与其制造方法、电子装置
US10081535B2 (en) * 2013-06-25 2018-09-25 Analog Devices, Inc. Apparatus and method for shielding and biasing in MEMS devices encapsulated by active circuitry
GB201311834D0 (en) * 2013-07-02 2013-08-14 Qinetiq Ltd Electronic hardware assembly
TWI747805B (zh) * 2014-10-08 2021-12-01 日商索尼半導體解決方案公司 攝像裝置及製造方法、以及電子機器
WO2016159320A1 (ja) 2015-03-31 2016-10-06 浜松ホトニクス株式会社 半導体装置及びその製造方法
EP3188231B1 (en) * 2015-12-29 2023-01-04 Secure-IC SAS System and method for protecting an integrated circuit (ic) device
TWI694569B (zh) * 2016-04-13 2020-05-21 日商濱松赫德尼古斯股份有限公司 半導體裝置
US10903173B2 (en) * 2016-10-20 2021-01-26 Palo Alto Research Center Incorporated Pre-conditioned substrate
WO2019123777A1 (ja) * 2017-12-20 2019-06-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0669040B2 (ja) * 1985-05-13 1994-08-31 株式会社東芝 光半導体装置
US5325094A (en) * 1986-11-25 1994-06-28 Chomerics, Inc. Electromagnetic energy absorbing structure
JPH02209735A (ja) * 1989-02-09 1990-08-21 Seiko Epson Corp 半導体装置
US5329155A (en) * 1990-04-24 1994-07-12 Xerox Corporation Thin film integrated circuit resistor
JPH0574771A (ja) 1991-09-17 1993-03-26 Nec Corp 集積回路
US5389738A (en) * 1992-05-04 1995-02-14 Motorola, Inc. Tamperproof arrangement for an integrated circuit device
US6496119B1 (en) * 1998-11-05 2002-12-17 Infineon Technologies Ag Protection circuit for an integrated circuit
JP2003078022A (ja) * 2001-09-06 2003-03-14 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP4274730B2 (ja) * 2002-01-30 2009-06-10 株式会社ルネサステクノロジ 半導体集積回路装置
US6888063B1 (en) * 2003-10-15 2005-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device and method for providing shielding in radio frequency integrated circuits to reduce noise coupling

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