CN101449377B - 半导体器件 - Google Patents

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Abstract

本发明提供了半导体器件1,其包括其上安装有第一半导体芯片2的第一基板3,其上安装有第二半导体芯片5的第二基板5,和与第一基板3和第二基板5电连接的连接部件6。第一基板3具有叠层31A和31B,在每一个叠层中,含有树脂的绝缘层311和导体互连层312,313交替层叠,导体互连层312通过形成于绝缘层311的通孔中的导电层314被连接。第二基板5也具有叠层31A和31B。在第一基板3和第二基板5中的至少之一的叠层的至少一个绝缘层311,25℃至其玻璃化转变温度的温度范围内,沿基板面内方向的平均热膨胀系数是35ppm/℃或更少,且25℃至其玻璃化转变温度的温度范围内,沿基板厚度方向的平均热膨胀系数是35ppm/℃或更少。

Description

半导体器件
技术领域
本发明涉及半导体器件,特别是其上层叠着多个半导体芯片的半导体器件。
背景技术
随着近年来对功能更先进、更轻质和结构更复杂的电气器件的需求,正推行电子元件的致密集成和电子部件的致密安装。因此,上面设置包括半导体封装件的电子部件基板也变得高度微型化。
作为一个实现高密度安装的半导体器件,提出了具有层叠封装(POP)结构的半导体器件,该器件中第一半导体芯片安装在基板上,第二半导体芯片安装在第一半导体芯片上(专利文献1)。
[专利文献1]
日本特开平H07-183426号公报
发明内容
发明解决的技术问题
然而,在专利文献1中所描述的层叠封装(POP)结构中,存在下述问题。
一般情况下,基板与半导体芯片的热膨胀系数不同。基板由包含树脂的原材料组成,且热膨胀系数大于半导体芯片的热膨胀系数。当基板上安装有半导体芯片的半导体器件经历热史(heat history)时,基板会产生翘曲。由于基板发生翘曲,在半导体芯片和基板之间会出现导电故障,使连接可靠性变差。
除此之外,在近几年,由于使用高频作为半导体芯片的时钟频率(clock frequency)的急速发展,因此要求其上置有半导体芯片的基板能够减少电感。在具有芯层(core layer)和叠层(build up layer)的基板中,芯层通孔的电感非常大。为了降低电感,提出使芯层尽可能薄,或者使用仅由叠层而没有芯层构成的基板。
一般情况下,因为制备芯层是为了降低基板的热膨胀系数,当芯层被制成很薄或者使用仅由叠层构成的基板时,当遇到热史时基板的翘曲就会增大。在基板与芯片之间会出现导电故障。
本发明的目的是提供一种半导体器件,其能减少导电故障的发生,并能够控制基板与半导体芯片之间连接可靠性的降低。
根据本发明,提供一种半导体器件,该半导体器件包括其上安装有第一半导体芯片的第一基板,其上安装有第二半导体芯片的第二基板,与所述第一基板的正面和第二基板的背面连接使所述第一基板与第二基板电连接的连接部件(connecting section),其中所述第一基板具有叠层,在该叠层中,含有树脂的绝缘层和导体互连层交替层叠,且所述的每个导体互连层是通过设置在所述绝缘层的孔内的导电层而连接,所述第二基板具有叠层,在该叠层中,含有树脂的绝缘层和导体互连层交替层叠,且所述的每个导体互连层通过设置在所述绝缘层孔中的导电层被连接,且在所述第一基板和所述第二基板中的至少一个基板的所述叠层的绝缘层中,其中至少一个绝缘层在25℃至其玻璃化转变温度的温度范围内,沿基板面内方向的平均热膨胀系数是30ppm/℃或更少,25℃至其玻璃化转变温度的温度范围内,沿基板厚度方向的平均热膨胀系数是30ppm/℃或更少。
根据这样设置的本发明,在第一基板和第二基板中的至少一个基板的所述叠层的绝缘层中,其中至少一个绝缘层,其在25℃至其玻璃化转变温度的温度范围内,沿基板面内方向的平均热膨胀系数是30ppm/℃或更少,且25℃至其玻璃化转变温度的温度范围内,沿基板厚度方向的平均热膨胀系数是30ppm/℃或更少。
因此,当半导体器件遇到热史时,减少了第一基板或第二基板中至少一个的翘曲。因此,能够减少第一基板和第一半导体芯片之间导电故障的发生,或第二基板和第二半导体芯片之间导电故障的发生,并生产出具有高连接可靠性的半导体器件。
在这种情况下,优选所述叠层的绝缘层中的至少一层包括氰酸酯树脂。特别的,优选氰酸酯树脂为线性酚醛型氰酸酯树脂(novolac typecyanate resin)。
因此,能够确保减少沿绝缘层的基板面内方向的热膨胀系数以及沿基板厚度方向的热膨胀系数。
此外,优选所述第一基板和所述第二基板中的至少一个基板具有芯层,其中,在绝缘层内部形成带有导电层的通孔,且通孔中的所述导电层连接到所述叠层的所述导体连接层,在25℃至其玻璃化转变温度的温度范围内,所述芯层的所述绝缘层沿基板面内方向的平均热膨胀系数是12ppm/℃或更少,在25℃至其玻璃化转变温度的温度范围内,所述芯层的所述绝缘层沿基板厚度方向的平均热膨胀系数是20ppm/℃或更少。
特别地,优选所述芯层的所述绝缘层在25℃至其玻璃化转变温度的温度范围内沿基板面内方向的平均热膨胀系数是8ppm/℃或更少。
因此,能够进一步确保减少第一基板或第二基板中至少一个的翘曲。
此外,优选所述芯层的所述绝缘层的树脂包括氰酸酯树脂,更优选为线性酚醛型氰酸酯树脂。
此外,优选所述第一基板的叠层的所有绝缘层的树脂和所述第二基板的叠层的所有绝缘层的树脂包含氰酸酯树脂,更优选为线性酚醛型氰酸酯树脂。
通过这样设置,能够确定地减少第一基板和第二基板的翘曲。
更进一步,所述第一基板的叠层的所有绝缘层以及所述第二基板的叠层的所有绝缘层,在25℃至其玻璃化转变温度的温度范围内,沿基板面内方向的平均热膨胀系数是30ppm/℃或更少,沿基板厚度方向从25℃到玻璃化转变温度的平均热膨胀系数是30ppm/℃或更少,且所述第一基板的叠层的所有绝缘层以及所述第二基板的叠层的所有绝缘层可包括氰酸酯树脂,特别是线性酚醛型氰酸酯树脂。
此外,优选设置一对叠层使其将所述芯层夹在中间,且对于所述芯层处于基本对称位置的所述叠层的绝缘层的热膨胀系数几乎相等。
通过如上,以基本对称的位置将芯层夹在中间的叠层的绝缘层的热膨胀系数几乎相等,芯层上下两侧的绝缘层出现对称的翘曲。因此,能够控制整个基板中发生的翘曲。
在这里,“叠层的绝缘层的热膨胀系数几乎相等”意指以基本对称的位置将芯层夹在中间的绝缘层之间的热膨胀系数的差值是0或5ppm/℃或更少。
进一步,优选所述第一基板通过凸块与所述第一半导体芯片连接,且在连接所述第一基板和所述第一半导体芯片的所述凸块的周围设置底部填充胶(underfill),所述第二基板通过凸块与所述第二半导体芯片连接,且在连接所述第二基板和所述第二半导体芯片的所述凸块的周围设置底部填充胶,并且所述的各底部填充胶由大气中125℃下弹性系数为150Mpa或更高和800Mpa或更低的树脂材料制成。
通过将大气中125℃下的弹性系数设置为150Mpa或更高和800Mpa或更低,凸块的周边被牢固地固定,且防止了凸块的破裂。
更优选所述的各个底部填充胶在25℃至其玻璃化转变温度的温度范围内的平均热膨胀系数是40ppm/℃或更少。
在半导体芯片中常常使用低介电常数膜(低k层)作为层间绝缘膜。通过将底部填充胶在25℃至其玻璃化转变温度的温度范围内的平均热膨胀系数设置为40ppm/℃或更少,能够抑制低k层的损坏。
此外,更加优选所述连接部件是焊料凸块(solder bumps)。
根据本发明,也能够提供一种半导体器件,该半导体器件包括其上安装有第一半导体芯片的第一基板,其上安装有第二半导体芯片的第二基板,与所述第一基板的正面以及所述第二基板的背面连接,以及使所述第一基板与所述第二基板电连接的连接部件,其中所述第一基板具有叠层,在该叠层中含有树脂的绝缘层和导体互连层交替层叠,所述的每个导体互连层是通过设置在所述绝缘层的孔内的导电层连接。而且在所述第一基板的所述叠层的绝缘层中,其中至少一个绝缘层在从25℃至其玻璃化转变温度的温度范围内沿基板面内方向的平均热膨胀系数是35ppm/℃或更少,25℃至其玻璃化转变温度的温度范围内沿基板厚度方向的平均热膨胀系数是35ppm/℃或更少。
根据本发明,由于第一基板的叠层的绝缘层中的一层在25℃至其玻璃化转变温度的温度范围内沿基板面内方向的平均热膨胀系数是35ppm/℃或更少,25℃到玻璃化转变温度的温度范围内沿基板厚度方向的平均热膨胀系数是35ppm/℃或更少,因此,当半导体器件遇到热史时,能够减少第一基板的翘曲。
附图说明
本发明的上述或其他目的、特征和优点将通过参考附图和实施方式的详细描述变得更加清晰。
图1是本发明的一个实施方式的半导体器件的透视图。
图2是图1沿线段II-II的截面图。
图3是半导体器件的基板的截面图。
图4是导体互连层的平面图。
图5是导体互连层的平面图。
图6是本发明改进的实施方式的第一基板的截面图。
图7是本发明改进的实施方式的第一基板的截面图。
图8是本发明改进的实施方式的半导体器件的截面图。
图9是本发明改进的实施方式的半导体器件的截面图。
具体实施方式
下面将参照附图更详细地说明本发明的一个实施方式。
首先,参照图1—5,描述本实施方式的半导体器件1的概要。
本实施方式的半导体器件1包括其上安装有第一半导体芯片2的第一基板3,其上安装有第二半导体芯片4的第二基板5,以及与第一基板3的正面和第二基板5的背面连接使第一基板3和第二基板5电连接的连接部件6。
第一基板3含有叠层31A和31B,在31A和31B中,含有树脂的绝缘层311、导体互连层312和导体互连接层313交替层叠,各导体互连层312、313通过形成于绝缘层311中的孔(通孔(贯通孔))中的导电层314连接。
进一步,第二基板5含有叠层31A和31B,在31A和31B中,含有树脂的绝缘层311、导体互连层312和导体互连层313交替层叠,各导体互连层312、313通过形成于绝缘层311的孔(通孔(贯通孔))中的导电层314连接。
在第一基板3和第二基板5中的至少一个基板的叠层的绝缘层311中,至少一个绝缘层311在25℃至其玻璃化转变温度的温度范围内沿基板面内方向的平均热膨胀系数是35ppm/℃或更少,优选为30ppm/℃或更少,25℃至其玻璃化转变温度的温度范围内沿基板厚度方向的平均热膨胀系数是35ppm/℃或更少,优选为30ppm/℃或更少。
下面,将详细地描述半导体器件1的结构。
【第一基板】
首先,描述第一基板3。
第一基板3是表面安装有第一半导体芯片2的基板。
如图3所示,第一基板3设置有芯层32和一对叠层31A、31B,所述叠层将芯层32夹在中间。
叠层31A设置在芯层32的正面,其中包含树脂的绝缘层311和导体互连层312交替层叠。
在本实施方式中,在叠层31A中,交替层叠了多层(例如,3层)绝缘层以及多层(例如,4层)导体互连层312。
绝缘层311不是用各种类型的树脂碳纤维布、玻璃纤维布或沿一个方向拉伸的纤维浸渍的预浸料坯(prepreg)构成,而仅由树脂组分构成。即,绝缘层311是没有通过纤维,例如碳纤维、玻璃纤维等加强的层。
在这里,作为构成绝缘层311的树脂,可以是环氧树脂、BT树脂、氰酸酯树脂等。特别地,可以为双酚A型氰酸酯树脂、双酚E型氰酸酯树脂、四甲基双酚F型氰酸酯树脂等。特别地,优选使用线性酚醛型氰酸酯树脂。
作为线性酚醛型氰酸酯树脂,可以使用下述化学式所示的树脂。在该化学式中,n表示正数。
[化学式1]
Figure G2007800183778D00071
式1
n为任何正数
这样的线性酚醛型氰酸酯树脂可以通过,例如,使线性酚醛型苯酚(novolac phenol)与化合物例如氯化氰以及溴化氰的反应制得。
此外,线性酚醛型氰酸酯树脂的重均分子量优选为,例如,500~4500;进一步优选为600~3000。
如果重均分子量小于500,机械强度可能会降低。此外,如果重均分子量超过4500,树脂组合物的固化速度变快,从而降低其贮存稳定性。
此外,可以使用氰酸酯树脂的预聚物作为氰酸酯树脂。氰酸酯树脂及其预聚物可单独使用,也可一起使用。在这里,预聚物通常通过,例如,经由热反应等使氰酸酯树脂三聚化而获得。作为预聚物,特别是但不限于,例如,三聚化比率(trimerization ratio)为20—50wt%的预聚物。三聚化比率可以通过,例如,红外光谱分析仪(infrared spectroscopicanalyzer)获得。
此外,环氧树脂、苯氧树脂等可以加入到氰酸酯树脂中。作为环氧树脂,优选含有联苯亚烷基骨架的环氧树脂。
本实施方式中,各绝缘层311由相同材料构成,且25℃至其玻璃化转变温度的温度范围内,各绝缘层311沿基板面内方向的平均热膨胀系数是35ppm/℃或更少,优选30ppm/℃或更少,且沿基板厚度方向的平均热膨胀系数是35ppm/℃或更少,优选30ppm/℃或更少。
在这里,25℃至其玻璃化转变温度的温度范围内,绝缘层311沿基板面内方向的平均热膨胀系数特别优选为20ppm/℃或更少,沿基板厚度方向的平均热膨胀系数特别优选为20ppm/℃或更少。
此外,25℃至其玻璃化转变温度的温度范围内,绝缘层311沿基板面内方向的平均热膨胀系数优选为3ppm/℃或更多,沿基板厚度方向的平均热膨胀系数优选为3ppm/℃或更多。
在本实施方式中,各绝缘层311沿基板面内方向的平均热膨胀系数和沿基板厚度方向的平均热膨胀系数基本相同。
另外,绝缘层311的平均热膨胀系数可以通过以下方法测量。
从构成绝缘层311的树脂组合物膜切下5mm×5mm大小的样本,并且使用TMA(产自TA Instrument)将样本加热,使温度以5℃/分钟的升温速度从室温(25℃)升高的同时,测量沿样本厚度方向和沿样本面内方向的位移量,以及计算沿样本厚度方向和沿样本面内方向的热膨胀系数。并且,计算25℃至其玻璃化转变温度的温度范围内,沿样本厚度方向和沿样本面内方向的热膨胀系数。
此外,绝缘层311优选具有高玻璃化转变温度。例如,绝缘层311的玻璃化转变温度优选是160℃或更高,进一步优选是180℃或更高。进一步优选是300℃或更低。
绝缘层311的玻璃化转变温度Tg依照ISO-11359-2进行测量。从构成绝缘层311的树脂组合物膜切下5mm×5mm大小的样本,将TMA装置(产自TA Instrument)的探针放在样本上,将样本加热使温度以5℃/分钟的升温速度从室温(25℃)升高的同时,测量沿样本厚度方向的位移量。获取玻璃化转变温度之前和之后表示样本厚度方向位移量随温度变化的关系的曲线的切线,从切线的交点计算出玻璃化转变温度。
在这种绝缘层311中形成通孔,并在通孔中提供导电层314。导电层314为位于绝缘层311上方和下方的导体互连层312之间提供电连接。
导体连接层312是金属层,且为,例如,铜互连层。该导体互连层312的平面形状是图4所示的形式,其中形成有大量近似圆形的开口312B1。同时,在图4的右下角所示的图是导体互连层312的放大图。
开口312B1的直径例如为500微米。并且,该导体互连层312的残余铜比率(remaining copper ratio)是60—90%,优选75—85%。
在这里,位于绝缘层311上方和下方的一对导体互连接层312通过设置在绝缘层311的通孔内,由金属(例如,铜)制成的导电层314连接。
叠层31B设置在芯层32的背面,且类似于叠层31A,具有绝缘层311、导体互连层312和导体互连层313。
绝缘层311和导体互连层(312,313)交替地设置。
在这里,提供多层(例如,3层)绝缘层311,也提供多层(例如,3层)导体互连层312。此外,提供由一层构成的导体互连层313,并设置在叠层31B的最底层。
导体连接层313是,例如,铜互连层,并具有如图5所示的结构。在图5中,深色部分表示铜互连(copper interconnect)。
导体连接层313的残余铜比率(导体连接层313在绝缘层中占据的比率)是80%。
再者,如图3所示,芯层32具有绝缘层321。绝缘层321通过堆叠一定数量的预浸料坯,然后进行加热加压制成层状而制得。
预浸料是将树脂清漆浸渍到玻璃纤维布等中而制得的。作为构成绝缘层321的树脂,可以使用与构成叠层中的绝缘层311的相同树脂。优选绝缘层321中包括氰酸酯树脂,特别优选包括线性酚醛型氰酸酯树脂。
此外,25℃至其玻璃化转变点的温度范围内,绝缘层321沿基板面内方向的平均热膨胀系数优选是12ppm/℃或更少,且25℃至其玻璃化转变点的温度范围内,沿基板厚度方向的平均热膨胀系数是20ppm/℃或更少。
更优选地,25℃至其玻璃化转变点的温度范围内,绝缘层321沿基板面内方向的平均热膨胀系数是11ppm/℃或更少,更进一步优选8ppm/℃或更少,且25℃至其玻璃化转变点的温度范围内,沿基板厚度方向的平均热膨胀系数是16ppm/℃或更少,更进一步优选12ppm/℃或更少。
此外,25℃至其玻璃化转变点的温度范围内,绝缘层321沿基板面内方向的平均热膨胀系数优选是3ppm/℃或更多,且沿基板厚度方向的平均热膨胀系数优选是3ppm/℃或更多。
绝缘层321的平均热膨胀系数的测量方法与测量绝缘层311的平均热膨胀系数的测量方法相同。即,从构成绝缘层321的树脂组合物膜切下5mm×5mm大小的样本,并使用TMA(产自TAInstrument)进行测量。
在芯层32的绝缘层321中形成通孔,并在通孔内设置导电层322。导电层322是金属层(例如,铜层),并且与叠层31A的导体互连层312相连,而且也与叠层31B的导体互连层312相连。
下面,将说明芯层32使用的含纤维基材的层(fiber base materialincluding layer)(绝缘层321)。
芯层32用的含纤维基材的层是通过用构成芯层32的树脂材料浸渍纤维基材而制成的层,如此,能够实现低线性膨胀率以及芯层32的高弹性。
优选含纤维基材的层所用的纤维基材选自玻璃纤维基材和有机纤维基材。通过将上述纤维基材设置在树脂层间,能够阻止第一基板的翘曲。
作为纤维基材,可以使用玻璃布(glass woven fabric)、玻璃无纺布(glass nonwoven fabric)等。在它们当中,更加优选玻璃布。
此外,玻璃纤维基材可以是表面通过偶联剂处理过以改善粘着性的材料。例如,氨基硅烷偶联剂处理的,乙烯基硅烷偶联剂处理的,阳离子硅烷偶联剂处理的,等等,同时,环氧硅烷偶联剂处理的是更适于用构成芯层的树脂组合物浸渍的玻璃纤维基材。
通过使用环氧硅烷偶联剂处理过的玻璃纤维基材料,能够改善与氰酸酯树脂的粘着性。
作为有机纤维基材,可以使用有机无纺布、有机纺布等。如此,能够使激光加工性变得很好。例如,有机纤维基材可以是由聚乙烯、聚丙烯、维尼纶、聚氯乙烯、聚偏二氯乙烯、聚丙烯腈、聚酰胺、聚酯和聚氨酯等、它们的改性材料形成的纤维或它们的混合物,聚酰胺型树脂纤维例如为聚苯并噁唑树脂纤维、聚酰胺树脂纤维、芳香族聚酰胺树脂纤维和全芳香族聚酰胺树脂纤维等,聚酯型树脂纤维例如为聚酯树脂纤维、芳香族聚酯型树脂纤维、液晶聚酯和全芳香族聚酯树脂纤维等,还可以是主要由聚酰亚胺树脂纤维和氟树脂纤维等组成的合成纤维基材、有机纤维基材例如主要由牛皮纸(craft paper)、棉毛纤维纸(cotton linter paper)以及棉短纤(linter)和牛皮纸浆料(craft pulp)的混合纸等制成的纸基材等。特别地,从抗潮性的角度考虑,优选液晶聚酯。
在上面的纤维基材中,优选使用玻璃纤维基材。特别是,优选使用热膨胀系数(CTE:热膨胀系数)是6ppm或更少的玻璃纤维基材,进一步优选使用热膨胀系数是3.5ppm或更少的玻璃纤维基材。通过使用具有上述热膨胀系数的玻璃纤维基材,能够更有效地抑制基板的翘曲。
优选玻璃纤维基材的基本重量(每一平方米的纤维基材的重量)是4—24g/m2,进一步优选8—20g/m2,更进一步优选12—18g/m2
此外,优选玻璃纤维基材的杨氏模量是62—100GPa,进一步优选65—92GPa,更进一步优选86—92GPa。玻璃纤维基材的杨氏模量位于上述范围时,能够有效地控制基层,例如,在连接半导体芯片时回流热所导致的变形,从而,改善半导体芯片的连接可靠性。
此外,对于玻璃纤维基材,优选在1MHz下其介电常数是3.8-11.1。进一步优选4.7-7.0,更进一步优选5.4-6.8。当玻璃纤维基材的介电常数位于上述范围时,能够降低芯层的介电常数,这对于使用高速信号的半导体封装件是有利的。
作为具有上述热膨胀系数、杨氏模量以及介电常数的玻璃纤维基材,例如,E玻璃、S纤维、NE玻璃和T玻璃等是适用的。
优选纤维基材的厚度是5—35微米,进一步优选10—20微米,更进一步优选14—15微米。此外所使用的纤维基材层的数量不限于仅仅一层,可使用多层薄的纤维基材的叠层。同时,当使用多层薄的纤维基材的叠层时,其总厚度要在上述的范围内。
优选使用玻璃无纺布和玻璃布,其厚度优选为10—15微米且基本重量为8—18g/m2。使用这样的玻璃无纺布和玻璃布,能够更有效抑制第一基板的翘曲。
如图1和2所示,在第一基板3的背面设有焊料凸B1。焊料凸块B1连接到第一基板3的叠层31B的导体互连层313上。作为焊料凸块B1,例如,可以是无铅焊料等。在本实施方式中,可以使用锡—银焊料。组成焊料的材料不限于此,例如,可以是锡—铋焊料和锡—锌焊料等。此外,作为焊料凸块B1,可以使用含铅焊料凸块(例如,Sn/95Pb和Sn/63Pb等)。作为焊料凸块B2,例如,可以是热膨胀系数为10ppm/℃或更多且25ppm/℃或更少的焊料凸块。
【第一半导体芯片】
如图2所示,第一半导体芯片2在硅基板21上设置有互连层22,该互连层22由所谓的低k层构成。它的作用是,但不限于,逻辑器件、存储器件、或其混合物等。
该低k层为层间绝缘膜。在这里,低k层是指比介电常数是3.3或更小的膜。作为低k层,例如,可以是有机膜例如SiOC,MSQ(甲基倍半硅氧烷)和苯并环丁烯等,以及无机膜例如HSQ(羟基硅氧烷)等,并且优选使用它们的多孔化膜。
该第一半导体芯片2安装在第一基板3表面的基本中心部位上。
在第一半导体芯片2和第一基板3之间,设置有多个焊料凸块B2,并且第一半导体芯片2通过焊料凸块B2与第一基板3彼此连接。
作为焊料凸块B2,例如,可以是无铅焊料等。在本实施方式中,使用锡—银焊料。焊料凸块B2的构成材料不限于此,例如,可以使用锡—铋焊料和锡—锌焊料等。此外,作为焊料凸块B2,可以使用含铅焊料凸块(例如,Sn/95Pb和Sn/63Pb等)。作为焊料凸块B2,例如,可以使用热膨胀系数为10ppm/℃或更多且25ppm/℃或更少的焊料凸块。
在该焊料凸块B2周围,填充有底部填充胶U。
【第二基板】
在本实施方式中,第二基板5的基板材料由与第一基板3相同的基板材料构成,并具有与第一基板3相同的层结构。即,第二基板5和第一基板3设置有相同的叠层31A、31B和芯层32。
在本实施方式中,尽管第二基板5与第一基板3是相同的部件,但为了与第一基板3区分,第二基板的附图标记为5。
【第二半导体芯片】
在第二基板5的表面安装有第二半导体芯片4。类似于第一半导体芯片2,此第二半导体芯片4,可在硅底层21上设置有由所谓的低k层构成的互连层22,或者没有低k层,但具有SiO2层。第一半导体芯片可被配置成具有逻辑电路,第二半导体芯片可被配置成具有存储器件。
在第二半导体芯片4与第二基板5之间,设置与用于连接第一半导体芯片2和第一基板3的焊料凸块相同的焊料凸块B2。该焊料凸块B2在第二基板5的叠层31A的导体互连层312和第二半导体芯片4之间提供电连接。
此外,第二半导体芯片4和第二基板5可通过导线代替焊料凸块B2彼此连接。
【底部填充胶】
在连接第一基板3和第一半导体芯片2的焊料凸块B2周围,以及连接第二基板5和第二半导体芯片4的焊料凸块B2周围装填底部填充胶U。
作为底部填充胶U的组成材料,可使用流体状热固性树脂和薄膜状热固性树脂。其中,优选流体状热固性树脂。这是因为其能够有效地填充第一基板3和第一半导体芯片2之间的间隙以及第二基板5和第二半导体芯片4之间的间隙。在本实施方式中,底部填充胶U由大气中125℃下弹性系数是150MPa或更高且800MPa或更低的树脂构成。特别地,作为底部填充胶U,进一步优选其在大气中125℃下的弹性系数是200MPa或更高,进一步,优选其在大气中125℃下的弹性系数是600MPa或更低。
弹性系数的测量方法如下所述。形成尺寸为10mm宽、大约150mm长和4mm厚的底部填充胶U的糊料后,在烘箱中200℃下固化该糊料30分钟,通过拉伸测试机(tension tester)在大气中125℃下以1mm/分钟的速度进行测量,利用所得应力应变曲线(stress-strain curve)的起始斜率计算弹性系数。
作为底部填充胶U的树脂材料,可以使用各种各样的材料。例如,可以使用环氧树脂、BT树脂或氰酸酯树脂等。作为氰酸酯树脂,优选使用在基板材料部分所描述的线性酚醛型氰酸酯树脂。
优选组成底部填充胶U的树脂材料包括多官能环氧树脂。从而,可以改善树脂固化体的交联密度,实现高弹性系数。
底部填充胶U可包含无机填料,例如硅石(silica)颗粒等。如此,能够进一步有效地降低热膨胀系数,并减少半导体芯片2和4的损坏,减少第一半导体芯片2和第一基板3之间的损坏,减少第二半导体芯片4和第二基板5之间的损坏。
底部填充胶U也可包含偶联剂。如此,能够更进一步有效地改善凸块和无机填料与底部填充胶的粘着性,并降低热膨胀系数,减少半导体芯片的损坏,减少半导体芯片与基板3之间损坏。作为偶联剂,可使用硅烷偶联剂例如环氧硅烷和氨基硅烷等,以及钛酸酯型偶联剂等,也可以使用它们的组合。偶联剂可以分散在底部填充胶的粘合剂组分中,也可以粘附在无机填料例如硅石颗粒等表面,或者,也可以是上述的混合形式。例如,当混合硅石颗粒时,硅石表面可用偶联剂预先处理。
优选25℃至其玻璃化转变温度的温度范围内,底部填充胶U的平均热膨胀系数是40ppm/℃或更少,更优选30ppm/℃或更少,且特别优选25ppm/℃或更少。这样能够进一步更加有效地控制低k层的损坏以及控制凸块B2周围的损坏。此外,优选25℃至其玻璃化转变温度的温度范围内,底部填充胶U的平均热膨胀系数是1ppm/℃或更多,并且进一步优选3ppm/℃或更多。
此外,25℃至其玻璃化转变温度的温度范围内,底部填充胶U的平均热膨胀系数能通过下述方法测量。液化的灌注密封(liquefied pouringsealing)底部填充胶材料在150℃下固化120分钟,切割出一块5×5×10mm的样品片材。使用SEIKO生产的TMA/SS120在5g的压缩载荷和10℃/分钟的加热速率下测量这些样品片材。
【连接部件】
连接部件6与第一基板3正面的导体连接层312和第二基板5背面的导体互连层313连接,使第一基板3和第二基板5电连接。
在本实施方式中,连接部件6是由无铅焊料等制成的焊料凸块。
设置多个连接部件6,以包围第一基板3上的第一半导体芯片2。换句话说,第一半导体芯片2安装在连接部件6、第一基板3和第二基板5所形成的空隙部位(void portion)。连接部件6的高度大于第一半导体芯片2的厚度和焊料凸块B2的厚度总值,从而在第一半导体芯片2的正面和第二基板5的背面之间形成空隙。
接下来,将描述上述的半导体器件1的制造方法。
首先,制备第一基板3和第二基板5。
下面描述第一基板3的制造方法。
同时,第二基板5的制造方法与第一基板3的制造方法相同。首先,制备双面覆铜层压板(在芯层32的绝缘层321的正面和背面形成有铜层的板),并且在预定位置中形成贯通孔并形成导电层322。
接下来,通过去除方法(subtractive process)分别在绝缘层321的正面和背面上形成导体互连层312。此后,通过反应液将一对导体互连层312的表面粗糙化,并将绝缘层311层叠。
进一步,通过激光加工或类似方法在绝缘层311中形成通孔。此后,在通孔中形成导体互连层314,并进一步通过半添加构造方法(semiadditive construction method)在每一个绝缘层311上形成导体互连层312。
通过重复这样的操作获得第一基板3。此外,在第一基板3最底层中的导体互连层是导体互连层313。
接下来,将第一半导体芯片2和第二半导体芯片4分别安装到所制成的第一基板3和第二基板5上。
在第一半导体芯片2和第二半导体芯片4的背面设置焊料凸块B2。将第一半导体芯片2和第二半导体芯片4分别设置在第一基板3和第二基板5上,并在回流炉中将焊料凸块B2熔化,从而使第一半导体芯片2和第二半导体芯片4分别固定到第一基板3和第二基板5上。
此后,在连接第一基板3和第一半导体芯片2的焊料凸块B2的周围以及连接第二基板5和第二半导体芯片4的焊料凸块B2的周围分别填充底部填充胶U。
接下来,在第二基板5的背面设置构成连接部件6的焊料凸块,通过该连接部件6将第二基板5和第一基板3彼此连接。
进一步,在第一基板3的背面设置焊料凸块B1,从而制得半导体器件1。
该半导体器件1通过第一基板3背面上的焊料凸块B1安装在印刷电路板上。
接下来,将描述本实施方式的作用和效果。
在本实施方式中,在构成半导体器件1中的第一基板3和第二基板5的每个基板的叠层31A和31B的每个绝缘层311中,其在25℃至其玻璃化转变点的温度范围内,沿基板面内方向的平均热膨胀系数是35ppm/℃或更少,优选30ppm/℃或更少,且沿基板厚度方向的平均热膨胀系数是35ppm/℃或更少,优选30ppm/℃或更少。
这样能够减少半导体器件1遇到热史时叠层31A和31B沿基板面内方向和沿基板厚度方向的变形量。从而减少第一基板3和第二基板5的翘曲。
因此,能够减少第一基板3和第一半导体芯片2之间导电故障的发生,以及减少第二基板5和第二半导体芯片4之间导电故障的发生,从而获得具有高连接可靠性的半导体器件1。
此外,第一基板3的叠层31A的绝缘层311以及第二基板5的叠层31A的绝缘层311非常靠近焊料凸块B2,当焊料凸块B2熔化时,它们容易受到热的影响。因此,能够减少熔化焊料凸块B2熔化过程中产生的基板3和5的翘曲,从而使能够生产出具有高连接可靠性的半导体器件1。
此外,通过使绝缘层311中含有氰酸酯树脂,特别是线性酚醛型氰酸酯树脂,能够进一步确保减少第一基板3和第二基板5的翘曲。
此外,在本实施方式中,在第一基板3和第二基板5的每一个芯层32的绝缘层321中,在25℃至其玻璃化转变温度的温度范围内,沿着板面内方向的平均热膨胀系数为12ppm/℃或更少,沿基板厚度方向的平均热膨胀系数为20ppm/℃或更少。
这样能够减少第一基板3和第二基板5遇到热史时芯层32沿基板面内方向和沿基板厚度方向的变形量,并能够进一步更加确定地减少第一基板3和第二基板5中翘曲的发生。
此外,通过使第一基板3和第二基板5的芯层32中都含有氰酸酯树脂,特别是线性酚醛型氰酸酯树脂,能够进一步确保减少第一基板3和第二基板5中翘曲的发生。
此外,在本实施方式中,由于底部填充胶U的弹性系数为150Mpa或更大且800Mpa或更少,因此,凸块B2周围被牢固地固定,从而防止凸块B2的破裂。
此外,低介电常数膜(低k层)作为层间绝缘膜用于第一半导体芯片2和第二半导体芯片4中。25℃至其玻璃化转变温度的温度范围内,底部填充胶U的平均热膨胀系数为40ppm/℃或更少,能够减少遇到热史时底部填充胶U的变形量,并能够抑制第一半导体芯片2和第二半导体芯片4的低k层的损坏。
近来,器件的运转性能和高速加工的改进有了发展,而传统的SiO2绝缘膜与其难以配合。因此,从降低互连线间的寄生电容的观点考虑,优选使用低介电常数膜,特别是多孔的低介电常数膜作为层间绝缘膜。然而,比介电常数值是3.3或更少的低k层是易碎的,当具有低k层的半导体芯片面朝下安装时,可能会出现导电故障以及半导体芯片破裂。在比介电常数是2.7或更少的低k层情况中,将它做成多孔的是有必要的,以进一步改善低k层的弱点。因此,如本实施方式,使25℃至其玻璃化转变温度的温度范围内,底部填充胶U的平均热膨胀系数为40ppm/℃或更少是特别有用的。
此外,本发明不限于所述实施方式,但为了实现本发明目的的在一定范围的变形、改进等等包括在本发明中。
例如,在所述实施方式中,第一基板3的叠层31A和31B的所有绝缘层311,其在25℃内玻璃化转变温度的温度范围内,沿基板面内方向的平均热膨胀系数是35ppm/℃或更少,且沿基板厚度方向的平均热膨胀系数是35ppm/℃或更少,然而,本发明并不限于此。
例如,如图6和图7所示,各叠层81A和81B可配置成在25℃至其玻璃化转变温度的温度范围内,绝缘层311沿基板面内方向的平均热膨胀系数是30ppm/℃或更少,沿基板厚度方向的平均热膨胀系数是30ppm/℃或更少,以及在25℃至其玻璃化转变点的温度范围内,绝缘层811沿基板面内方向的平均热膨胀系数超过30ppm/℃(例如,60ppm/℃),沿基板厚度方向的平均热膨胀系数超过30ppm/℃(例如,60ppm/℃)。
在这种情况下,优选的是,设置在芯层32两侧大概对称位置上的绝缘层311和811的热膨胀系数为相等。
因而,通过使设置在芯层32两侧大概对称位置上的绝缘层311和811的热膨胀系数相等,芯层32两侧的绝缘层的翘曲对称地发生。因此,能够抑制整个基板翘曲的发生。第二基板中,也可使用如图6和图7所示的同样的层结构。
此外,在所述实施方式中,第一基板3和第二基板5的绝缘层311,尽管其在25℃至其玻璃化转变温度的温度范围内,沿基板面内方向的平均热膨胀系数被设为35ppm/℃或更少,且沿基板厚度方向的平均热膨胀系数被设为35ppm/℃或更少,但如果至少一个基板中的至少一个绝缘层在25℃至其玻璃化转变温度的温度范围内,沿基板面内方向的平均热膨胀系数为35ppm/℃或更少,优选30ppm/℃或更少,则也是没问题的。然而,优选第一基板和第二基板分别具有包括至少一个在25℃至其玻璃化转变温度的温度范围内,沿基板面内方向的平均热膨胀系数为35ppm/℃或更少,优选30ppm/℃或更少的绝缘层这样的结构。
尽管在所述实施方式中,第一基板3和第二基板5是分别具有芯层32的基板,但本发明并不限于此,它们可为仅仅由叠层制成的基板。通过使用这样的基板,能够制作出薄型化的半导体器件。
此外,在所述实施方式中,尽管绝缘层311未通过纤维加强,但本发明不限于此,绝缘层311可包含玻璃纤维等。通过这样的操作,能够进一步降低绝缘层311沿基板厚度方向的平均热膨胀系数。
此外,尽管在所述实施方式中,第一基板3和第一半导体芯片2以及第二基板5和第二半导体芯片4通过焊料凸块B2彼此连接,然而,本发明不限于此,例如,如图8所示,它们可通过焊线W彼此连接。
此外,尽管在所述实施方式中,一个半导体器件具有一对基板和一对半导体芯片,即,所阐述的是其中有两个半导体封装件层叠在一起的半导体器件,然而,本发明不限于此,3个或更多个半导体封装件可层叠在一起。在层叠3个或多个半导体封装件的情况中,优选3个或多个半导体封装件中的每一个基板中的叠层的所有绝缘层具有25℃至玻璃化转变温度的温度范围内沿基板面内方向的平均热膨胀系数是35ppm/℃或更少,且沿基板厚度方向的平均热膨胀系数是35ppm/℃或更少。此外,优选每一个基板中的叠层的所有的绝缘层包含氰酸酯树脂,特别是线性酚醛型氰酸酯树脂。
此外,尽管在所述实施方式中,第一基板和第二基板是具有叠层和芯层的基板,然而,本发明不限于此,如图9所示,第二基板是基板7,该基板由芯层制得,而并无叠层。
特别地,第一基板可为具有叠层31A和31B以及芯层的基板,且第二基板7可为具有芯层32的基板。
通过这样的设置,有可能除去热膨胀系数可能会比较大的叠层,并减少半导体芯片热膨胀系数的不匹配,因此能够确定地抑制破裂的发生。
此外,在图9中的第二半导体芯片4′具有两层的堆叠结构(stackstructure)。此外,第二半导体芯片4′和第二基板7通过导线W连接在一起,
此外,图9中的第一基板的叠层31A和31B的绝缘层中的至少一层可具有的平均热膨胀系数是,在25℃至玻璃化转变温度的温度范围内,沿基板面内方向的平均热膨胀系数是35ppm/℃或更少,且沿基板厚度方向的平均热膨胀系数是35ppm/℃或更少。
【实施例】
下面,说明本发明的实施方式。
(第一实施例)
制造与所述实施方式结构大致相同的半导体器件。同时,尽管在所述实施方式中,焊料凸块设置在第一基板的背面,但在第一实施例中,设置一个端子(terminal)用以检测基板间的连接电阻(connectingresistance)。
第一基板和第二基板由同样的层结构和层材料组成。特别地,第一基板和第二基板设置有叠层(厚度为大约36微米),其交替地设置有三个绝缘层和四个导体互连层,以及一个芯层(厚度为45微米)。
在表1中,示出用于第一基板和第二基板的叠层的绝缘层的树脂组成。此外,用于第一基板和第二基板的芯层的绝缘层的树脂组成示于表1中。
通过熟知的方法制造第一基板和第二基板。
此外,作为连接部件的焊料凸块的材料为Sn-Ag3.0-Cu0.5(热膨胀系数是21.7ppm/℃)。在第一基板上,焊料凸块设置在第一树脂的外周边,并与第二基板连接。
此外,设置于第一基板和第一半导体芯片(厚度为100微米)间的焊料凸块材料以及设置于第二基板和第二半导体芯片(厚度为350微米)间的焊料凸块材料是Sn-95Pb(热膨胀系数是29.0ppm/℃)。
此外,作为底部填充胶,使用大气下125℃的弹性模量为300MPa以及在25℃至其玻璃化转变温度的温度范围内,平均热膨胀系数是25ppm/℃的底部填充胶。
此外,底部填充胶的弹性系数以及平均热膨胀系数如所述实施方式中描述般进行测量。
表1
Figure G2007800183778D00221
第一基板和第二基板的每一个如下设置
平面形状:正方形34mm×34mm,
板厚度:0.2mm
导体互连层:12μm厚(叠层表面的导体互连层),18μm厚(设置于芯层的导体互连层),
阻焊剂厚度(从电路上表面起的厚度):12μm
电路间隔(导体互连层的开口直径)/电路宽度(导体互连层临近开口间的间隔)=300μm/300μm,
电路形状(导体互连层的开口形状):圆形
(第二实施例)
叠层的绝缘层组成如下,其它方面与第一实施例相同。
表2
 
树脂 产品名及其它 叠层的绝缘层
氰酸酯树脂 线性酚醛型氰酸酯树脂:Lonza产PrimasetPT-30,重均分子量700 29.2
环氧树脂 联苯基二亚甲基型环氧树脂:日本KayakuCo.,Ltd.产NC-3000,环氧当量275,重均分子量2000 28.8
苯氧树脂 联苯基环氧树脂和双酚-S环氧树脂的共聚物,末端具有环氧基:日本Epoxy Resins Co.,Ltd.产YX-8100H30,重均分子量30,000 11.7
固化催化剂 咪唑化合物:SHIKOKU化学公司产1B2PZ,1-苯甲基-2-苯基咪唑 0.1
无机填料 球形熔融硅石:Admatechs Co.,Ltd.产SO-25H,平均颗粒直径0.5μm 30.0
 
偶联剂 环氧硅烷偶联剂:GEToshiba Silicones Co.,Ltd.产A-187 0.2
(第三实施例)
芯层的绝缘层组成如下,其它方面与第一实施例相同。
芯层的绝缘层沿基板面内方向从25℃至其玻璃化转变温度的温度范围内的平均热膨胀系数是8ppm/℃,沿基板厚度方向从25℃至其玻璃化转变温度的温度范围内的平均热膨胀系数是12ppm/℃。
表3
 
树脂 产品名及其它 芯层的绝缘层
氰酸酯树脂 线性酚醛型氰酸酯树脂:Lonza产PrimasetPT-30,重均分子量700 17.4
环氧树脂 联苯基二亚甲基型环氧树脂:日本Kayaku Co.,Ltd.产NC-3000,环氧当量275,重均分子量2000 9.8
苯氧树脂 联苯基二亚甲基型苯酚树脂:MEIWA PLASTICINDUSTRIES公司产MEH-7851-3H,羟基集团当量230 7.5
固化催化剂 咪唑化合物:SHIKOKU化学公司产1B2PZ,1-苯甲基-2-苯基咪唑 0.1
无机填料 球形熔融硅石:Admatechs Co.,Ltd.产SO-25H,平均颗粒直径0.5μm 64.9
偶联剂 环氧硅烷偶联剂:GEToshiba Silicones Co.,Ltd.产A-187 0.3
纤维基材 玻璃布#1035E玻璃,厚度为27μm
(第四实施例)
使用第二实施例的叠层的绝缘层,以及第三实施例的芯层的绝缘层,并制备第一基板和第二基板。其它方面与第一实施例相同。
(第四实施例)
使用与第二实施例相同的基板作为第一基板。使用没有叠层而仅有芯层的基板作为第二基板。第二基板的芯层与第一实施例的芯层相同。其它方面与第一实施例相同。
(第一比较例)
使用BT板(Mitsubishi Gas化学公司产的CCL-HL832HS型HS)作为第一和第二基板的芯层。此外,使用ABF GX-13(Ajinomoto Co.,Inc.产)作为第一基板和第二基板的叠层的绝缘层。
(平均热膨胀系数和玻璃化转变温度)
每一个实施例和比较例的第一基板的芯层的绝缘层的平均热膨胀系数和玻璃化转变温度,叠层的绝缘层的平均热膨胀系数和玻璃化转变温度,第二基板的芯层的绝缘层的平均热膨胀系数和玻璃化转变温度,叠层的绝缘层的平均热膨胀系数和玻璃化转变温度分别被测量。
平均热膨胀系数和玻璃化转变温度的测量方法与所述实施方式中描述的方法相同。结果示于表4。表4中平均热膨胀系数的单位是ppm/℃,玻璃化转变温度的单位是℃。
(芯片破裂的评价)
通过用SAT(超音波断层扫描摄影装置)观察每一个实施例和比较例中制得的半导体器件的第一半导体芯片中的芯片破裂情况,芯片未破裂标记为“○”,芯片破裂标记为“×”,评价结果见表4。
(导电故障的评价)
对于每一个实施例和比较例中获得的半导体器件,进行在-55℃下1小时以及在125℃下1小时1000的次温度循环测试。在温度循环之前以及之后,通过4-端子方法(4-terminal method)对10个点测量设置在第一基板背面上的相邻端子之间的连接电阻值。
循环测试后的连接电阻值高于循环测试前的连接电阻值5倍或更多的点被视为导电故障。评价结果示于表4。
Figure G2007800183778D00261
Figure G2007800183778D00271
与比较例相比,在这些实施例中,减少了芯片破裂的发生以及导电故障的发生。从上得知,与比较例的半导体器件相比,实施例的半导体器件减少了第一基板和第二基板的翘曲。

Claims (17)

1.半导体器件,其包括:
第一基板,其上安装有第一半导体芯片;
第二基板,其上安装有第二半导体芯片;以及
连接部件,其与所述第一基板的正面以及所述第二基板的背面连接,使所述第一基板与所述第二基板电连接;其中
所述第一基板具有叠层,在该叠层中含有树脂的绝缘层和导体互连层交替层叠,且所述的每个导体互连层是通过设置在所述绝缘层的孔内的导电层而连接,
所述第二基板具有叠层,在该叠层中含有树脂的绝缘层和导体互连层交替层叠,且所述的每个导体互连层是通过设置在所述绝缘层的孔中的导电层而连接,且
第一基板和第二基板的至少一个基板的叠层中的绝缘层中至少一个绝缘层在25℃至其玻璃化转变温度的温度范围内,沿基板面内方向的平均热膨胀系数是30ppm/℃或更少,25℃至其玻璃化转变温度的温度范围内,沿基板厚度方向的平均热膨胀系数是30ppm/℃或更少。
2.根据权利要求1所述的半导体器件,其中
在25℃至其玻璃化转变温度的温度范围内,沿基板面内方向的平均热膨胀系数是30ppm/℃或更少且沿基板厚度方向的平均热膨胀系数是30ppm/℃或更少的绝缘层含有氰酸酯树脂。
3.根据权利要求2所述的半导体器件,其中所述氰酸酯树脂是线性酚醛型氰酸酯树脂。
4.根据权利要求1所述的半导体器件,其中所述第一基板和所述第二基板中的至少一个基板具有芯层,在绝缘层内部形成设置有导体层的通孔,且在通孔中的所述导体层与所述叠层的导体互连层连接,且
在25℃至其玻璃化转变温度的温度范围内,所述芯层的所述绝缘层沿基板面内方向的平均热膨胀系数是12ppm/℃或更少,且25℃至其玻璃化转变温度的温度范围内,所述芯层的所述绝缘层沿基板厚度方向的平均热膨胀系数是20ppm/℃或更少。
5.根据权利要求4所述的半导体器件,其中在25℃至其玻璃化转变温度的温度范围内,所述芯层的所述绝缘层沿基板面内方向的平均热膨胀系数是8ppm/℃或更少。
6.根据权利要求4或5所述的半导体器件,其中所述芯层的所述绝缘层的树脂包括氰酸酯树脂。
7.根据权利要求6所述的半导体器件,其中所述氰酸酯树脂为线性酚醛型氰酸酯树脂。
8.根据权利要求6所述的半导体器件,其中
所述第一基板的叠层的所有绝缘层以及所述第二基板的叠层的所有绝缘层,在25℃至其玻璃化转变温度的温度范围内,沿基板面内方向的平均热膨胀系数是30ppm/℃或更少,且25℃至其玻璃化转变温度的温度范围内,沿基板厚度方向的平均热膨胀系数是30ppm/℃或更少,且
所述第一基板的叠层的所有绝缘层以及所述第二基板的叠层的所有绝缘层含有氰酸酯树脂。
9.根据权利要求8所述的半导体器件,其中包含在所述叠层以及所述芯层中的所述氰酸酯树脂是线性酚醛型氰酸酯树脂。
10.根据权利要求5所述的半导体器件,其中设置一对所述叠层将芯层夹在中间,且将芯层夹在中间并位于基本对称位置的所述叠层的绝缘层的热膨胀系数几乎相等。
11.根据权利要求1所述的半导体器件,其中
所述第一基板和所述第一半导体芯片通过凸块连接,
在连接所述第一基板和所述第一半导体芯片的所述凸块的周围填充底部填充胶,
所述第二基板和所述第二半导体芯片通过凸块连接,
在连接所述第二基板和所述第二半导体芯片的所述凸块的周围填充底部填充胶,
所述各底部填充胶由树脂材料制成,所述树脂材料在大气中125℃下的弹性系数为150Mpa~800Mpa。
12.根据权利要求11所述的半导体器件,其中各所述底部填充胶在25℃至其玻璃化转变温度的温度范围内的平均热膨胀系数是40ppm/℃或更少。
13.根据权利要求1所述的半导体器件,其中所述连接部件是焊料凸块。
14.半导体器件,其包括:
第一基板,其上安装有第一半导体芯片;
第二基板,其上安装有第二半导体芯片;以及
连接部件,其与所述第一基板的正面以及所述第二基板的背面连接,使所述第一基板与所述第二基板电连接;其中
所述第一基板具有叠层,在该叠层中含有树脂的绝缘层和导体互连层交替层叠,且所述的每个导体互连层是通过设置在所述绝缘层的孔中的导电层而连接,
所述第一基板的所述叠层的绝缘层中至少一个绝缘层在25℃至其玻璃化转变温度的温度范围内,沿基板面内方向的平均热膨胀系数是35ppm/℃或更少,25℃至玻璃化转变温度的温度范围内,沿基板厚度方向的平均热膨胀系数是35ppm/℃或更少。
15.根据权利要求14所述的半导体器件,其中
所述第二基板具有叠层,在该叠层中含有树脂的绝缘层和导体互连层交替层叠,且所述的每个导体互连层是通过设置在所述绝缘层的孔中的导电层而连接,且
所述第二基板的所述叠层的绝缘层中至少一个绝缘层在25℃至其玻璃化转变温度的温度范围内,沿基板面内方向的平均热膨胀系数是35ppm/℃或更少,25℃至其玻璃化转变温度的温度范围内,沿基板厚度方向的平均热膨胀系数是35ppm/℃或更少。
16.根据权利要求14或15所述的半导体器件,其中
在25℃至其玻璃化转变温度的温度范围内,所述第一基板的所述叠层的所有绝缘层沿基板面内方向的平均热膨胀系数是35ppm/℃或更少,25℃至其玻璃化转变温度的温度范围内,沿基板厚度方向的平均热膨胀系数是35ppm/℃或更少,且
所述第一基板的所述叠层的绝缘层含有氰酸酯树脂。
17.根据权利要求16所述的半导体器件,其中所述氰酸酯树脂是线性酚醛型氰酸酯树脂。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100314723A1 (en) * 2007-07-20 2010-12-16 Christian Schmidt Manufacturing of optical structures by electrothermal focussing
JP2010010329A (ja) * 2008-06-26 2010-01-14 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP2011077108A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置
TWI501380B (zh) * 2010-01-29 2015-09-21 Nat Chip Implementation Ct Nat Applied Res Lab 多基板晶片模組堆疊之三維系統晶片結構
KR101710178B1 (ko) * 2010-06-29 2017-02-24 삼성전자 주식회사 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지
KR101712043B1 (ko) * 2010-10-14 2017-03-03 삼성전자주식회사 적층 반도체 패키지, 상기 적층 반도체 패키지를 포함하는 반도체 장치 및 상기 적층 반도체 패키지의 제조 방법
KR20130005465A (ko) * 2011-07-06 2013-01-16 삼성전자주식회사 반도체 스택 패키지 장치
US8780576B2 (en) 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
US9768223B2 (en) * 2011-12-21 2017-09-19 Xintec Inc. Electronics device package and fabrication method thereof
KR20230169471A (ko) 2015-03-31 2023-12-15 하마마츠 포토닉스 가부시키가이샤 반도체 장치
KR20160150602A (ko) * 2015-06-22 2016-12-30 아지노모토 가부시키가이샤 몰드 언드필용 수지 조성물
KR20170034957A (ko) * 2015-09-21 2017-03-30 에스케이하이닉스 주식회사 플렉서블윙 배선기판을 포함하는 반도체 패키지
TWI773136B (zh) * 2016-04-13 2022-08-01 日商濱松赫德尼古斯股份有限公司 半導體裝置之製造方法
TWI716397B (zh) * 2016-04-13 2021-01-21 日商濱松赫德尼古斯股份有限公司 半導體裝置之製造方法
JP7292828B2 (ja) * 2018-04-27 2023-06-19 キヤノン株式会社 撮像素子モジュール、撮像システム、撮像素子パッケージ及び製造方法
EP3671812B1 (en) * 2018-12-19 2022-02-09 IMEC vzw A method for bonding and interconnecting semiconductor chips

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1041868A2 (en) * 1999-04-01 2000-10-04 Ajinomoto Co., Inc. Insulating resin composition for multilayer printed-wiring board
EP1355352A2 (en) * 2002-04-19 2003-10-22 Fujitsu Limited Stacked semiconductor device and method of manufacturing thereof
JP2005262513A (ja) * 2004-03-17 2005-09-29 Sumitomo Bakelite Co Ltd 絶縁層付き金属箔及び多層プリント配線板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970000214B1 (ko) 1993-11-18 1997-01-06 삼성전자 주식회사 반도체 장치 및 그 제조방법
JPH118474A (ja) 1997-06-16 1999-01-12 Nec Corp 多層基板の製造方法
JP3722209B2 (ja) * 2000-09-05 2005-11-30 セイコーエプソン株式会社 半導体装置
JP2002094922A (ja) 2000-09-20 2002-03-29 Aiwa Co Ltd 集積回路
JP4705261B2 (ja) 2001-04-02 2011-06-22 日本シイエムケイ株式会社 ビルドアップ多層プリント配線板
JP2004071656A (ja) 2002-08-01 2004-03-04 Sumitomo Bakelite Co Ltd 多層配線板および半導体装置
JP2004281491A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
US7141874B2 (en) * 2003-05-14 2006-11-28 Matsushita Electric Industrial Co., Ltd. Electronic component packaging structure and method for producing the same
JP2005347391A (ja) * 2004-06-01 2005-12-15 Ibiden Co Ltd プリント配線板
US7170159B1 (en) * 2005-07-07 2007-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Low CTE substrates for use with low-k flip-chip package devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1041868A2 (en) * 1999-04-01 2000-10-04 Ajinomoto Co., Inc. Insulating resin composition for multilayer printed-wiring board
EP1355352A2 (en) * 2002-04-19 2003-10-22 Fujitsu Limited Stacked semiconductor device and method of manufacturing thereof
JP2005262513A (ja) * 2004-03-17 2005-09-29 Sumitomo Bakelite Co Ltd 絶縁層付き金属箔及び多層プリント配線板

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Publication number Publication date
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