JPWO2007135768A1 - 半導体装置 - Google Patents

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layer
semiconductor device
linear expansion
ppm
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光生 杉野
光生 杉野
桂山　悟
悟 桂山
浩行 山下
浩行 山下
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Sumitomo Bakelite Co Ltd
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Abstract

半導体装置１は、第一半導体チップ２が搭載された第一基板３、第二半導体チップ４が搭載された第二基板５、第一基板３および第二基板５とを電気的に接合する接合部６を備える。第一基板３は、樹脂を含有する絶縁層３１１と導体配線層３１２，３１３とが交互に積層され、各導体配線層３１２が絶縁層３１１のビアホールに形成された導体層３１４で接続されてなるビルドアップ層３１Ａ，３１Ｂを有する。第二基板５もビルドアップ層３１Ａ，３１Ｂを有する。第一基板３および第二基板５のうち、少なくともいずれか一方の基板のビルドアップ層の絶縁層３１１において、少なくとも一層の絶縁層３１１の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３５ｐｐｍ／℃以下であり、基板厚み方向の平均線膨張係数が３５ｐｐｍ／℃以下である。

Description

本発明は、半導体装置に関し、特に複数の半導体チップが積層された半導体装置に関する。
近年の電子機器の高機能化並びに軽薄短小化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んできている。これに伴い半導体パッケージを含めた電子部品を実装する基板も小型化してきている。
高密度の実装を実現する半導体装置として、基板に第一半導体チップを搭載し、さらに、第一半導体チップの上方に第二半導体チップが搭載された基板を配置するパッケージオンパッケージ（ＰＯＰ）構造の半導体装置が提案されている（特許文献１）。
特開平７−１８３４２６号公報
しかしながら、特許文献１に記載されたようなパッケージオンパッケージ（ＰＯＰ）構造においては、以下のような課題がある。
基板と半導体チップとでは、一般に線膨張係数が異なる。基板は樹脂を含む材料により構成されており、半導体チップよりも大きな線膨張率を有する。基板上に半導体チップを実装した構造の半導体装置が熱履歴を受けると基板の反りが生じる。この基板の反りにより半導体チップと基板との間で導通不良が発生し、接続信頼性が低下することがある。
これに加え、近年、半導体チップのクロック周波数の高周波数化が急速に進んでいることから、半導体チップを実装する基板には、インダクタンスを低減できるものが求められている。コア層と、ビルドアップ層とを有する基板では、コア層のスルーホールのインダクタンスが非常に大きい。インダクタンスの低減の要請に応えるためには、コア層をなるべく薄くするか、コア層を有さず、ビルドアップ層のみから構成される基板を使用することが提案されている。
一般に、コア層は、基板の線膨張係数を低減させる目的で設けられているため、コア層を薄くしたり、ビルドアップ層のみからなる基板を使用したりした場合には、熱履歴を受けた際の基板のそりが増大してしまう。そのため、半導体チップと基板との間で導通不良が発生しやすい。
本発明の目的は、導通不良の発生を低減させ、基板と半導体チップとの接続信頼性の低下を抑制することができる半導体装置を提供することである。
本発明によれば、第一半導体チップが搭載された第一基板と、第二半導体チップが搭載された第二基板と、前記第一基板の表面および前記第二基板の裏面に接触し、前記第一基板および前記第二基板とを電気的に接合する接合部とを備え、前記第一基板は、樹脂を含有する絶縁層と導体配線層とが交互に積層され、前記各導体配線層が前記絶縁層のホールに設けられた導体層で接続されてなるビルドアップ層を有し、前記第二基板は、樹脂を含有する絶縁層と導体配線層とが交互に積層され、前記各導体配線層が前記絶縁層のホールに設けられた導体層で接続されてなるビルドアップ層を有し、前記第一基板および前記第二基板のうち、少なくともいずれか一方の基板の前記ビルドアップ層の絶縁層において、少なくとも一層の絶縁層の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３０ｐｐｍ／℃以下であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数が３０ｐｐｍ／℃以下である半導体装置が提供される。
この構成の本発明によれば、第一基板および第二基板のうち、少なくともいずれか一方の基板の前記ビルドアップ層の絶縁層において、少なくとも一層の絶縁層の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３０ｐｐｍ／℃以下となっており、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数が３０ｐｐｍ／℃以下となっている。
そのため、半導体装置が熱履歴を受けた際に、少なくとも第一基板あるいは第二基板の反りが低減されることとなる。これにより、第一基板と第一半導体チップとの間の導通不良の発生、あるいは第二基板と第二半導体チップとの間の導通不良の発生を低減させることができ、接続信頼性の高い半導体装置とすることができる。
この際、前記ビルドアップ層の少なくとも一層の前記絶縁層は、シアネート樹脂を含むことが好ましい。なかでも、前記シアネート樹脂は、ノボラック型シアネート樹脂であることが好ましい。
これにより、前記絶縁層の基板面内方向の線膨張係数、基板厚み方向の線膨張係数を確実に低減させることができる。
さらに、前記第一基板および第二基板のうち、少なくともいずれか一方の基板は、絶縁層の内部に導体層が設けられたスルーホールが形成され、このスルーホール中の前記導体層が、前記ビルドアップ層の前記導体配線層に接続されるコア層を有し、２５℃〜ガラス転移点における前記コア層の前記絶縁層の基板面内方向の平均線膨張係数が１２ｐｐｍ／℃以下であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数が２０ｐｐｍ／℃以下であることが好ましい。
なかでも、２５℃〜ガラス転移点における前記コア層の前記絶縁層の基板面内方向の平均線膨張係数が８ｐｐｍ／℃以下であることが好ましい。
これにより、少なくとも第一基板あるいは第二基板のそりをより確実に低減させることができる。
また、前記コア層の前記絶縁層の樹脂は、シアネート樹脂を含むことが好ましく、さらには、ノボラック型シアネート樹脂であることが好ましい。
さらに、前記第一基板のビルドアップ層のすべての絶縁層の樹脂および前記第二基板のビルドアップ層のすべての絶縁層の樹脂は、シアネート樹脂を含むことが好ましく、さらには、ノボラック型シアネート樹脂であることが好ましい。
このようにすることで、第一基板および第二基板の反りを確実に低減させることができる。
また、前記第一基板のビルドアップ層のすべての絶縁層および前記第二基板のビルドアップ層のすべての絶縁層は、２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３０ｐｐｍ／℃以下であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数が３０ｐｐｍ／℃以下であり、前記第一基板のビルドアップ層のすべての絶縁層および前記第二基板のビルドアップ層のすべての絶縁層は、シアネート樹脂、特にノボラック型シアネート樹脂を含んでいてもよい。
さらに、前記コア層を挟んで一対の前記ビルドアップ層が配置されており、前記コア層を挟んで略対称位置に配置される前記ビルドアップ層の前記絶縁層の線膨張係数が略等しいが好ましい。
このように、コア層を挟んで対称位置に配置されるビルドアップ層の絶縁層の線膨張係数を略等しいものとすることで、コア層を挟んだ絶縁層の反りが対称に発生する。これにより、基板全体でのそりの発生を抑制することができる。
ここで、ビルドアップ層の絶縁層の線膨張係数が略等しいとは、コア層を挟んで対称位置に配置される絶縁層間の線膨張係数の差がゼロ、あるいは、５ｐｐｍ／℃以下であることをいう。
また、前記第一基板と前記第一半導体チップとはバンプにより接続され、前記第一基板と前記第一半導体チップとを接続する前記バンプの周囲にはアンダーフィルが設置され、前記第二基板と前記第二半導体チップとはバンプにより接続され、前記第二基板と前記第二半導体チップとを接続する前記バンプの周囲にはアンダーフィルが設置されており、前記各アンダーフィルは、１２５℃雰囲気下での弾性率が１５０ＭＰａ以上８００ＭＰａ以下の樹脂材料からなることが好ましい。
アンダーフィルの１２５℃雰囲気下での弾性率を１５０ＭＰａ以上、８００ＭＰａ以下とすることで、バンプの周囲が強固に固定され、バンプのクラックが防止される。
さらに、２５℃〜ガラス転移点における前記各アンダーフィルの平均線膨張係数が４０ｐｐｍ／℃以下であることが好ましい。
半導体チップには、層間絶縁膜として低誘電率膜（Ｌｏｗ−ｋ膜）が使用されることが多い。２５℃〜ガラス転移点におけるアンダーフィルの平均線膨張係数を４０ｐｐｍ／℃以下とすることで、ｌｏｗ−ｋ膜の損傷を抑制することができる。
さらに、前記接合部は、半田バンプであることが好ましい。
本発明によれば、第一半導体チップが搭載された第一基板と、第二半導体チップが搭載された第二基板と、前記第一基板の表面および前記第二基板の裏面に接触し、前記第一基板および前記第二基板とを電気的に接合する接合部とを備え、前記第一基板は、樹脂を含有する絶縁層と導体配線層とが交互に積層され、前記各導体配線層が前記絶縁層のホールに設けられた導体層で接続されてなるビルドアップ層を有し、前記第一基板の前記ビルドアップ層の絶縁層において、少なくとも一層の絶縁層の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３５ｐｐｍ／℃以下であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数が３５ｐｐｍ／℃以下である半導体装置も提供することができる。
この発明によれば、第一基板のビルドアップ層の絶縁層の一層の絶縁層の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３５ｐｐｍ／℃以下であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数が３５ｐｐｍ／℃以下であるため、半導体装置が熱履歴を受けた際に、第一基板の反りを低減させることができる。
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
本発明の一実施形態にかかる半導体装置を示す斜視図である。 図１のII-II方向の断面図である。 半導体装置の第一基板の断面図である。 導体配線層を示す平面図である。 導体配線層を示す平面図である。 本発明の変形例にかかる第一基板を示す断面図である。 本発明の変形例にかかる第一基板を示す断面図である。 本発明の変形例にかかる半導体装置を示す断面図である。 本発明の変形例にかかる半導体装置を示す断面図である。
以下、本発明の実施形態を図面に基づいて説明する。
まず、図１〜図５を参照して、本実施形態にかかる半導体装置１の概要について説明する。
本実施形態の半導体装置１は、第一半導体チップ２が搭載された第一基板３と、第二半導体チップ４が搭載された第二基板５と、第一基板３の表面および第二基板５の裏面に接触し、第一基板３および第二基板５とを電気的に接合する接合部６とを備える。
第一基板３は、樹脂を含有する絶縁層３１１と導体配線層３１２，３１３とが交互に積層され、各導体配線層３１２、３１３が絶縁層３１１のホール（ビアホール（貫通孔））に形成された導体層３１４で接続されてなるビルドアップ層３１Ａ，３１Ｂを有する。
また、第二基板５は、樹脂を含有する絶縁層３１１と導体配線層３１２，３１３とが交互に積層され、各導体配線層３１２，３１３が絶縁層３１１のホール（ビアホール（貫通孔））に形成された導体層３１４で接続されてなるビルドアップ層３１Ａ，３１Ｂを有する。
第一基板３および第二基板５のうち、少なくともいずれか一方の基板の前記ビルドアップ層の絶縁層３１１において、少なくとも一層の絶縁層３１１の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３５ｐｐｍ／℃以下、好ましくは、３０ｐｐｍ／℃以下であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数が３５ｐｐｍ／℃以下、好ましくは、３０ｐｐｍ／℃以下である。
以下に半導体装置１の構成に関して詳細に説明する。
［第一基板］
まず、第一基板３について説明する。
第一基板３は、第一半導体チップ２が表面に搭載されるものである。
図３に示すように、第一基板３は、コア層３２と、このコア層３２を挟んで配置される一対のビルドアップ層３１Ａ、３１Ｂとを備える。
ビルドアップ層３１Ａは、コア層３２の表面側に配置されており、樹脂を含有する絶縁層３１１と導体配線層３１２とが交互に積層されている。
本実施形態では、ビルドアップ層３１Ａは、複数（例えば、３層）の絶縁層３１１と、複数（例えば、４層）の導体配線層３１２とが交互に積層されたものとなっている。
絶縁層３１１は、炭素繊維、ガラス繊維の織物もしくは一方向に引き揃えた繊維に各種樹脂を含浸したプリプレグではなく、樹脂組成物のみからなる。すなわち、絶縁層３１１は、炭素繊維、ガラス繊維等の繊維による補強がなされていないものである。
ここで、絶縁層３１１を構成する樹脂としては、エポキシ樹脂、ＢＴレジン、シアネート樹脂等が挙げられる。なかでも、ビスフェノールＡ型シアネート樹脂、ビスフェノールＥ型シアネート樹脂、テトラメチルビスフェノールＦ型シアネート樹脂等があげられる。なかでも、ノボラック型シアネート樹脂を使用することが好ましい。
ノボラック型シアネート樹脂としては、以下の化学式で挙げられるものを使用することができる。式中、ｎは正数を示す。
Figure 2007135768
このようなノボラック型のシアネート樹脂は、例えば、ノボラック型フェノールと、塩化シアン、臭化シアン等の化合物とを反応させることにより、得ることができる。
また、ノボラック型シアネート樹脂の重量平均分子量としては、例えば、５００〜４５００であることが好ましい。さらには、６００〜３０００であることが好ましい。
重量平均分子量が５００未満である場合には、機械的強度が低下することがある。また、重量平均分子量が４５００を超えると、樹脂組成物の硬化速度が速くなるため、保存性が低下する場合がある。
また、シアネート樹脂として、シアネート樹脂のプレポリマーを使用してもよい。シアネート樹脂や、プレポリマーを単独で使用してもよく、シアネート樹脂およびプレポリマーを併用してもよい。ここで、プレポリマーとは、通常、シアネート樹脂を加熱反応などにより、例えば、３量化することで得られるものである。プレポリマーとしては、特に限定されないが、たとえば、３量化率が２０〜５０重量％であるものを用いることができる。この３量化率は、例えば、赤外分光分析装置を用いて求めることができる。
また、シアネート樹脂に対し、エポキシ樹脂、フェノキシ樹脂等を添加してもよい。エポキシ樹脂としては、ビフェニルアルキレン骨格を有するものが好ましい。
本実施形態では、各絶縁層３１１は、同種の材料で構成され、各絶縁層３１１の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３５ｐｐｍ／℃以下、好ましくは、３０ｐｐｍ／℃以下であり、基板厚み方向の平均線膨張係数が３５ｐｐｍ／℃以下、好ましくは、３０ｐｐｍ／℃以下である。
ここで、絶縁層３１１の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数は、特に好ましくは、２０ｐｐｍ／℃以下であり、基板厚み方向の平均線膨張係数は、特に好ましくは、２０ｐｐｍ／℃以下である。
また、絶縁層３１１の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数は、好ましくは、３ｐｐｍ／℃以上であり、基板厚み方向の平均線膨張係数は、好ましくは、３ｐｐｍ／℃以上である。
本実施形態では、各絶縁層３１１の基板面内方向の平均線膨張係数、基板厚み方向の平均線膨張係数は、略等しい。
なお、絶縁層３１１の平均線膨張係数は、以下のようにして測定することができる。
絶縁層３１１を構成する樹脂組成物をフィルム状に形成したものから５ｍｍ角のサンプルを切り出し、ＴＭＡ（ＴＡインスツルメント（株）製）を用いて、室温（２５℃）から５℃／分でサンプルを昇温しながらサンプルの厚み方向、面内方向の変位量を計測し、厚み方向、面内方向の線膨張係数を算出する。そして、２５℃〜ガラス転移点における厚み方向、面内方向の線膨張係数を算出する。
また、絶縁層３１１は、高いガラス転移点を有していることが好ましい。例えば、絶縁層３１１のガラス転移点は、１６０℃以上であることが好ましく、さらには、１８０℃以上であることが好ましい。また、３００℃以下であることが好ましい。
絶縁層３１１のガラス転移点ＴｇはＩＳＯ−１１３５９−２に準拠して測定される。絶縁層３１１を構成する樹脂組成物をフィルム状に形成したものから５ｍｍ角のサンプルを切り取り、このサンプルにＴＭＡ装置（ＴＡインスツルメント（株）製）のプローブを乗せ、室温（２５℃）から５℃／分でサンプルを昇温しながらサンプルの厚み方向の変位量を測定する。そして、温度と、サンプルの厚みの変位量とを示す曲線のガラス転移点前後の曲線の接線をとり、この接線の交点からガラス転移点を算出する。
このような絶縁層３１１には、ビアホールが形成されており、ビアホール中には導体層３１４が設けられている。この導体層３１４は、絶縁層３１１を挟んで上下に配置される導体配線層３１２同士を接続するものである。
導体配線層３１２は、金属層であり、例えば、銅製の配線層である。この導体配線層３１２の平面形状は、図４に示すような形状であり、複数の略円形状の開口部３１２Ｂ１が形成されている。なお、図４の右下の図は、導体配線層３１２の拡大図である。
開口部３１２Ｂ１の径は、例えば、５００μｍである。また。この導体配線層３１２の残銅率は、６０〜９０％であり、好ましくは、７５〜８５％である。
ここで、絶縁層３１１を挟んで配置される一対の導体配線層３１２は、絶縁層３１１のビアホールに設けられた金属製（例えば、銅製）の導体層３１４で接続されている。
ビルドアップ層３１Ｂは、コア層３２の裏面側に配置されており、ビルドアップ層３１Ａと同様の絶縁層３１１と、導体配線層３１２、導体配線層３１３とを備える。
絶縁層３１１と導体配線層（３１２，３１３）とは交互に配置されている。
ここでは、絶縁層３１１は、複数（例えば、３層）層設けられており、導体配線層３１２も複数(例えば、３層）層設けられている。なお、導体配線層３１３は、１層であり、ビルドアップ層３１Ｂの最下層に配置されている。
導体配線層３１３は、例えば、銅製の配線層であり、図５に示すような構造となっている。図５のうち、黒い部分が銅の配線を示している。
この導体配線層３１３の残銅率（絶縁層を被覆する導体配線層３１３の占める割合）は、８０％である。
再度、図３に示すように、コア層３２は、絶縁層３２１を有する。絶縁層３２１は、プリプレグを所定枚数重ね、加熱加圧成形することにより得られるものである。
プリプレグは、樹脂ワニスをガラス織布等の繊維に含浸させたものである。
絶縁層３２１を構成する樹脂としては、ビルドアップ層の絶縁層３１１を構成する樹脂と同様のものを使用することができる。絶縁層３２１は、シアネート樹脂を含むことが好ましく、特にノボラック型シアネート樹脂を含むことが好ましい。
また、絶縁層３２１の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数は１２ｐｐｍ／℃以下であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数は２０ｐｐｍ／℃以下であることが好ましい。
さらに好ましくは、絶縁層３２１の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数は１１ｐｐｍ／℃以下、さらに好ましくは８ｐｐｍ以下であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数は１６ｐｐｍ／℃以下、さらに好ましくは１２ｐｐｍ以下である。
また、絶縁層３２１の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数は、好ましくは、３ｐｐｍ／℃以上であり、基板厚み方向の平均線膨張係数は、好ましくは、３ｐｐｍ／℃以上である。
絶縁層３２１の平均線膨張係数は、絶縁層３１１の平均線膨張係数の計測方法と同様の方法で計測することができる。すなわち、絶縁層３２１を構成するフィルムから５ｍｍ角のサンプルを切り出し、ＴＭＡ（ＴＡインスツルメント（株）製）を用いて、計測する。
このようなコア層３２の絶縁層３２１中にはスルーホール（貫通孔）が形成され、このスルーホール中には、導体層３２２が設けられている。導体層３２２は、金属層（例えば、銅層）であり、ビルドアップ層３１Ａの導体配線層３１２に接続されるとともに、ビルドアップ層３１Ｂの導体配線層３１２に接続されている。
ここで、コア層３２に用いられる繊維基材含有層（絶縁層３２１）について説明する。
コア層３２に用いられる繊維基材含有層は、繊維基材にコア層３２を構成する樹脂材料が含浸されてなる層であり、これを有することによってコア層３２の低線膨張化、高弾性率化を達成することができる。
繊維基材含有層に用いる繊維基材としては、ガラス繊維基材及び有機繊維基材から選ばれるものであることが好ましい。上記のような繊維基材を樹脂層間に介設させることにより、第一基板の反りを防止することができる。
ガラス繊維基材としては、ガラス繊布、ガラス不繊布等を挙げることができる。中でもガラス繊布が好ましい。また、前記ガラス繊維基材は、密着性を向上させるためカップリング剤で表面処理されたものであってもよい。例えば、アミノシランカップリング処理、ビニルシランカップリング処理、カチオニックシランカップリング処理等があるが、エポキシシランカップリング処理がコア層を構成する樹脂組成物をガラス繊維基材に含浸させるためにより適している。
エポキシシランカップリング剤で処理されたガラス繊維基材を用いることによりシアネート樹脂との密着性を向上することができる。
有機繊維基材としては、有機不織布、有機織布等を挙げることができる。これらを用いることにより、レーザー加工性に優れたものとなる。例えば、ポリエチレン、ポリプロピレン、ビニロン、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリアクリロニトリル、ポリアミド、ポリエステル、ポリウレタン等又はこれらの変成物からなる繊維、あるいはそれらの混合物、ポリベンゾオキサゾール樹脂繊維、ポリアミド樹脂繊維、芳香族ポリアミド樹脂繊維、全芳香族ポリアミド樹脂繊維等のポリアミド系樹脂繊維、ポリエステル樹脂繊維、芳香族ポリエステル樹脂繊維、液晶ポリエステル、全芳香族ポリエステル樹脂繊維等のポリエステル系樹脂繊維、ポリイミド樹脂繊維、フッ素樹脂繊維等を主成分として構成される合成繊維基材、クラフト紙、コットンリンター紙、リンターとクラフトパルプの混抄紙等を主成分とする紙基材等の有機繊維基材等が挙げられる。中でも、耐湿性の観点から液晶ポリエステルが好ましい。
上記繊維基材の中でも、ガラス繊維基材を用いることが好ましい。特に、線膨張係数（CTE: Coefficient of Thermal Expansion）が６ｐｐｍ以下のガラス繊維基材を用いることが好ましく、３．５ｐｐｍ以下のガラス繊維基材を用いることがより好ましい。上記のような線膨張係数を有するガラス繊維基材を用いることにより、基板の反りをより効果的に抑制することができる。
ガラス繊維基材は、坪量（１ｍ２あたりの繊維基材の重量）が４〜２４ｇ／ｍ２のものであることが好ましく、より好ましくは８〜２０ｇ／ｍ２、さらに好ましくは１２〜１８ｇ／ｍ２である。
さらに、ガラス繊維基材は、ヤング率が６２〜１００ＧＰａであることが好ましく、より好ましくは６５〜９２ＧＰａ、さらに好ましくは８６〜９２ＧＰａである。ガラス繊維基材のヤング率が上記の範囲であると、例えば半導体チップ接続時のリフロー熱による基板の変形を効果的に抑制することができるので、半導体チップの接続信頼性が向上する。
また、ガラス繊維基材は、１ＭＨｚでの誘電率が３．８〜１１．１であることが好ましく、より好ましくは４．７〜７．０、さらに好ましくは５．４〜６．８である。ガラス繊維基材の誘電率が上記の範囲であると、コア層の誘電率が低減でき、高速信号を用いた半導体パッケージに好適である。
上記のような線膨張係数、ヤング率及び誘電率を有するガラス繊維基材として、例えば、Ｅガラス、Ｓガラス、ＮＥガラス、Ｔガラスなどが好適に用いられる。
繊維基材の厚みは、５〜３５μｍであることが好ましく、より好ましくは１０〜２０μｍ、さらに好ましくは１４〜１５μｍである。また、繊維基材の使用枚数は、一枚に限らず、薄い繊維基材を複数枚重ねて使用することも可能である。なお、繊維基材を複数枚重ねて使用する場合は、その合計の厚みが上記の範囲を満たせばよい。
特に厚み１０〜１５μｍ、坪量８〜１８ｇ／ｍ２であるガラス不織布、ガラス織布を用いることが好ましい。このようなガラス不織布、ガラス織布を用いることにより、より効果的に第一基板の反りを防止することができる。
このような第一基板３の裏面には、図１，２に示すように半田バンプＢ１が設けられる。この半田バンプＢ１は、第一基板３のビルドアップ層３１Ｂの導体配線層３１３に接続される。
半田バンプＢ１としては、例えば、Ｐｂフリー半田等があげられる。本実施形態では、錫−銀系はんだを用いている。バンプの構成材料は、これに限られず、たとえば、錫−ビスマス系、錫−亜鉛系等を用いることができる。また、半田バンプＢ１として、Ｐｂを含有する半田バンプ（例えば、Ｓｎ／９５Ｐｂ、Ｓｎ／６３Ｐｂ等）を用いてもよい。半田バンプＢ２としては、たとえば、線膨張率が１０ｐｐｍ／℃以上、２５ｐｐｍ／℃以下のものを用いることができる。
［第一半導体チップ］
第一半導体チップ２は、図２に示すように、シリコン基板２１上に、いわゆるｌｏｗ−ｋ膜からなる配線層２２を備えるものである。その機能は特に限定されず、ロジックデバイス、メモリデバイスあるいはこれらの混載等が挙げられる。
ｌｏｗ−ｋ膜は、層間絶縁膜として設けられている。ここで、ｌｏｗ−ｋ膜とは、比誘電率が３．３以下の膜をいう。ｌｏｗ−ｋ膜としては、たとえば、ＳｉＯＣ、ＭＳＱ（メチルシルセスキオキサン）、ベンゾシクロブテン等の有機膜や、ＨＳＱ（ヒドロキシシルセスキオキサン）等の無機膜が挙げられ、これらを多孔質化した膜も好ましく用いられる。
このような第一半導体チップ２は、第一基板３の表面の略中央部分に載置されている。
第一半導体チップ２と、第一基板３との間には、複数の半田バンプＢ２が配置されており、第一半導体チップ２と、第一基板３とは半田バンプＢ２により接続されている。
半田バンプＢ２としては、例えば、Ｐｂフリー半田等があげられる。本実施形態では、錫−銀系はんだを用いている。バンプの構成材料は、これに限られず、たとえば、錫−ビスマス系、錫−亜鉛系等を用いることができる。また、半田バンプＢ２として、Ｐｂを含有する半田バンプ（例えば、Ｓｎ／９５Ｐｂ、Ｓｎ／６３Ｐｂ等）を用いてもよい。半田バンプＢ２としては、たとえば、線膨張率が１０ｐｐｍ／℃以上、２５ｐｐｍ／℃以下のものを用いることができる。
このような半田バンプＢ２の周囲には、アンダーフィルＵが充填されている。
［第二基板］
第二基板５は、本実施形態では、第一基板３と同様の基板材料から構成されるとともに、第一基板３と同様の層構成を有する。すなわち、第二基板５は、第一基板３と同様のビルドアップ層３１Ａ，３１Ｂと、コア層３２とを備える。
本実施形態では第二基板５は、第一基板３と同様の部材であるが、第一基板３と区別するため第二基板の符号を５とする。
［第二半導体チップ］
第二半導体チップ４は、第二基板５の表面に搭載されるものである。この第二半導体チップ４は、第一半導体チップ２と同様、シリコン基板２１上に、いわゆるｌｏｗ−ｋ膜からなる配線層２２を備えるものであってもよく、また、ｌｏｗ−ｋ膜を有さず、ＳｉＯ２膜を有するものであってもよい。第一半導体チップがロジック回路を有し、第二半導体チップがメモリ素子を有する構成としてもよい。
第二半導体チップ４と、第二基板５との間には、第一半導体チップ２と第一基板３とを接続する半田バンプと同様の半田バンプＢ２が設けられている。この半田バンプＢ２は、第二基板５のビルドアップ層３１Ａの導体配線層３１２と、第二半導体チップ４とを電気的に接続している。
なお、第二半導体チップ４と、第二基板５とは半田バンプＢ２でなく、ワイヤにより接続してもよい。
［アンダーフィル］
アンダーフィルＵは、第一基板３と第一半導体チップ２とを接合する半田バンプＢ２の周囲、および、第二基板５と第二半導体チップ４とを接合する半田バンプＢ２の周囲にそれぞれ充填されている。
アンダーフィルＵの構成材料としては、液状の熱硬化性樹脂やフィルム状の熱硬化性樹脂を用いることができる。このうち、液状の熱硬化性樹脂が好ましい。第一基板３と第一半導体チップ２との間の間隙、第二基板５と第二半導体チップ４との間の間隙を効率良く埋めることができるからである。本実施形態では、アンダーフィルＵを、１２５℃雰囲気下での弾性率が１５０ＭＰａ以上８００ＭＰａ以下の樹脂材料で構成している。
なかでも、アンダーフィルＵとしては、１２５℃雰囲気下での弾性率が２００ＭＰａ以上のものを使用することがより好ましく、また、１２５℃雰囲気下での弾性率が６００ＭＰａ以下のものを使用することが好ましい。
弾性率の計測方法は以下の通りである。アンダーフィルＵのペーストを幅１０ｍｍ長さ約１５０ｍｍ厚さ４ｍｍに成形し、２００℃オーブン中３０分間硬化した後、テンシロン試験機で速度１ｍｍ／分にて、１２５℃雰囲気下にて測定し得られた応力―ひずみ曲線の初期勾配より弾性率を算出する。
アンダーフィルＵに用いられる樹脂材料としては、種々のものを用いることができる。たとえば、エポキシ樹脂、ＢＴレジン、シアネート樹脂等を用いることもできる。シアネート樹脂としては、基板材料の項で述べたノボラック型シアネート樹脂が好ましく用いられる。
アンダーフィルＵを構成する樹脂材料は、多官能エポキシ樹脂を含むことが好ましい。これにより、樹脂硬化体の架橋密度が向上し、高い弾性率を実現することができる。
アンダーフィルＵは、シリカ粒子等、無機フィラーを含有していてもよい。こうすることにより、線膨張率を低減し、半導体チップ２，４や、第一半導体チップ２と第一基板３との間、第二半導体チップ４と第二基板５との間の損傷をより効果的に低減することができる。
アンダーフィルＵは、カップリング剤を含むものとしてもよい。こうすることにより、バンプや無機フィラーとアンダーフィルとの密着性を向上させ、線膨張率を低減し、半導体チップや、半導体チップと基板３との間の損傷をより効果的に低減することができる。カップリング剤としては、エポキシシラン、アミノシラン等のシランカップリング剤や、チタネート系カップリング剤等を用いることができる。これらを複数種類用いてもよい。カップリング剤は、アンダーフィルのバインダー部分に分散する形態であってもよいし、シリカ粒子等の無機フィラーの表面に付着した形態であってもよい。あるいは、これらの形態が混在していてもよい。たとえばシリカ粒子を配合する場合は、シリカ表面をあらかじめカップリング剤により処理してもよい。
アンダーフィルＵの２５℃〜ガラス転移点における平均線膨張率は、４０ｐｐｍ／℃以下であることが好ましく、３０ｐｐｍ／℃以下、特に２５ｐｐｍ／℃以下であることがより好ましい。ｌｏｗ−ｋ膜の損傷の抑制と、バンプＢ２周辺部分の損傷の抑制をより効果的に図ることができる。
また、アンダーフィルＵの２５℃〜ガラス転移点における平均線膨張率は１ｐｐｍ／℃以上、特に、３ｐｐｍ／℃以上であることが好ましい。
なお、アンダーフィルＵの２５℃〜ガラス転移点における平均線膨張率は以下のようにして測定できる。
液状注入封止アンダーフィル材料を１５０℃×１２０分で硬化後、切削により５×５×１０ｍｍの試験片を得る。このものをセイコー製ＴＭＡ／ＳＳ１２０を用いて圧縮荷重５ｇ、昇温速度１０℃／分の条件で測定する。
［接合部］
接合部６は、第一基板３の表面の導体配線層３１２および第二基板５の裏面の導体配線層３１３に接触し、第一基板３および第二基板５とを電気的に接合するものである。
本実施形態では、接合部６はＰｂフリー半田等の半田バンプである。
この接合部６は、第一基板３上の第一半導体チップ２を囲むように複数配置されている。換言すると、接合部６、第一基板３、第二基板５とで形成される空隙部に第一半導体チップ２が配置されている。
接合部６の高さ寸法は、第一半導体チップ２の厚さ寸法と半田バンプＢ２の厚み寸法との合計値よりも大きく、第一半導体チップ２の表面と、第二基板５の裏面との間には隙間が形成されている。
次に、以上のような半導体装置１の製造方法について説明する。
はじめに、第一基板３、第二基板５を用意する。
第一基板３の製造方法について述べる。
なお、第二基板５の製造方法は第一基板３の製造方法と同様である。
まず、はじめに、両面銅張積層板（コア層３２の絶縁層３２１の表裏面に銅層が形成された板）を用意し、所定の位置にスルーホールを形成するとともに、導体層３２２を形成する。
次に、サブトラクティブ法により、絶縁層３２１の表裏面にそれぞれ導体配線層３１２を形成する。その後、一対の導体配線層３１２の表面を薬液により祖化し、絶縁層３１１をそれぞれラミネートする。
さらに、絶縁層３１１中にレーザー加工等により、ビアホールを形成する。その後、セミアディティブ工法により、ビアホール中に導体層３１４、さらには、各絶縁層３１１上に導体配線層３１２を形成する。
このような操作を繰り返すことで、第一基板３を得ることができる。なお、第一基板３の最下層の導体配線層は導体配線層３１３とする。
次に、このようにして得られた第一基板３、第二基板５上にそれぞれ第一半導体チップ２、第二半導体チップ４を実装する。
第一半導体チップ２、第二半導体チップ４の裏面に半田バンプＢ２を設け、第一基板３、第二基板５上にそれぞれ第一半導体チップ２、第二半導体チップ４を設置し、半田バンプＢ２をリフロー炉中で溶融させることで、第一基板３、第二基板５上にそれぞれ第一半導体チップ２、第二半導体チップ４が固定されることとなる。
その後、第一基板３と第一半導体チップ２とを接合する半田バンプＢ２の周囲、および、第二基板５と第二半導体チップ４とを接合する半田バンプＢ２の周囲にそれぞれアンダーフィルＵを充填する。
次に、第二基板５の裏面に接合部６を構成する半田バンプを設け、この接合部６により第二基板５と第一基板３とを接合する。
さらに、第一基板３の裏面に半田バンプＢ１を設けることで半導体装置１を得ることができる。
このような半導体装置１は第一基板３の裏面の半田バンプＢ１を介してプリント配線板上に実装される。
次に、本実施形態の作用効果について説明する。
本実施形態では、半導体装置１の第一基板３、第二基板５の各基板を構成するビルドアップ層３１Ａ，３１Ｂの各絶縁層３１１の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３５ｐｐｍ／℃以下、好ましくは３０ｐｐｍ／℃以下となっており、基板厚み方向の平均線膨張係数を３５ｐｐｍ／℃以下、好ましくは３０ｐｐｍ／℃以下としている。
これにより、半導体装置１が熱履歴を受けた際のビルドアップ層３１Ａ，３１Ｂの基板面内方向、基板厚み方向の変形量を低減させることができる。従って、第一基板３および第二基板５の反りが低減されることとなる。
そのため、第一基板３と第一半導体チップ２との間の導通不良の発生、第二基板５と第二半導体チップ４との間の導通不良の発生を低減させることができ、接続信頼性の高い半導体装置１とすることができる。
また、第一基板３のビルドアップ層３１Ａの絶縁層３１１、第二基板５のビルドアップ層３１Ａの絶縁層３１１は、半田バンプＢ２に非常に近接しており、半田バンプＢ２を溶融する際に、熱の影響を受け易い。従って、半田バンプＢ２を溶融させる際に発生する基板３，５の反りも低減することができ、接続信頼性の高い半導体装置１とすることができる。
また、絶縁層３１１をシアネート樹脂、特にノボラック型シアネート樹脂を含むものとすることで、より確実に第一基板３、第二基板５の反りの発生を低減させることができる。
また、本実施形態では、第一基板３、第二基板５の各コア層３２の絶縁層３２１の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数を１２ｐｐｍ／℃以下とし、基板厚み方向の平均線膨張係数を２０ｐｐｍ／℃以下としている。
これにより、第一基板３、第二基板５が熱履歴を受けた際のコア層３２の基板面内方向、基板厚み方向の変形量を低減させることができ、より確実に、第一基板３、第二基板５の反りの発生を低減させることができる。
また、第一基板３、第二基板５の各コア層３２の絶縁層３２１をシアネート樹脂、特にノボラック型シアネート樹脂を含むものとすることで、より一層確実に第一基板３、第二基板５の反りの発生を低減させることができる。
さらに、本実施形態では、アンダーフィルＵの弾性率を１５０ＭＰａ以上、８００ＭＰａ以下としているため、バンプＢ２の周囲が強固に固定されることとなり、バンプＢ２のクラックが防止される。
また、第一半導体チップ２、第二半導体チップ４には、層間絶縁膜として低誘電率膜（Ｌｏｗ−ｋ膜）が使用されている。２５℃〜ガラス転移点におけるアンダーフィルＵの平均線膨張係数を４０ｐｐｍ／℃以下とすることで、熱履歴を受けた際のアンダーフィルＵの変形量を低減させることができ、第一半導体チップ２、第二半導体チップ４のｌｏｗ−ｋ膜の損傷を抑制することができる。
近年、デバイスの演算能力の向上および高速処理化が進んでおり、従来のＳｉＯ２絶縁膜では対応できない状況である。そこで、配線間の寄生容量低減の観点から、層間絶縁膜として、低誘電率膜、特に多孔質低誘電率膜が好ましく用いられる。しかしながら、比誘電率が３．３以下のｌｏｗ−ｋ膜は、脆弱であり、ｌｏｗ−ｋ膜を有する半導体チップをフェイスダウン実装すると、導通不良や半導体チップクラックが発生する場合がある。比誘電率２．７以下のｌｏｗ−ｋ膜では、多孔質化が必要となり、ｌｏｗ−ｋ膜の脆弱化がさらに進んでしまう。従って、本実施形態のように、２５℃〜ガラス転移点におけるアンダーフィルＵの平均線膨張係数を４０ｐｐｍ／℃以下とすることが特に有用であると考えられる。
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
例えば、前記実施形態では、第一基板３のビルドアップ層３１Ａ，３１Ｂの絶縁層３１１のすべてを、２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３５ｐｐｍ／℃以下であり、基板厚み方向の平均線膨張係数が３５ｐｐｍ／℃以下であるとしたが、これに限られるものではない。
例えば、図６や、図７に示すように、各ビルドアップ層８１Ａ，８１Ｂが２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３０ｐｐｍ／℃以下であり、基板厚み方向の平均線膨張係数が３０ｐｐｍ／℃以下である絶縁層３１１と、２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３０ｐｐｍ／℃を超えるものであり（例えば、６０ｐｐｍ／℃）、基板厚み方向の平均線膨張係数が３０ｐｐｍ／℃を超える（例えば、６０ｐｐｍ／℃）である絶縁層８１１とを有するものとしてもよい。
この場合には、コア層３２を挟んで略対称位置に配置される絶縁層３１１，８１１の線膨張係数が等しいことが好ましい。
このように、コア層３２を挟んで対称位置に配置される絶縁層の線膨張係数を等しいものとすることで、コア層３２を挟んだ絶縁層の反りが対称に発生する。これにより、基板全体でのそりの発生を抑制することができる。
第二基板においても、図６、図７と同様の層構成としてもよい。
また、前記実施形態では、第一基板３、第二基板５の絶縁層３１１が２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３５ｐｐｍ／℃以下であり、基板厚み方向の平均線膨張係数が３５ｐｐｍ／℃以下であるとしたが、少なくともいずれか一方の基板のうち、少なくとも一つの絶縁層が２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３５ｐｐｍ／℃以下、好ましくは３０ｐｐｍ／℃以下であればよい。
ただし、第一基板、第二基板それぞれが、２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３５ｐｐｍ／℃以下、好ましくは３０ｐｐｍ／℃以下の少なくとも一つの絶縁層を有する構成とすることが好ましい。
さらに、前記実施形態では、第一基板３、第二基板５はそれぞれコア層３２を有する基板であるとしたが、これに限らず、ビルドアップ層のみからなる基板としてもよい。このような基板を使用することで半導体装置の薄型化を図ることができる。
また、前記実施形態では、絶縁層３１１は、繊維による補強がなされていないものであるとしたが、これに限らず、絶縁層３１１をガラス繊維等を含むものとしてもよい。このようにすることで、絶縁層３１１の基板厚み方向の平均線膨張係数をより一層低減させることができる。
さらに、前記実施形態では、第一基板３と第一半導体チップ２、第二基板５と第二半導体チップ４とが半田バンプＢ２により接続されるとしたが、これに限らず、例えば、図８に示すように、ボンディングワイヤＷにより接続してもよい。
さらには、前記実施形態では、基板および半導体チップを一対づつ有するもの、すなわち、２つの半導体パッケージが積層された半導体装置を例示したがこれに限らず、３以上の半導体パッケージを積層させてもよい。３以上の半導体パッケージを積層する場合には、３以上の半導体パッケージにおける各基板のビルドアップ層のすべての絶縁層を２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３５ｐｐｍ／℃以下であり、基板厚み方向の平均線膨張係数が３５ｐｐｍ／℃以下であるとすることが好ましい。また、各基板のビルドアップ層のすべての絶縁層がシアネート樹脂、特にノボラック型のシアネート樹脂を含有するものとすることが好ましい。
また、前記実施形態では、第一基板、第二基板それぞれが、ビルドアップ層、コア層を有する基板であるとしたが、これに限らず、図９に示すように、第二基板をビルドアップ層を有しないコア層のみからなる基板７としてもよい。
具体的には、第一基板をビルドアップ層３１Ａ，３１Ｂ、コア層３２を有するものとし、第二基板７をコア層３２を有するものとしてもよい。
このようにすることで、線膨張係数が比較的大きくなりやすいビルドアップ層をなくすことができ、半導体チップの線膨張係数とのミスマッチを小さくすることができるため、チッククラックの発生を確実に抑制することが可能となる。
なお、図９の第二半導体チップ４'は、２層のスタック構造となっているものである。また、第二半導体チップ４'と、第二基板７とは、ワイヤＷにより接続されている。
さらに、図９の第一基板のビルドアップ層３１Ａ，３１Ｂの絶縁層の少なくとも一層が２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３５ｐｐｍ／℃以下であり、基板厚み方向の平均線膨張係数が３５ｐｐｍ／℃以下であってもよい。
次に、本発明の実施例について説明する。
（実施例１）
前記実施形態と略同様の構造の半導体装置を作製した。なお、前記実施形態では第一基板の裏面に半田バンプを設けるとしたが、実施例１では、基板間の接続抵抗を検出するための端子を設けた。
第一基板、第二基板は、同様の層構成、基板材料で構成されている。具体的には、第一基板、第二基板は、３層の絶縁層と、４層の導体配線層とが交互に配置されたビルドアップ層（厚さ約３６μｍ）と、コア層（厚さ４５μｍ）とを備える。
表１に、第一基板、第二基板に使用されたビルドアップ層の絶縁層の樹脂組成を示す。また、表１に第一基板、第二基板に使用されたコア層の絶縁層の樹脂組成を示す。
第一基板および第二基板は公知の製造方法により作製した。
また、接合部としての半田バンプの材料はＳｎ−Ａｇ３．０−Ｃｕ０．５（線膨張係数２１．７ｐｐｍ／℃）とした。第一基板上に、第一樹脂の外周に沿って半田バンプを配置し、第二基板と接合した。
さらに、第一基板と第一半導体チップ（厚さ１００μｍ）との間に配置される半田バンプの材料、および第二基板と第二半導体チップ（厚さ３５０μｍ）との間に配置される半田バンプの材料をＳｎ−９５Ｐｂ（線膨張係数２９．０ｐｐｍ／℃）とした。
また、アンダーフィルとしては、１２５℃雰囲気下での弾性率３００ＭＰａ、２５℃〜ガラス転移点における平均線膨張係数２５ｐｐｍ／℃のものを使用した。
なお、アンダーフィルの弾性率、平均線膨張係数の計測方法は前記実施形態で述べたとおりである。
Figure 2007135768
第一および第二基板は、いずれも、以下の構成とした。
平面形状：３４ｍｍ×３４ｍｍの正方形、
板厚：０．２ｍｍ、
導体配線層：１２μｍ厚（ビルドアップ層表面の導体配線層）、１８μｍ厚（コア層上に配置される導体配線層）
ソルダーレジスト厚み（回路上面からの厚み）：１２μｍ、
回路幅（導体配線層の開口部の直径）／回路間隔（導体配線層の隣接する開口部間の間隔）＝３００μｍ／３００μｍ、
回路形状（導体配線層の開口部の形状）：円形
（実施例２）
ビルドアップ層の絶縁層の組成を以下のようにした。他の点は、実施例１と同じである。
Figure 2007135768
（実施例３）
コア層の絶縁層の組成を以下のようにした。他の点は、実施例１と同じである。
コアの絶縁層の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数は、８ｐｐｍ／℃であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数は、１２ｐｐｍ／℃であった。
Figure 2007135768
（実施例４）
実施例２のビルドアップ層の絶縁層と、実施例３のコア層の絶縁層とを使用し、第一基板および第二基板を作成した。他の点は、実施例１と同じである。
（実施例５）
第一基板として、実施例２と同様のものを使用した。第二基板としては、ビルドアップ層を有さず、コア層のみを有する基板を採用した。第二基板のコア層は、実施例１のコア層と同じである。他の点は、実施例１と同じである。
（比較例１）
第一および第二基板のコア層として、ＢＴ基板（三菱瓦斯化学社製、ＣＣＬ−ＨＬ８３２ＨＳ ＴｙｐｅＨＳ）を使用した。また、第一基板および第二基板のビルドアップ層の絶縁層としてＡＢＦ ＧＸ−１３（味の素社製）を使用した。
（平均線膨張係数およびガラス移転点）
各実施例、比較例の第一基板のコア層の絶縁層の平均線膨張係数、ガラス転移点、ビルトアップ層の絶縁層の平均線膨張係数、ガラス転移点、第二基板のコア層の絶縁層の平均線膨張係数、ガラス転移点、ビルトアップ層の絶縁層の平均線膨張係数、ガラス転移点のぞれぞれを計測した。
平均線膨張係数、ガラス転移点の計測方法は、前記実施形態で述べた方法と同様である。
結果を表４に示す。表４中平均線膨張係数の単位は、ｐｐｍ／℃であり、ガラス転移点の単位は℃である。
（チップクラックの評価）
各実施例および比較例で得られた半導体装置の第一半導体チップのチップクラックの有無をＳＡＴ（Scan Acoustic Tomograph：超音波探傷機）により観察し、チップクラックのないものを「○」、チップクラックのあるものを「×」とした。評価結果を表４に示す。
（導通不良の評価）
各実施例および比較例で得られた半導体装置に対し、−５５℃で１時間、１２５℃で１時間の温度サイクル試験を１０００サイクル行った。温度サイクル試験前後における第一基板の裏面に設けられた隣接端子間の接続抵抗値を４端子法により１０点測定した。試験後の接続抵抗値が試験前の接続抵抗値の５倍以上になっている箇所を、導通不良としてカウントした。評価結果を表４に示す。
Figure 2007135768
実施例では、比較例に比べ、チップクラックの発生が低減されるとともに、導通不良の発生が低減されることがわかった。このことから、実施例の半導体装置では、比較例の半導体装置に比べ、第一基板、第二基板の反りが低減されているものと考えられる。

Claims (17)

  1. 第一半導体チップが搭載された第一基板と、
    第二半導体チップが搭載された第二基板と、
    前記第一基板の表面および前記第二基板の裏面に接触し、前記第一基板および前記第二基板とを電気的に接合する接合部とを備え、
    前記第一基板は、樹脂を含有する絶縁層と導体配線層とが交互に積層され、前記各導体配線層が前記絶縁層のホールに設けられた導体層で接続されてなるビルドアップ層を有し、
    前記第二基板は、樹脂を含有する絶縁層と導体配線層とが交互に積層され、前記各導体配線層が前記絶縁層のホールに設けられた導体層で接続されてなるビルドアップ層を有し、
    前記第一基板および前記第二基板のうち、少なくともいずれか一方の基板の前記ビルドアップ層の絶縁層において、少なくとも一層の絶縁層の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３０ｐｐｍ／℃以下であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数が３０ｐｐｍ／℃以下である半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ビルドアップ層の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３０ｐｐｍ／℃以下であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数が３０ｐｐｍ／℃以下である前記絶縁層は、シアネート樹脂を含む半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記シアネート樹脂は、ノボラック型シアネート樹脂である半導体装置。
  4. 請求項１乃至３のいずれかに記載の半導体装置において、
    前記第一基板および第二基板のうち、少なくともいずれか一方の基板は、絶縁層の内部に導体層が設けられたスルーホールが形成され、このスルーホール中の前記導体層が、前記ビルドアップ層の前記導体配線層に接続されるコア層を有し、
    ２５℃〜ガラス転移点における前記コア層の前記絶縁層の基板面内方向の平均線膨張係数が１２ｐｐｍ／℃以下であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数が２０ｐｐｍ／℃以下である半導体装置。
  5. 請求項４に記載の半導体装置において、
    ２５℃〜ガラス転移点における前記コア層の前記絶縁層の基板面内方向の平均線膨張係数が８ｐｐｍ／℃以下である半導体装置。
  6. 請求項４または５に記載の半導体装置において、
    前記コア層の前記絶縁層の樹脂は、シアネート樹脂を含む半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記シアネート樹脂は、ノボラック型シアネート樹脂である半導体装置。
  8. 請求項６または７に記載の半導体装置において、
    前記第一基板のビルドアップ層のすべての絶縁層および前記第二基板のビルドアップ層のすべての絶縁層は、２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３０ｐｐｍ／℃以下であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数が３０ｐｐｍ／℃以下であり、
    前記第一基板のビルドアップ層のすべての絶縁層および前記第二基板のビルドアップ層のすべての絶縁層は、シアネート樹脂を含む半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記ビルドアップ層およびコア層が含む前記シアネート樹脂は、ノボラック型シアネート樹脂である半導体装置。
  10. 請求項５乃至９のいずれかに記載の半導体装置において、
    前記コア層を挟んで一対の前記ビルドアップ層が配置されており、
    前記コア層を挟んで略対称位置に配置される前記ビルドアップ層の前記絶縁層の線膨張係数が略等しい半導体装置。
  11. 請求項１乃至１０のいずれかに記載の半導体装置において、
    前記第一基板と前記第一半導体チップとはバンプにより接続され、
    前記第一基板と前記第一半導体チップとを接続する前記バンプの周囲にはアンダーフィルが設置され、
    前記第二基板と前記第二半導体チップとはバンプにより接続され、
    前記第二基板と前記第二半導体チップとを接続する前記バンプの周囲にはアンダーフィルが設置されており、
    前記各アンダーフィルは、１２５℃雰囲気下での弾性率が１５０ＭＰａ以上８００ＭＰａ以下の樹脂材料からなる半導体装置。
  12. 請求項１１に記載の半導体装置において、
    ２５℃〜ガラス転移点における前記各アンダーフィルの平均線膨張係数が４０ｐｐｍ／℃以下である半導体装置。
  13. 請求項１乃至１２のいずれかに記載の半導体装置において、
    前記接合部は、半田バンプである半導体装置。
  14. 第一半導体チップが搭載された第一基板と、
    第二半導体チップが搭載された第二基板と、
    前記第一基板の表面および前記第二基板の裏面に接触し、前記第一基板および前記第二基板とを電気的に接合する接合部とを備え、
    前記第一基板は、樹脂を含有する絶縁層と導体配線層とが交互に積層され、前記各導体配線層が前記絶縁層のホールに設けられた導体層で接続されてなるビルドアップ層を有し、
    前記第一基板の前記ビルドアップ層の絶縁層において、少なくとも一層の絶縁層の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３５ｐｐｍ／℃以下であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数が３５ｐｐｍ／℃以下である半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記第二基板は、樹脂を含有する絶縁層と導体配線層とが交互に積層され、前記各導体配線層が前記絶縁層のホールに設けられた導体層で接続されてなるビルドアップ層を有し、
    前記第二基板の前記ビルドアップ層の絶縁層において、少なくとも一層の絶縁層の２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３５ｐｐｍ／℃以下であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数が３５ｐｐｍ／℃以下である半導体装置。
  16. 請求項１４または１５に記載の半導体装置において、
    前記第一基板の前記ビルドアップ層のすべての絶縁層は、２５℃〜ガラス転移点における基板面内方向の平均線膨張係数が３５ｐｐｍ／℃以下であり、２５℃〜ガラス転移点における基板厚み方向の平均線膨張係数が３５ｐｐｍ／℃以下であり、
    前記第一基板の前記ビルドアップ層の絶縁層は、シアネート樹脂を含む半導体装置。
  17. 請求項１６に記載の半導体装置において、前記シアネート樹脂はノボラック型シアネート樹脂である半導体装置。
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