TW200805614A - Semiconductor device - Google Patents

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TW200805614A
TW200805614A TW096117791A TW96117791A TW200805614A TW 200805614 A TW200805614 A TW 200805614A TW 096117791 A TW096117791 A TW 096117791A TW 96117791 A TW96117791 A TW 96117791A TW 200805614 A TW200805614 A TW 200805614A
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TW
Taiwan
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substrate
layer
insulating layer
expansion coefficient
semiconductor device
Prior art date
Application number
TW096117791A
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English (en)
Inventor
Mitsuo Sugino
Satoru Katsurayama
Hiroyuki Yamashita
Original Assignee
Sumitomo Bakelite Co
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Description

200805614 九、發明說明： 特別係關於積層著複數半導 【發明所屬之技術領域】 本餐明係關於半導體裝置 體晶片的半導體裝置。 【先前技術】 口應近年的電子機器之高功能化、以及輕薄短小化的要 展电子令件的高密度集聚化’甚至高密度安裝化進
展。因應此現象，容胜益人士& 衣者3有半導體封裝之電子零件的基 板亦朝小型化演進。 =貫現高密度安裝的半導體裝置，提案有所配置的基 搭载第一半導體晶片，並再在第-半導體晶 格载第一半導體晶片的封裝層疊（POP)構造之半導 體裝置（專利文獻1)。 專利文獻1:曰本專利特開平7—183426號公報 【發明内容】 鲁（發明所欲解決之問題） ;、、、:而如專利文獻1所記載的封裝層疊（pop)構造，將 有如下述的課題。 一般基板與半導體晶月的線膨脹係數將有差異。基板係 =含4樹脂之材料所構成，具有大於半導體晶片的線膨服 f。若在基板上已安裝半導體晶片之構造的半導體裝置接 =到熱歷耘，將發生基板翹曲狀況。因該基板的翹曲，將 導致在半導體晶片與基板之間發生導通不良現象，造成耦 接可靠度降低。 312XP/發明說明書(補件)/96-08/96117791 6 200805614 除此之外近年來因為半導體晶片的時鐘頻率之高頻化 正急遽發展中，因而對安裝半導體晶片的基板便要求能降 低電感。具有核心層與增層的基板，核心層的通孔 (through hole)之電感將非常大。因應電感降低的需求， 便提案有使用儘可能削薄核心層、或未設置核心層而僅由 增層所構成的基板。 < 一般因為核心層係以降低基板的線膨脹係數之目的而 T置’因而當使用將核心層變薄、或僅由增層構成的基板 日了，在承文熱歷程時的基板的翹曲程度將增加。所以，在 半導體晶片與基板之間便容易發生導通不良狀況。 本發明之目的在於提供降低導通不良的發生，且可抑制 基板與半導體晶片間之搞接可靠度降低的半導體裝置。 依照本發明的半導體裝置，係具備有：搭載著第一半導 體晶片的第-基板；搭載著第二半導體晶片的第二基板、; 以及接^到上述第—基板表面與上述第二基板背面，且將 述第基板與上述第二基板進行電氣式接合的接合 〇 ’、 上过弟基板係將含樹脂之絕緣層與導體佈線 層交錯積層，且具有將上述各導體佈線層利用設在上述絕’ =的孔中之導體層進行麵接的增層；上述第二基板係將 3树脂之絕緣層與導體佈線層交錯積層， ^佈線層利用設在上述絕緣層的孔中之導體層進^ 接的增層;上述第一基板與上述第二基板中至少： ^曾層之絕緣層，至少一層絕緣層在饥〜玻璃轉移 ”、下的基板面内方向之平均線膨脹係數係⑽卿厂C以 7 312XP/發明說明書(補件)/96·〇8/96117791 200805614 下’且在25。。〜玻璃轉移點下的基板 脹係數係30Ppm/°c以下。 又方向之平均線膨 根據該構成的本發明，第—基板與 任一基板的上述增層之¥螓禺5,江弟—基板中至少 玻璃料移點下：f 少—層絕緣層在饥〜 30p^^ 且在25 C〜玻璃轉移點下的基 之平均線膨脹係數為3〇ppm/t以下。 予度方向 df體裝置受到熱歷程之際，至少可減輕第-二趣曲狀況。藉此，可減少第-基板與第 半導體曰：門=導通不良發生、或減少第二基板與第二 丰¥體曰曰片間的導通不良發生情形 較高的半導體裝置。 m幼接可罪度 二層至少:層的上述絕緣層係含有氰酸 酯樹脂。 寸土係上述氰酸酯樹脂為酚醛清漆型氰酸 藉此，將可確實地減少上述絕緣層的基板面时向 罗脹係數、基板厚度方向之線膨脹係數。 再者’最好上述第一基板與上述第二基板中至少任一基 二緣層内部形成設有導體層的通孔，該通孔中ΐ 上述導體層係具有叙接# 妨β 有稱接於上述增層之上述導體佈線層的 緣^二在25°c〜玻璃轉移點下’上述核心層之上述絕 =層，基板面内方向之平均線膨脹係數為12卿^以 係數 312ΧΡ/發明說明書(補件)/96-08/96117791 , 200805614 其中，最好在2 5 °c 絕緣層的基板面内方 下。 玻增轉移點下’上述核心層之上述 向之平均線膨脹係數為8ppm/t：以 曲=’。便可更確實地至少減輕第—基板或第二基板的龜 榭=者二好上述核心層的上述絕緣層樹脂係含有氰酸酯 尽曰’寸仏為盼醛清漆型氰酸酯樹脂。 再：’上述第一基板之增層的所有絕緣層樹脂、及上述 月匕，=反之:層的所有絕緣層樹脂’最好均含有氰酸酯樹 曰’尤以酚醛清漆型氰酸酯樹脂為佳。 =此的話，便可確實地減輕第—基板與第二基板的趣曲 現豕。 斤再者I好上述第一基板之增層的所有絕緣層、及上述 =二基板之增層的所有絕緣層，纟肌〜玻璃轉移點下的 基板面内方向之平均線膨脹係料30卿以下，且在 :C〜，移點下的基板厚度方向之平均線膨脹 3—心下’而上述第一基板之增層的所有絕緣層、及 ^述弟-基板之增層的所有絕緣層，係最好含有氰酸 月曰，特別以酚醛清漆型氰酸酯樹脂為佳。 再者，最好配置著包夾上述核心層的—對上述增層，包 夾上述核*層且配置於略對稱位置處的上述增層之上述 絕緣層之線膨脹係數為略相等。 ~ 依此，藉由將包夾核心層並配置於對稱位置處的增 絕緣層之線膨脹係數設定為略相#轉，包炎核心層:絕 3 UXP/發明說明書(補件)/96-08/96117791 200805614 緣層將對無性地發生翹曲。藉此，便可抑制基板整體的麵 曲狀況發生。 ^此處，所谓「增層的絕緣層之線膨脹係數為略相等」， 係才日^夾核〜層且配置於對稱位置處的絕緣層間，線膨脹 係數差為零、或在5ppm/°c以下。 再者’取好上述第—基板與上述第—半導體晶片係利用 凸塊相搞接，在將上述第一基板與上述第一半導體晶片相 耦接的上述凸塊周圍設置填底膠；上述第二基板與上述第 導=片係利用凸塊相麵接，在將上述第二基板與上 ^弟-、導體晶片相搞接的上述凸塊周陳置填底膠；上 真底膠係由峨環境下的彈性率15略以上、 800MPa以下的樹脂材料所構成。 藉由:真底膠在125t：環境下的彈性較為15贈&以 ^、_MPa以下，便可將凸塊關牢固 塊發生龜裂狀況。 疋I万止凸 ’再者，最好在25ΐ〜玻璃轉移點下的上述各埴 均線膨脹係數為40Ppra/〇C以下。 ”氏膠之+ 半導體晶片的層間絕緣膜大多係使用低介電係數膜 (〇W_k膜）。藉由將在25。(：〜玻璃轉f點ητ & # 、、 均绩膨胳I圾祸轉私點下的填底膠之平 4線膨脹係數設定在4〇_/ΐ： 的損傷情形。 m抑制low-k膜 再者最好上述接合部係焊錫凸塊。 依照本發明的半導體襄置，係具傷有：搭 體晶片的第一其杯·奴香# ♦弟半^ 祀XP/發明說明書(補件)/96•咖讓 基板，搭载者第二半導體晶片的第二基板； 200805614 以及接觸到上述第—基板表面與上述第二基板背面，且將 上述第一基板與上述第二基板進行電氣式接合的接合 部，其中，上述第-基板係將含樹脂之絕緣層與導體佈線 *層交錯積層，且具有將上述各導體佈線層利用設在上述絕 、緣層的孔中之導體層進行耦接的增層，上述第一基板的上 述增層之絕緣層，至少一層絕緣層在25ϊ〜玻璃轉移點下 的基板面内方向之平均線膨脹係數為35ppm/t以下，且 在25°C~玻璃轉移點下的基板厚度方向之平均線膨脹係數 為35ppm/°C以下。 根據該發明，因為第一基板的增層之絕緣層中之一層絕 緣層’在25°C〜玻璃轉移點下的基板面内方向之平均ς膨 服係數為35PPm/t：以下，且在肌〜玻璃轉移點下的基板 厚度方向之平均線膨脹係數為35ppm/〇c以下，因而便可 減輕當半導體裝置承受到熱歷程時的第一基板翹曲狀況。 上述目的、及其他目的、特徵及優點，將藉由下述較佳 φ實施形態、及所附示的圖式予以進一步說明。 【實施方式】 以下，針對本發明實施形態根據圖式進行說明。 首先，參照圖1〜圖5，針對本實施形態的半導體裝置i ^ 之概要進行說明。 九 •本實施形態的半導體裝置1係具備有：搭載著第一半導 體晶片2的第一基板3;搭載著第二半導體晶片4的第二 基板5 ;以及接觸於第一基板3表面與第二基板5背面， 且將第一基板3與第二基板5電氣式接合的接合部6。 312XP/發明說明書(補件)/96-08/96117791 11 200805614 第一基板3係將含樹脂絕緣層311與導體佈線層312、 313交錯積層，且具有將各導體佈線層312、313利用在 絕緣層311的孔[viah〇le(貫通孔）]中所形成的導體層 -314進行耦接的增層31A、31B。 一 再者’第二基板5係將含樹脂之絕緣層311與導體佈線 層312、313交錯積層，且具有將各導體佈線層312、313 利用絕緣層311的孔[viah〇le(貫通孔）]中所形成的導體 ⑩層314進行耦接的增層31a、31B。 第基板3與第二基板5中，至少任一基板的上述增層 之絕緣層311中，至少一層絕緣層311在25它〜玻璃轉移 點下的基板面内方向之平均線膨脹係數為35ppm/Qc以 下，較佳為30Ppm/t：以下，且在25t〜玻璃轉移點下的基 板厚度方向之平均線膨脹係數為35ppm/t：以下，較佳為 30ppm/°C 以下。 以下，針對半導體裝置丨的構造進行詳細說明。 ⑩[第一基板] 首先，針對第一基板3進行說明。 第一基板3係於表面搭載著第一半導體晶片2。 如圖3所示，第一基板3係具備有：核心層32;以及 •配置成包夾著該核心層32的一對增層31Α、31β。 增層31A係配置於核心層q 9本& / •, 嘈W表面侧，且由含樹脂之絕 緣層311與導體佈線層312交錯積層著。 本實施形態中，增層31A係it叙r y , 011 係馒數（例如3層）之絕緣層 、與複數（例如4層）之導艚 夺篮仰線層312所交錯積層而 312XP/發明說明書(補件)/96-08/96117791 19 200805614 成。 絕緣層311並非碳纖維、玻璃纖維的織物、或使朝單一 方向整合的纖維中含潤了各種樹脂的預浸體，而是僅由樹 脂組成物所構成。換言之，絕緣層311並非利用諸如碳纖 維、玻璃纖維等纖維進行補強者。 此處’構成絶緣層311的樹脂係可舉例如：環氧樹脂、 BT樹脂、氰酸酯樹脂等。其中有如雙酚A型氰酸酯樹脂、 _雙酚E型氰酸酯樹脂、四曱基雙酚F型氰酸酯樹脂等。其 中’較佳係使用酚醛清漆型氰酸酯樹脂為佳。 酴酸清漆型氰酸酯樹脂係可使用如以下化學式所示之 組成物。式中，η係為正數。 [化1]
η係為任意的正數 • 此種酚醛清漆型氰酸酯樹脂係例如使酚醛清漆型酚、氯 化氰、溴化氰等化合物進行反應便可獲得。 一 再者，酚醛清漆型氰酸酯樹脂的重量平均分子量，_仵 為例如500〜4500。更佳為600〜3000。 乂土 .當重量平均分子量未滿500時，將有機械強度降低之 ‘況。反之，若重量平均分子量超過45〇〇,因為樹脂月 物的硬化速度將變快，因而有保存性降低的情形。、 再者，氰酸酯樹脂係可使用氰酸酯樹脂的預聚物。口抑 獨使用氰酸醋樹脂、預聚物，亦可合併使用氛酸醋樹2 312χΡ/發明說明書(補件)/96-08/96117791 13 200805614 預聚物。此處所謂「預聚物」通常係指將氰酸酯樹脂利用 加熱反應等，而進行例如三聚化而獲得。預聚物並無特別 的限制，可使用例如三聚化率20〜50重量％者。該三聚化 •率係可使用例如紅外分光分析裝置進行求取。 再者，亦可對氰酸酯樹脂添加環氧樹脂、苯氧基樹脂 等。環氧樹脂最好具有聯苯基伸烷基骨架。 本貝鉍形怨中，各絕緣層311係由同種類的材料所構 馨成，各絕緣層311在25°C〜玻璃轉移點下的基板面内方向 之平均線膨脹係數為35ppm/t：以下，較佳為30ppm/°c以 下，且基板厚度方向之平均線膨脹係數為35ppm/°C以下， 較佳為30ppm/°C以下。 其中，絕緣層311在25°C〜玻璃轉移點下的基板面内方 向之平均線膨脹係數，特佳為20ppm/°C以下，且基板厚 度方向之平均線膨脹係數特佳為20ppm/°c以下。 再者，絕緣層311在25°C〜玻璃轉移點下的基板面内方 _向之平均線膨脹係數，較佳為3卯111/。(：以上，且基板厚度 方向之平均線膨脹係數，較佳為3ρρπι/Χ：以上。 本貫施形態中’各絕緣層311的基板面内方向之平均線 膨脹係數、基板厚度方向之平均線膨脹係數係略相等。 . 另外，絕緣層311之平均線膨脹係數係可依如下述進行 測定。 將構成絕緣層311的樹脂組成物形成薄膜狀之後，再切 取成5ram方塊的樣品，使用TMA(TA Instruments(股）製）， 一邊從室溫（25°C)依5°C/分將樣品升溫，一邊測量樣品 312XP/發明說明書(補件 y96_08/96117791 14 200805614 的尽度方向、面内方向之變位量，而計算出厚度方向、面 内方向之線膨脹係數。然後，計算出25°C〜破璃轉移點下 的厚度方向、面内方向之線膨脹係數。 再者，絕緣層311最好具有較高的玻璃轉移點。例如絕 緣層311的玻璃轉移點較佳為ι60ΐ以上，更佳為 以上。且，較佳為300°C以下。 絕緣層311的玻璃轉移點Tg係根據is〇_U359_2進行 測定。將構成絕緣層311的樹脂組成物形成為薄膜狀Z 後，再切取出5mm方塊的樣品，在該樣品中放置tma裝置 (TA Instruments(股）製）的探針，一邊從室溫（25。〇）依5 C/分將樣品升溫，一邊測定樣品厚度方向的變位量。然 後，從表示溫度、與樣品厚度變位量的曲線中，晝出玻璃' 轉移點前後的曲線切線，並從該切線的交點計算出 移點。 ， ^
在此種絕緣層311中形成有貫通孔，在貫通孔中設置導 體層314。該導體層314係將包夾著絕緣層311且上下配 置的導體佈線層312彼此進行耦接。 導體佈線層312係金屬層， 線層312的平面形狀係如圓4 略圓形狀的開口部312B1。另 線層312的放大圖。 例如銅製佈線層。該導體佈 所示之形狀，且形成有複數 外，圖4的右下圖係導體佈 開口部312B1的直徑係例如500㈣。此外，該導體 線層312的殘銅率係為60〜9〇%，較佳為乃〜奶％。 其中，包夾著絕緣層311配置的一對導體佈線層批， 312XP/發明說明書(補件)/96_〇8/96n779i 200805614 係利用絕緣層3 1 1在I iS ：?丨tb a *貝通孔中所設置的金屬製（例如銅製 之導體層314進行耦接。 增層31B係配置核心展q 9 η匕 罝趴核層32的背面側，並具有與增層 31A相同的絕緣層311、導體佈線層312及導體佈線層313。 絕緣層311與導體佈線層（312、313)係交錯配置。 ,、中絕緣層311係複數（例如3層）層設置，導體佈線 層312亦是複數（例如3層）層設置。另外，導體佈線層 313係1層，並配置於增層31β的最下層。 導體佈線層313係例如銅製佈線層，形成為如圖5所示 之構造。圖5中，塗黑部分係指銅佈線。 4導體佈線層313的殘銅率（被覆著絕緣層的導體佈線 層313所佔比例）係8〇%。 再度’如圖3所示，核心層32係具有絕緣層321。絕 緣層321係將既定片數的預浸體重疊，再利用加熱加壓成 形便可獲得。 預况體係使樹脂清漆含潤於玻璃織布等纖維中。 構成絕緣層321的樹脂係可使用與構成增層的絕緣層 311之樹脂為相同的材質。絕緣層321最好含有氰酸酯樹 月曰’特別以含有酚醛清漆型氰酸酯樹脂為佳。 再者，較佳係絕緣層321在25°C〜玻璃轉移點下的基板 面内方向之平均線膨脹係數為12ppm/°C以下，且在25°C〜 玻璃轉移點下的基板厚度方向之平均線膨脹係數為 20ppm/°C 以下。 更佳係絕緣層321在25°C〜玻璃轉移點下的基板面内方 312XP/發明說明書(補件)/96-08/96117791 16 200805614 =之平均線膨脹係數為llppm/t:以下，更佳為8綱以 勝係2肌〜玻璃轉移點下的基板厚度方向之平均線膨 良係數為16PPm/C以下為佳，更佳為12卿以下。 再者’絕緣層321纟25t〜玻璃轉移點下的基板面内方 2之平均線膨脹係數，較佳為3ppm/t^上，且基板厚声 方向之平均線膨脹係數，較佳為3ppm/t以上。 又 2層321的平均線膨脹係數係可依照與絕緣層3 +均線膨脹係數測量方法相同之方法進 絕緣請的薄膜中切取出5_方塊的樣品「並之使 用TMA(TA Instruments(股）製）進行測量。 =種核心層32的絕緣層321中形成有通孔(貫通 該通孔中設置導體層您。導體層奶係金屬層“列 ^層），其搞接於增層31A的導體佈線層312，同時亦 耦接於增層31B的導體佈線層312。 中=2:使用/纖維基材含有層，係由在纖維基材 右思1者構成核心層32的樹脂材料所形成之層，藉由且 :二!成核心層32的低線膨脹化、高彈性率化。 .美ίίϊ 所使用的纖維基材，最好選自玻璃纖維 、i層間Γ纖維基^藉由將如上述的纖維基材介設於樹 曰a s更可防止第一基板的翹曲狀況。 立ί璃纖f基材係可舉例如：玻璃纖布、破璃不纖布等。 -中，取好為玻璃纖布。此外，上述玻璃纖維基材係為了 312XP/發明說明書(補件)/96〇8/96ii779i ]7 200805614 忐提升密接性，最好利用偶合 處 石夕烧偶合處理、乙烯美抒^^了表面處理例如胺基 因為縣基料偶合處理將使構成^層的樹脂ί 成物3潤於玻璃纖維基材中，因而更適合使用。 、 纖ΐίΓ經利㈣氧基㈣偶合劑施行處理過的破璃 ，土才便可提升與氰酸酯樹脂間之密接性。 —有機纖維基材係可舉例如：有機不織布、有機織布等。 错，使用該等，亦可成為雷射加1性優越者^可舉例如. 由聚乙埽、聚丙烯、維尼綸（viny l〇n)、聚氯乙婦、聚偏 -虱々乙烯、聚丙烯腈、聚醯胺、聚酯、聚胺基甲酸酯等、 或-亥等的改質物所構成的纖維、或該等的混合物；或者以 =苯并十讀_維、聚醯職脂纖維、芳香族聚酿胺樹 月曰纖維、全芳香才矣聚醯胺樹脂纖維等之聚酿胺系樹脂 聚醋樹脂纖維、芳香族聚醋樹脂纖維、液晶聚醋、全 芳曰杈♦知^知纖維等之聚酯系樹脂纖維，聚醯亞胺樹脂 纖維、氟樹脂纖維等為主成分而構成的合成纖維基材；或 以牛皮紙、棉短絨紙（C〇tt〇n Unter 口叩打）、短毛纖與 牛，紙水的混抄紙等為主成分的紙基材等之有機纖維基 材等。其中，就從耐濕性的觀點而言，最好為液晶聚酯。 上述纖維基材中，最好使用玻璃纖維基材。特別以使用 線膨脹係數（CTE:C〇efficient 〇f Thermal Expansi〇n) 在6ppm以下的玻璃纖維基材為佳，尤以使用3. 卿以下 的玻璃纖維基材為更佳。藉由使用具有如上述線膨脹係數 的玻璃纖維基材，可更有效地抑制基板的翹曲情形。 312XP/發明說明書(補件)/96-08/96117791 18 200805614 玻璃纖維基材#其κι，2 4〜24g/m2，f #氣、β 111的纖維基材重量）較佳為 ^更佳為8〜2Gg/ra2,特佳為12~i8g/m 。 再者’破璃纖維基材彈性率較 p 65〜92GPa，特佳為μ〜Q9rD *々“^^^，更佳為 性率在上述^円二 a為佳。若玻璃纖維基材的彈 時，因回;I 如可有效地抑制當半導體晶片輕接 所造成的基板變形，因而可提升半導體晶片
再二；破璃纖維基材較…MHZ下的介電係數為 ㈣㈣2佳為4·7〜7.G，特佳為5.4〜6.8。若玻璃纖 ::::電係數在上述範圍内’便可降低核心層的介電 糸、’ k用於使用高速信號的半導體封裝。 作為具有如上述線膨脹係數、彈性率及介電係數的玻璃 纖維基材’適合使用諸如：E玻璃、s玻璃、NE 玻璃等。 土纖維基材的厚度較佳為5〜35//m，更佳為1Q〜2Q#m，特 仫為14〜15 # m。此外，纖維基材的使用片數並不僅侷限 於一片，亦可將較薄的纖維基材以複數片重疊使用。另 外，當將纖維基材以複數片重疊使用的情況，只要合計厚 度滿足上述範圍便可。 知·佳係使用厚度1〇〜、基重8〜18g/m2的玻璃不織 布、玻璃織布。藉由使用此種玻璃不織布、玻璃織布，可 更有效地防止第一基板發生翹曲狀況。
在此種第一基板3的背面，如圖i、2所示，設置焊錫 凸塊B1 °該焊錫凸塊係耦接於第一基板3的增層31B 312XP/發明說明書(補件)/96-08/96117791 19 200805614 之導體佈線層313。 焊錫凸塊B1係例如無錯焊料。本實施形態係使用錫一 銀系烊錫。凸塊的構成材料並不僅侷限於此，尚可使用諸 如錫-鉍系、錫-鋅系等。 再者，焊錫凸塊B1亦可使用含有pb的焊錫凸塊（例如 Sn/95Pb、Sn/63Pb等）。焊錫凸塊B2係可使用例如線膨 脹率l〇ppm/°C以上、25ppm/°C以下者。 [第一半導體晶片] 弟一半導體晶片2係如圖2所示，在矽基板21上設置 由所謂law-k膜所構成的佈線層22。功能並無特別的限 制，將可如：邏輯裝置、記憶體裝置、或該等的混載等等。 # Ιον-k膜係依層間絕緣膜的形式設置。此處所謂「1⑽一k 膜」係才曰；1电系數為3· 3以下的膜。1〇w 一 k膜係可舉例如： S^iOC/SQ(曱基倍半氧矽烷）、苯環丁烯等有機膜；hs以氫 二半氧矽烷）等無機膜，最好使用將該等施行多孔質化的 膜。 、 此種第—半導體晶片2係載置於第-基板3表面的略中 央部分處。 在第半$體晶片2與第一基板3之間，配置著複數焊 ^ 弟半蜍體曰曰片2與弟一基板3係利用焊 錫凸塊B2進行耦接。 知錫凸/塊B2係可舉例如無料鍚等。本實施形態係使 錫-銀系焊锡。凸塊的構成材料並不僅侷限於此，尚可 使用例如錫—垂么备 KQ ^ 、糸、錫-鋅糸專。此外，焊錫凸塊B2亦可 312職明說明書(補件陶8/96117791 2〇 200805614 使用含有Pb的焊錫凸塊（例如Sn/95Pb、Sn/63Pb等）。焊 錫凸塊B2可使甩例如線膨脹率1〇ppm/t：以上、25ρρπι/ϊ 以下者。 在此種焊錫凸塊Β2的周圍係填充著填底膠υ。 [第二基板] 第二基板5在本實施形態中，係由與第一基板3相同的 基板材料所構成，且具有與第一基板3相同的層構成。換 a之，第一基板5係具備有與第一基板3相同的增層31八、 31B以及核心層3 2。 本實施形態中，第二基板5係與第一基板3為相同的構 件’但是為能與第一基板3區分，便將第二基板的元件符 號設定為「5」。 [第二半導體晶片] 第二半導體晶片4係搭載於第二基板5表面上。該第二
半導體晶片4係如同第一半導體晶片2，可在矽基板。 上設置由所謂1〇卜k膜所構成的佈線層22，此外亦可未 具有1〇w-k膜，而僅設置Si〇2膜。亦可構成為第一半導體 晶片具有邏輯電路，而第二丰骞驴 ^ , 乐牛涂體晶片具有記憶體元件的 構造。 在第二半導體晶片4與第二基板 一半導體晶片2與第一美柘3、隹上 宁叹置將弟 bh ^ π 進仃耦接的焊錫凸塊為相同 的知錫凸塊B2。該焊錫凸塊B2係將第
之導體佈線層312、與第二半導體料層3U 另外’第二半導體晶片4夺在:體第= 312XP/發明說明書(補件)/96-08/96117791 /、乐一基板5之間亦可不利 21 200805614 用焊錫凸塊B2進行耦接，而是利用焊線（wire)進行耦接。 [填底膠] 填底膠U係分別填充於將第一基板3與第一半導體晶片 -2進行接合的焊錫凸塊B2周圍、以及將第二基板5與第 •二半導體晶片4進行接合的焊錫凸塊B2周圍。 填底膠U的構成材料係可使用液狀熱硬化性樹脂、或薄 胰狀熱硬化性樹脂。其中，最好為液狀熱硬化性樹脂。其 •理由係可將第-基板3與第一半導體晶片2間的間隙、第 一基板5與第二半導體晶片4間的間隙效率佳地埋藏。本 實施形態中，填底膠u係由125它環境下的彈性率15〇MPa 以上、800MPa以下的樹脂材料所構成。 其中，填底膠U更佳係使用在125t:環境下的彈性率達 200MPa以上者，且最好使用在125。〇環境下的彈性率為 600MPa以下者。 —彈性率的測量方法係如下述。將填底膠U的糊劑成形為 籲寬1〇随、長約150mm、厚4mm，並在2〇(rc烤箱中施行硬 化^分鐘後’再從利用張力試驗機依速度lmm/分，於125 °C環境下所測得應力-畸變曲線的初期斜率，計算出彈性 率。 . 填底膠11所使用的樹脂材料係可使用各種材料。可使用 例如環氧樹脂、BT樹脂、氰酸酯樹脂等。氰酸酯樹脂最 好使用在基板材料項中所敘述的酚醛清漆型氰酸酯樹脂。 匕構，填底# U的樹脂材料，最好含有多官能團環氧曰樹 月曰。藉此，將提升樹脂硬化體的交聯密度，俾可實現高彈 312XP/發明說明書(補件)/96〇8/96117791 200805614 性率。 填底膠U亦可含右—今 可降低線膨脹率，夕粒子等無機填充劑。藉此， 或第-半導體晶片2:第有= 也減輕半導體晶片2、4、 鱼第—A板5 pw —基板3間、第二半導體晶片4 一弟一基板5間的損傷情形。 膠！1Γ可含有偶合劑。藉此’將可提升凸塊或益機 :與填底膠間之密接性，可； 有效地減輕半導體晶片、 I评了更 情形。偶人南丨孫τ社次丰蜍體日日片與基板3間之損傷 偶入卞f 口/㈣如環氧基錢、胺基錢等石夕燒 Γ劑：或鈦酸鹽系偶合劑等。亦可使用該等之 亦可為附著於二氧切粒 中的形恶’ 子的产、兄下，Hi 例如當調配二氧化石夕粒 理。p 、先對一乳化矽表面利用偶合劑施行處 :底膠。U在25t〜玻璃轉移點下的平均線膨脹 為4〇PPro/C以下，更佳為30ppm/t以下，特佳 j °C τ ^ ^ flJ , ow_k ^ ^ # ^ 制凸塊B2周邊部分的損傷情形。 及抑 玄再者，填底膠U在肌〜玻璃轉移點下的 干，較佳為lppm厂c以上，更佳為3ppmrc以上。-、，/脹 另外，填底膠U在25〇C~玻璃轉移點下的始 率，係可依如下述進行測定。 句、、泉私脹 將液狀注入密封填底膠材料依15rcxl2Q分的條件施 312Xp/發明說明書(補件)/96-08/96117791 23 200805614 行硬化後，利用切削而猶# k件5x5x1 Omm的試驗片。對其使 用 Seiko 製 TMA/SS 120，> r .
^ 依壓縮荷重5g、升溫速度10°C /分的條件進行測定。 [接合部] 接合部6係接觸到第-基板3表面的導體佈線層312、 及第二基板5背面的導體佈線層313,並將第-基板3與 第二基板5進行電氣式接合。 本貫施形悲中，接合部6係無鉛焊錫等焊錫凸塊。 該接合部6係複數配置成包圍著第一基板3上的第一半 導？晶片2之狀態。換言之，在由接合部6、第一基板3、 及第二基板5所形成的空隙部中，配置著第一半導體晶片 2。 ' 接合部6的高度尺寸係大於第一半導體晶片2的厚度尺 寸、與焊錫凸塊B2的厚度尺寸之合計值，並在第一半導 體晶片2表面、與第二基板5背面之間形成間隙。 其次’針對如上述的半導體裝置丨之製造方法進行說 明。 " 首先，準備第一基板3、第二基板5。 針對第一基板3的製造方法進行說明。 另外，第二基板5的製造方法係如同第一基板3的製造 方法。 ^ 首先，準備雙面銅箔積層板（在核心層32的絕緣芦321 之表背面上形成了銅層的板），並在既定位置處开/成、雨 孔，同時亦形成導體詹322° 312XP/發明說明書(補件)/96-08/96117791 24 200805614 其次，利用移除法，在絕緣層321 導舻祐妗JS 0 Ο ^ ^ 0表月面上分別形成 v^、、泉層312。然後，將一對之導體佈線 利用藥液施行粗化，再分別積層著絕緣層、、 之後，在絕緣層311中利用雷射加 然後，利用半加成工法，在貫通孔中形二：：：貫通孔: 在各絕緣層311上形成導體佈線層312。 _s314,亚 藉由重複此漏作，可獲得第—基板3。另外，第一美 板3最下層的導體佈線層將成為導體佈線層313。- 別在依此所獲得的第一基板3、第二基板5上，分 :弟一半導體晶片2、第二半導體晶片“ 錤凡^ +導體曰曰片2、第一半導體晶片4的背面設置焊 主凸塊Β2,並在第-基板3、第二基板5上分別設置第一 +導體晶片2、第二半導體晶片4，藉由使焊錫凸塊⑽在 回中進行熔融’而在第一基板3、第二基板5上分別 固定第-半導體晶片2、第二半導體晶片4。 β然後，在將第一基板3與第一半導體晶片2進行接合的 誶錫凸塊Β2周圍、及將第二基板5與第二半導體晶片* 進行f合的焊錫凸塊Β2周圍，分別進行填底膠υ的填充。 其··人，在第二基板5背面設置構成接合部6的焊錫凸 塊，並利用該接合部6將第二基板5與第一基板3進行接 合〇 再者’藉由在第一基板3背面設置焊錫凸塊μ，則可 獲得半導體裝置1。 此種半導體裝置1係經由第一基板3背面的焊錫凸塊 312XP/發明說明書(補件)/96-08/96117791 7c 200805614 B1 ’而安襄於印刷佈線板上。 針對本實施形態的作用 本實施形態中，構成半導體裝 ；二月。 基板5之各基板的增層31Α、3ϊβ之各絕緣了二3、第二 C〜玻璃轉移點下的基板面内方 曰 在25 扣酬/ΐ以下，較佳為3〇_ 千=鴨數為 平均線膨脹係數為35ppm/t:以下為：反厚度方向之 茲冰 ^ . 孕乂仏為30ppm/ c以下。 猎此，可減少當半導體裝 I训的基板面内方向、基板程之際，增層 土攸y予度方向之變形晉。 以，可減輕第基板3與第二基板5的趣曲情形。所 、焉不可減》第—基板3與第—半導體晶片2間的導 4門：、：狀況’以及減少第二基板5與第二半導體晶片 導體裝置卜 ^兄@可形成輕接可靠度較高的半 再者，第-基板3的增層31Α之絕緣層川、第二基板 ⑩5的曰增層31八之絕緣層31卜係非常靠近焊錫凸塊62，當 將知鍚凸塊Β2溶融之際，將容易受到熱的影響。所以， 亦可減輕當使焊錫凸塊Β2熔融之際所發生的基板3、5翹 曲狀況，將可作成耦接可靠度較高的半導體裝置丨。 再者，藉由將絕緣層311設定為含有氰酸酯樹脂（特別 係酚醛清漆型氰酸酯樹脂），便可更確實地減輕第一基板 3、第二基板5的趣曲發生。 再者，本實施形態中，係將第一基板3、第二基板5的 各核心層32之絕緣層321在25°C〜玻璃轉移點下的基板 312Χρ/發明說明書(補件)/96·08/96117791 26 200805614 面内方向之平均線膨脹係數設定在12ppm/t：以下，並將 基板厚度方向之平均線膨脹係數設定在2〇ppm/t以下。 藉此’便可減輕當第一基板3、帛二基板5承受熱歷程 之際’核心層32的基板面内方向、基板厚度方向之變妒 .量，俾可更確實地減少第-基板3、第二基板5的魅曲發 生。 再者，藉由將第一基板3、第二基板5的各核心層32 φ之絕緣層32卜作成為含有氰酸酯樹脂（特別係酚醛清漆 型氰酸酯樹脂），便可更確實地減少第一基板3、第二基 板5的輕曲發生。 再者，本實施形態中，因為填底膠U的彈性率係在 15〇MPa以上、800MPa以下，因而凸塊β2周圍將被牢固地 固定’便可防止凸塊Β2發生龜裂狀況。 ”再者，第一半導體晶片2、第二半導體晶片4中，層間 絕緣膜係使用低介電係數膜（Low_k膜）。藉由將在25它〜 籲玻璃轉移點下的填底膠U之平均線膨脹係數設定為 4〇Ppm/°C以下，便可減輕當承受熱歷程之際的填底膠11變 形量，俾可抑制第一半導體晶片2、第二半導體晶片4的 bw-k膜損傷狀況。 - 近年，正朝裝置的運算能力提升及高速處理化進展，將 有4知S i 〇2絕緣膜無法因應的狀況❶在此，就從降低佈線 間的寄生電容觀點而言，層間絕緣膜最好使用低介電係數 膜’特別係多孔質低介電係數膜。然而，介電常數在3 3 以下的low-k膜較為脆弱，若將具有i〇w—k膜的半導體晶 312XP/發明說明書(補件)/96-08/96117791 27 200805614 片&仃後面安裝’便有發生導通不良或半導體晶片龜裂的 情況。介電常數U以下的low-k膜將必需多孔質化，導 致Y〇w k膜更加脆弱化。所以，如本實施形態，將〜 玻璃轉移點下的填底膠U之平均線膨脹係數設定在 4〇ppm/°C以下，判斷將特別有效。 另外，本發明並不僅侷限於前述實施形態，舉凡在能達 成本發明目的之範圍内所為的變化、改良等，均涵蓋於本 發明中。 例如上述貝加形恶中，將第一基板3的增層31 a、31 β 之絕緣層3U，全部設定為25它〜玻璃囀移點下的基板面 内方向之平均線膨脹係數為35ρριη/1以下，且基板厚度 方向之平均線膨脹係數為35ρριη/π以下，但是並不僅侷 限於此。 ° 例如圖6或圖7所示，各增層81Α、81Β亦可具有：在 25 C〜玻璃轉移點下的基板面内方向之平均線膨脹係數為 # 30PPm/t：以下，且基板厚度方向之平均線膨脹係數為 30PPm/°C以下的絕緣層3U ;在25它〜玻璃轉移點下的基 板面内方向之平均線膨脹係數超過加卯‘它（例= 60PPm~C)，且基板厚度方向之平均線膨脹係數超^ 30ppm/°C (例如 60ppm/°C )的絕緣層 si〗。 ° 此情況下，最好包夾核心層32並配置於略對稱位置声 的絕緣層311、811，係線膨脹係數相等。 ^ 依此，藉由將包夾核心層32並配置於略對稱位置處白、 絕緣層之線膨脹係數設為相等，便可使包夹著核、、处' 〆'^層3 2 312XP/發明說明書(補件)/96-08/961 ί 7791 28 200805614 可抑制基板整體 的絕緣層翹曲情形對稱性地發生。藉此 的麵曲發生。 ::基板’亦可形成如圖6、圖7所示的相同層構造。 上述實施形態中’第一基板3、第二基板5的絕 " 在25C〜玻璃轉移點下的基板面内方向之平均 線膨脹係數係設為35卿/t：以下，且基板厚度方向之平 均線私脹係數係設為35ppm/〇c以下，但是只要至少任一 基板中，至少一絕緣層在25。〇〜玻璃轉移點下的基板面内 方向之平均線膨脹係數為35ppm/^以下（較佳為3〇卯瓜/ °c以下）便可。 其中，最好具有第一基板、第二基板，分別具有在25 C〜玻璃轉移點下的基板面内方向之平均線膨脹係數為 35ppm/°C以下（較佳為30ppm/°C以下）的至少一絕緣層之 構造。 、再者，上述實施形態中，第一基板3、第二基板5係分 #別具有核心層32的基板，惟並不僅侷限於此，亦可為僅 由增層所構成的基板。藉由使用此種基板，便可達半導體 裝置的薄型化。 再者，上述實施形態中，絕緣層311並未利用纖維施行 _ 補強，惟並不僅侷限於此，亦可將絕緣層311設定為含有 玻璃纖維等。依此的話，可更加減少絕緣層311的基板厚 度方向之平均線膨脹係數。 再者，上述實施形態中，第一基板3與第一半導體晶片 2、第二基板5與第二半導體晶片4係利用焊錫凸塊B2而 312XP/發明說明書(補件)/96-08/96117791 29 200805614 利用焊 相耦接，惟並不僅侷限於此，亦可例如圖8所示 接線W相輕接^ 雕上述貫施形態中’雖例示各設有—對基板與半導 --日日片，即’將2個半導體封裳積層的半導體裝置，惟並 -不僅侷限於此，亦可將3以上的半導體封裝進行積声。合 將3個以上的半導體封裝進行積層時，最好將3個以\ : +導體封裝的各基板增層的所有絕緣層之在饥〜 #移點下的基板面内方向之平均線膨脹係數設為35卯‘1 。以下，且將基板厚度方向之平均線膨脹係數設為如卿/ C以下。此外，各基板增層的所有絕緣層，最好均含有氰 酸酯樹脂，特別係酚醛清漆型氰酸酯樹脂。 月 再者，上述實施形態中，第-基板、第二基板係分別且 有增層二核心層的基板，惟並不僅偈限於此，亦可如圖/9 所7F，第一基板為僅由未設有增層的核心層所構成的基板 Ί。 _具體而言，第-基板係設定為具有增層31A、3ib、及 核心層32,而第二基板7則設定為具有核心層犯。 依此的話，可消除線膨脹係數較容易變大的增層，將可 縮小半導體晶片的線膨脹係數間之失配情形，因而將可確 . 貫地抑制晶片龜裂發生。 另外’圖9所示之第二半導體晶片4，係雙層的疊層結 構°此外’帛二半導體晶片4’、與第二基板7係利用焊 接線W相輕接。 再者，亦可圖9所示之第-基板的增層31A、31B之絕 312XP/發明說明書(補件)/96-08/96117791 30 200805614 緣層至少一 曰在25 C〜玻螭轉移點下的基板面内方向之 平均線％脹係數為35ppm/t：以下，且基板厚度方向之平 均線膨服係數為35PPm/X以下。 -(實施例） -其次’針對本發明實施例進行說明。 (實施例1) 製作與上述實施形態略相同之構造的半導體裝置。另 ⑩外，上述貫施形態係在第一基板背面設置焊錫凸塊，而實 施例1則設置用於檢測基板間之耦接電阻的端子。 第基板、第二基板係由相同的層構造、基板材料所構 成。具體而言，第一基板、第二基板係具備有：3層絕緣 層、與4層導體佈線層交錯配置的增層（厚度約36#m)， 以及核心層（厚度45# m)。 表1所示係第一基板、第二基板所使用之增層的絕緣層 樹脂組成。此外，表1所示係第一基板、第二基板所使用 •的核心層之絕緣層樹脂組成。 第一基板與第二基板係依照周知製造方法進行製作。 再者，接合部的焊錫凸塊材料係Sn—Ag3· 〇-Cu〇· 5(線膨 脹係數21.7ppm/t：)。在第一基板上，沿第一樹脂外周配 •置著焊錫凸塊，並與第二基板接合。 再者，在第一基板與第一半導體晶片（厚度1〇〇//11〇之 間所配置的焊錫凸塊材料、及在第二基板與第二半導體晶 片（厚度350 //Π1)之間所配置的焊錫凸塊材料，係設定為
Sn-95Pb(線膨服係數 29· Oppm/°C )。 312XP/發明說明書(補件)/96-08/96117791 31 200805614 再者，填底膠係使用125t：環境下的彈性率3〇〇Mpa，且 在25C〜玻璃轉移點下的平均線膨脹係數為25ppm/c>c者。 /另外，填底膠的彈性率、平均線膨脹係數之測量方法， 係如同上述實施形態中所敘述。 [表1 ]
氰酸酯樹脂 酚醛清漆型氰酸酯樹脂：L〇M7A a 製· 「PRIMASET PT—30 Γ 4含 平均分子量700」®里
增層的絕緣層 19. 25. 環氧樹脂 ΜΙΐΙ甲「基樹脂二曰+ 量275 3000」、環氧者 重量平均分子量20¾田 11. 0 24. 7 苯氧基樹脂 樹氧製子 氧環司分 環有公均 S具S平 齡部sin量> 雙端Re重00 與末yJ'o 脂且OX3030 # ’EPOH量 氧物nlo 環聚pa-81 基共JaYX 苯的：一― 聯脂基· 10·
硬化觸媒
聯苯基二亞甲基型酚樹脂： 成公司製·「MEH-7851 -3H , 當量230 J 明和‘ 羥- 9. 0 無機填充材 咪哇化合物：四國化成工章_ 「1B2PZ」、1-节基-2-笨唾 球狀熔融二氧化矽：Admateehs / 0. 5 /z m 60 40 偶合劑 〇· 纖維基材 坡璃纖維布# 1035 E玻璃、27私m 厚 第一及第二基板均設定為如下述的構造： 無 312XP/發明說明書(補件)/96-〇8/96117791 32 200805614 平面形狀：34職34贿的正方形、 板厚：0. 2mm、 佈線層.12/zni厚（增層表面的導體佈線層）、a 厚（在核心層上所配置的導體佈線層）、 “ 防焊劑厚度（距電路上面的厚度）：12/zm、 電路寬度（導體佈線層的開口部直徑）/電路間隔 線層之相鄰接開π部間的間隔）=期"觸㈣、'― 電路形狀（導體佈線層的開口部形狀）：圓形 (實施例2) 同 將增層的絕緣層的組成設定為如下述。其他 實施例1。 节貝吟如 [表2] 樹脂 商品名等 氰酸酯樹脂
氧樹脂 苯氧基樹脂 硬化觸媒 無機填充材 f f「f c:3f0『寻裏衾裊!ί f75:^^ 化 量2000 υ」蜋乳田里275、重量平均分子 聯I：基環（樹脂與雙紛— 且末端部具有環囊突累^树脂的共聚物， 司製·「ΥΧ-8100Η3ίΓ,、·啻 BReAins 公 @ A 合.物··四國花 偶合劑 ，,，A 口仰•四國化▲ i基-2-茉基咪唑 ----- 球狀熔融二氧化矽：,— pL^:25H丄、平均粒4 0.y^echs公司-li，争
TbIpzTm^
(實施例3) 將核心層的絕緣層組成設定為如下述。其他 實施例卜 /、 句如同 核心的絕緣層在25°c〜玻璃轉移點下的基板面内方向之 312XP/發明說明書(補件)/96-08/96117791 33 200805614 平均線膨賬係數為8ppm/°C，且在25°C〜玻璃轉移點下的 基板厚度方向之平均線膨脹係數為12ppm/°C。 [表3] '~~— 樹脂 商品名等 核心層的絕緣 層 氰酸酯樹脂 亨，清漆型氰酸酯樹脂：L0NZA公司製· PRIMASET PT-30」、重量平均分子量700 17· 4 環氧樹脂 f苯基二亞曱基型環氧樹脂：日本化藥公司 f ·ΓΝ(：-30 00」、環氧當量275、重量平均分 子量2000 9. 8 硬化劑 卿爷基二亞甲基型酴樹脂：明和化成公司製 • 「MEH-785卜3Η,、羥基當量 230 7. 5 硬化觸媒 合物：四國化成工業· 1 1Β2ΡΖ」、1-苄基-2-¾基咪唑 0· 1 無機填充材 嗜狀熔融二氧化矽：Admatechs公司製· 「SO-25H」、平均粒徑0· 5 // πι 64. 9 偶合劑 環氧基矽烷偶合劑：GE TOSHIBA SILICONE 公司製· 「A-187 ^ 0· 3 纖維基材 玻璃纖維布# 1035 E玻璃、27从m 厚 (實施例4) 使用實施例2的增層的絕緣層、與實施例3的核心層之 系巴緣層，並製成第一基板與弟二基板。其他事項均如同實 施例1。 (實施例5) 第一基板係使用與實施例2相同者。第二基板係採用未 設置增層、而僅設置核心層的基板。第二基板的核心層係 與實施例1相同的核心層。其他事項均如同實施例1。 (比較例1) 第一與第二基板的核心層係使用BT基板（三菱瓦斯化 學公司製、CCL-HL832HS TypeHS)。此外，第一基板與第 34 M2XP/發明說明書(補件)/96-08/96117791 200805614 二基板的增層之絕緣層’係使用ABF GX-13(味之素八_ 製）。 ’、A司 (平均線膨脹係數及玻璃轉移點） 分別測量各實施例、比較例的第一基板之核心層的絕緣 層之平均線膨脹係數、玻璃轉移點、增層的絕緣層之平均 線％脹係數、玻璃轉移點、第二基板之核心層的絕緣層之 平均線膨脹係數、玻璃轉移點及增層的絕緣層之平均線膨 脹係數、玻璃轉移點。 /
平均線膨脹係數、玻璃轉移點的測量方法係如同上述實 施形態中所說明的方法。 K 結果如表4所示。表4 +，平均線膨脹係數的單位係 PPm/°C，玻璃轉移點的單位係。c。 (晶片龜裂的評估） 一=對依各實施例與比較例所獲得之半導體裝置的第一 半¥粒日日片，有無出現晶片龜裂狀況，利用以丁（&抓
Acoustic T〇m〇graph··超音波探傷機）進行觀察，並將無 晶片龜裂狀況評為「〇」’將有出現晶片龜裂者評為「X」。 评估結果如表4所示。 (導通不良的評估） -針對依各實施例與比較例所獲得的半導體裝置，利用 innH/，日^"、^。口 1 *時的溫度循環試驗，施行 人#%。針對溫度循環試驗前後，在第—基板背面 所設置―之鄰接端子間的輕接電阻值，利用四端子法施行 心敎。㈣試驗後的耦接電阻值為試驗前的柄接電 312XP/發明說明書(補件)/96·〇8/96ιΐ779ι 200805614 阻值之5倍以上的地方，視為導通不良並進行計數。評估 結果如表4所+。 [表4] 平均線膨 脹^系數 (基板厚 度方向） 平均線膨 脹係數 (基板面 内方向） 玻璃轉 移點 晶片 龜裂 導通 不良 實施例1 第一基板 增層的絕緣層 30 30 180 〇 0/10 核心層的絕緣層 16 11 220 第二基板 增層的絕緣層 30 30 180 核心層的絕緣層 16 11 220 實施例2 第一基板 增層的絕緣層 35 35 180 〇 0/10 核心層的絕緣層 16 11 220 苐基板 增層的絕緣層 35 35 180 核心層的絕緣層 16 11 220 實施例3 第一基板 增層的絕緣層 30 30 180 〇 0/10 核心層的絕緣層 12 8 220 第二基板 增層的絕緣層 30 30 180 核心層的纟k緣層 12 8 220 實施例4 第一基板 增層的絕緣層 35 35 180 〇 0/10 核心層的絕緣層 12 8 220 第二基板 增層的絕緣層 35 35 180 核心層的絕緣層 12 8 220 實施例5 第一基板 增層的絕緣層 35 35 180 〇 0/10 核心層的絕緣層 16 11 220 第二基板 核心層的絕緣層 16 11 220 比較例1 第一基板 增層的絕緣層 47 46 185 X 10/10 核心層的絕緣層 45 14 156 第二基板 增層的絕緣層 47 46 185 核心層的絕緣層 45 14 156 可知，實施例相較於比較例，將減少晶片龜裂發生，且 亦降低導通不良的發生。由此可判斷實施例的半導體裝 置，相較於比較例的半導體裝置之下，將減輕第一基板、 弟二基板的輕曲狀況。 【圖式簡單說明】 圖1為表示本發明一實施形態的半導體裝置之立體圖。 圖2為圖1中的11 -11方向之剖視圖。 圖3為半導體裝置的第一基板之剖視圖。 圖4為導體佈線層之俯視圖。 312XP/發明說明書(補件)/96-08/96117791 36 200805614 圖5為導體佈線層之俯視圖。 圖6為本發明變化例的第一基板之剖視圖。 圖 ，7為本發明變化例的第一基板之剖視圖。 8為本發明變化例的半導體裝置立、 9為本發明變化例的半導體梦 見固 【主要元件符號說明] 1 1 半導體裝置 2 第一半導體晶 3 第一基板 [4， 第二半導體晶 5、7 第二基板 6 接合部 21 石夕基板 22 佈線層 31A 、 31B 、 81A 、 81B 增層 32 核心層 311 含樹脂絕緣層 312 、 313 導體佈線層 314 、 322 導體層 32卜 811 絕緣層 B卜B2 焊錫凸塊 U 填底膠 W 焊接線 ' 气剖視圖 312XP/發明說明書(補件)/96-08/96117791 37

Claims (1)

  1. 200805614 十、申請專利範圍·· 1· 一種半導體裝置，係具備有： 第一基板’其搭載著第一半導體晶片； 、 第二基板，其搭載著第二半導體晶片；以及 - 接合部，其接觸到上述第一基板表面與上述第二基板背 面，且將上述第一基板與上述第二基板進行電氣式接合； 上述第一基板係將含樹脂之絕緣層與導體佈線層交錯 _知層，且具有將上述各導體佈線層利用設在上述絕緣層的 孔中之導體層進行耦接的增層； 上述第二基板係將含樹脂之絕緣層與導體佈線層交錯 矛貝層且具有將上述各導體佈線層利用設在上述絕緣層的 孔中之導體層進行I禺接的增層； 上述第一基板與上述第二基板中，至少任一基板的上述 增層之絕緣層中，至少一層絕緣層在25t〜玻璃轉移點下 的基板面内方向之平均線膨脹係數為30ppm/t以下，且 鲁在25。〇玻璃轉移點下的基板厚度方向之平均線膨服係數 為30ppm/°C以下。 2.如申請專利範圍第1項之半導體裝置，其中，上述增 層在25 0玻璃轉移點下的基板面内方向之平均線膨服係 •數為30卿/工以下，且在25。卜玻璃轉移點下的基板厚产 方向之平均線膨脹係數為⑽卯心以下的上述絕緣層; 係含有氰酸酯樹脂。 3·如申請專利範圍第2項之半導體裝置，其中，上述一 酉欠酉曰树爿曰係驗备清漆型氰酸酯樹脂。 312XP/發明說明書(補件)/96-08/96117791 38 200805614 4.如申凊專利範圍第1項之半導體裝置，其中，上述第 :基=與上述第二基板中至少任一基板，係在絕緣層内部 形成設有導體層的通孔，該通孔中的上述導體層係具有耗 接於上述增層之上述導體佈線層的核心層； 在25〇C〜玻璃轉移點下，上述核心層之上述絕緣層的基 板面内方向之平均線膨脹係數為12ppm/以下，在2$。匚〜 玻璃轉移點下的基板厚度方向之平均線膨脹係數為 20ppm/°C 以下。 。5·如申請專利範圍第4項之半導體裝置，其中，在託 C〜玻璃轉移點下’上述核心層之上述絕緣層的基板面内 方向之平均線膨脹係數為8PPm/t：以下。 6. 如申請專利範圍第5項之半導體裝置，其中，上述核 心層的上述絕緣層樹脂係含有氰酸酯樹脂。 7. 如申請專利範圍第6項之半導體裝置，其中，上述氰 酸酯樹脂係酚醛清漆型氰酸酯樹脂。 8. 如申請專利範圍第6項之半導體裝置，其中，上述第 -基板之增層的所有絕緣層、及上述第二基板之增層的所 有絕緣層’在肌〜玻璃轉移點下的基板㈣方向之平均 線膨脹係數為3GPpm/t：以下，且在饥〜玻璃轉移點下的 基板厚f方向之平均線膨脹係數為抑卯‘它以下，· 上述第-基板之增層的所有絕緣層、及上述第二基板之 增層的所有絕緣層，係含有氰酸酯樹脂。 9.如申請專利範圍第8項之半導體裝置，其中，上述增 層與核心層所含有的上述氰酸賴脂，係_清漆型氰^ 312XP/發明說明書(補件)/96-〇8/96117791 200805614 酯樹脂。 —10·如申睛專利範圍第4項之半導體裝置，其中，配置 者包夾上述核心層的一對上述增層； 包夹上述核心層且配置於略對稱位置處的上述增層之 上述絕緣層之線膨脹係數為略相等。 曰θ 从11·如申請專利範圍第i項之半導體裝置，其中，上述 弟一基板與上述第—半導體晶片係利用凸塊相輕接；^ 述第一基板與上述第一半導體晶片相耦接的上 处凸鬼周圍係設置填底膠（under fill); 接卞述第二基板與上述第二半導體晶片係利用凸塊相耦 上述第二基板與上述第二半導體晶片㈣接的上述凸 塊周圍係設置填底膠； 上述各填底耗由125t環境下㈣性率為15嶋以 上、800MPa以下的樹脂材料所構成。 12. 如申請專利範圍第u項之半導體裝置，豆中，在 〜玻璃轉移點下的上述各填絲之平均線膨脹係數為 40ppm/ C 以下。 13. 如申請專利範圍第〗項之半導體裝置，其中，上 接合部係焊錫凸塊。 、 14· 一種半導體裝置，係具備有： 第一基板，其搭載著第一半導體晶片； 第二基板，其搭载著第二半導體晶片；以及 接合部，其接觸到上述第一基板表面與上述第二基板背 312XP/發明說明書(補件)/96-〇g/96i 17791 200805614 面，且^上述第—基板與上述第二基板進行電氣式接合； 上述第一基板係將含樹脂之絕緣層與導體佈線 ^乂具有將上述各導體佈線層利用設在上述絕緣層的 孔中之導體層進行耦接的增層； 上途第-基板的上述增層之絕緣層中，i少一層絕緣層 =5 C〜玻_移點下㈣板面时向之平均線膨服係數 為35卿/C以下，且在勝玻璃轉移點下的基板厚度方 向之平均線膨脹係數為35ppm/t以下。 #15.如申請專利範圍第14項之半導體裝置，其中，上述 第二基板係將含_之絕緣層與導體佈線層交錯積層，^ 具有將上述各導體佈線層利用設在上述絕緣層的孔曰 導體層進行耦接的增層； 上述第二基板的上述增層之絕緣層中，至少一層絕緣層 在25°C〜玻璃轉移點下的基板面内方向之平均線膨服係^ 為35Ppm/°C以下，且在25t>玻璃轉移點下的基板厚度方 向之平均線膨脹係數為35ppm/°C以下。 >16.如申請專利範圍第14項之半導體裝置，其中，上述 第一基板的上述增層之所有絕緣層，在25。〇〜玻璃轉移= 下的基板面内方向之平均線膨脹係數為35ppm/c>c以 且在肌〜玻璃轉移點下的基板厚度方向之平 伟 數為35PPm/〇C以下； 係 係含有氰酸酯樹 上述第一基板的上述增層之絕緣層 脂0 17.如申請專利範圍第16項之半導體裝置，其中，上述 312xp/發明說明書(補件)/96-08/96117791 41 200805614 氰酸酯樹脂係酚醛清漆型氰酸酯樹脂。
    312XP/發明說明書(補件)/96-08/96117791 42
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10615220B2 (en) 2015-03-31 2020-04-07 Hamamatsu Photonics K.K. Semiconductor device and manufacturing method thereof
TWI716397B (zh) * 2016-04-13 2021-01-21 日商濱松赫德尼古斯股份有限公司 半導體裝置之製造方法
TWI773136B (zh) * 2016-04-13 2022-08-01 日商濱松赫德尼古斯股份有限公司 半導體裝置之製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009074338A1 (en) * 2007-12-12 2009-06-18 Picodrill Sa Manufacturing of optical structures by electrothermal focussing
JP2010010329A (ja) * 2008-06-26 2010-01-14 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP2011077108A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置
TWI501380B (zh) * 2010-01-29 2015-09-21 Nat Chip Implementation Ct Nat Applied Res Lab 多基板晶片模組堆疊之三維系統晶片結構
KR101710178B1 (ko) * 2010-06-29 2017-02-24 삼성전자 주식회사 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지
KR101712043B1 (ko) * 2010-10-14 2017-03-03 삼성전자주식회사 적층 반도체 패키지, 상기 적층 반도체 패키지를 포함하는 반도체 장치 및 상기 적층 반도체 패키지의 제조 방법
KR20130005465A (ko) * 2011-07-06 2013-01-16 삼성전자주식회사 반도체 스택 패키지 장치
US8780576B2 (en) 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
US9768223B2 (en) * 2011-12-21 2017-09-19 Xintec Inc. Electronics device package and fabrication method thereof
JP6897014B2 (ja) * 2015-06-22 2021-06-30 味の素株式会社 モールドアンダーフィル用樹脂組成物
KR20170034957A (ko) * 2015-09-21 2017-03-30 에스케이하이닉스 주식회사 플렉서블윙 배선기판을 포함하는 반도체 패키지
JP7292828B2 (ja) * 2018-04-27 2023-06-19 キヤノン株式会社 撮像素子モジュール、撮像システム、撮像素子パッケージ及び製造方法
EP3671812B1 (en) * 2018-12-19 2022-02-09 IMEC vzw A method for bonding and interconnecting semiconductor chips

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970000214B1 (ko) 1993-11-18 1997-01-06 삼성전자 주식회사 반도체 장치 및 그 제조방법
JPH118474A (ja) 1997-06-16 1999-01-12 Nec Corp 多層基板の製造方法
JP2000294922A (ja) * 1999-04-01 2000-10-20 Victor Co Of Japan Ltd 多層プリント配線板用の絶縁樹脂組成物
JP3722209B2 (ja) * 2000-09-05 2005-11-30 セイコーエプソン株式会社 半導体装置
JP2002094922A (ja) 2000-09-20 2002-03-29 Aiwa Co Ltd 集積回路
JP4705261B2 (ja) 2001-04-02 2011-06-22 日本シイエムケイ株式会社 ビルドアップ多層プリント配線板
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法
JP2004071656A (ja) * 2002-08-01 2004-03-04 Sumitomo Bakelite Co Ltd 多層配線板および半導体装置
JP2004281491A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
US7141874B2 (en) * 2003-05-14 2006-11-28 Matsushita Electric Industrial Co., Ltd. Electronic component packaging structure and method for producing the same
JP4501475B2 (ja) * 2004-03-17 2010-07-14 住友ベークライト株式会社 絶縁層付き金属箔及び多層プリント配線板
JP2005347391A (ja) * 2004-06-01 2005-12-15 Ibiden Co Ltd プリント配線板
US7170159B1 (en) * 2005-07-07 2007-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Low CTE substrates for use with low-k flip-chip package devices

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10615220B2 (en) 2015-03-31 2020-04-07 Hamamatsu Photonics K.K. Semiconductor device and manufacturing method thereof
US10622402B2 (en) 2015-03-31 2020-04-14 Hamamatsu Photonics K.K. Semiconductor device
US10622403B2 (en) 2015-03-31 2020-04-14 Hamamatsu Photonics K.K. Semiconductor device manufacturing method
TWI716397B (zh) * 2016-04-13 2021-01-21 日商濱松赫德尼古斯股份有限公司 半導體裝置之製造方法
TWI773136B (zh) * 2016-04-13 2022-08-01 日商濱松赫德尼古斯股份有限公司 半導體裝置之製造方法

Also Published As

Publication number Publication date
JPWO2007135768A1 (ja) 2009-10-01
US20100181686A1 (en) 2010-07-22
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