JP6950059B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
光デバイス、電子デバイス等の半導体装置では、半導体基板に形成された貫通孔を介して半導体基板の表面側と裏面側との間で電気的な接続が実施される場合がある(例えば、特許文献1参照)。
特開2004−57507号公報
上述したような半導体装置では、その小型化、高集積化等に伴い、半導体基板が薄型化される傾向にある。その結果、半導体装置の製造時に、貫通孔の周辺部分に損傷が生じ易くなり、また、貫通孔内の配線と半導体基板との間での電気的な絶縁が確保され難くなっている。
そこで、本発明は、半導体基板を薄型化しつつ、貫通孔の周辺部分に損傷が生じるのを防止することができると共に、貫通孔内の配線と半導体基板との間での電気的な絶縁を確保することができる半導体装置の製造方法を提供することを目的とする。
本発明の一側面の半導体装置の製造方法は、互いに対向する第1表面及び第2表面を有する半導体基板の第1表面に第1配線を設ける第1工程と、第1工程の後に、第1表面に支持基板を取り付ける第2工程と、第2工程の後に、半導体基板の第2表面側の部分を除去することで、半導体基板の厚さが支持基板の厚さよりも小さくなるように半導体基板を薄型化する第3工程と、第3工程の後に、半導体基板に、第1表面から第2表面に至る貫通孔を形成し、貫通孔の第1表面側の第1開口に第1配線の一部を露出させる第4工程と、第4工程の後に、第1樹脂材料を用いてディップコート法を実施することで、貫通孔の内面及び第2表面に、貫通孔の第2表面側の第2開口を介して連続する樹脂絶縁層を設ける第5工程と、第5工程の後に、樹脂絶縁層にコンタクトホールを形成し、コンタクトホールの第1表面側の開口に第1配線の一部を露出させる第6工程と、第6工程の後に、樹脂絶縁層の表面に第2配線を設け、コンタクトホールの第1表面側の開口において第1配線と第2配線とを電気的に接続する第7工程と、を備える。
この半導体装置の製造方法では、半導体基板を薄型化する工程以降の各工程が、半導体基板に支持基板が取り付けられた状態で実施される。これにより、貫通孔の周辺部分に損傷が生じるのを防止することができる。また、ディップコート法の実施によって樹脂絶縁層を形成する。これにより、電気的な絶縁を確保し得る十分な厚さを有する樹脂絶縁層を確実に形成することができる。よって、この半導体装置の製造方法によれば、半導体基板を薄型化しつつ、貫通孔の周辺部分に損傷が生じるのを防止することができると共に、貫通孔内の配線と半導体基板との間での電気的な絶縁を確保することができる。
本発明の一側面の半導体装置の製造方法では、第5工程では、貯留された第1樹脂材料の液面と第1表面とが交差するように、貯留された第1樹脂材料に、支持基板が取り付けられた半導体基板を浸漬させ、貯留された第1樹脂材料の液面と第1表面とが交差するように、貯留された第1樹脂材料から、支持基板が取り付けられた半導体基板を引き上げてもよい。これにより、例えば、貯留された第1樹脂材料の液面と半導体基板の第1表面とが平行な状態で、第1樹脂材料に対する浸漬及び引上げを実施する場合に比べ、貫通孔の周辺部分に生じる応力を低減することができる。また、例えば、貯留された第1樹脂材料の液面と半導体基板の第1表面とが平行な状態で、第1樹脂材料に対する浸漬及び引上げを実施する場合に比べ、貫通孔の内面に形成された樹脂絶縁層に気泡が残存するのを抑制することができる。
本発明の一側面の半導体装置の製造方法では、第5工程では、10cp以上の粘度を有する第1樹脂材料を用いてディップコート法を実施してもよい。これにより、電気的な絶縁を確保し得る十分な厚さを有する樹脂絶縁層をより確実に形成することができる。
本発明の一側面の半導体装置の製造方法では、第6工程では、第5工程において支持基板の半導体基板とは反対側の表面に付着した第1樹脂材料を除去してもよい。これにより、例えば、半導体装置が光デバイスである場合に、光透過基板を支持基板として使用しても、支持基板から第1樹脂材料が除去されるため、支持基板を光透過基板として有効に機能させることができる。
本発明の一側面の半導体装置の製造方法は、第7工程の後に、第2樹脂材料を用いてディップコート法を実施することで、第2配線を覆うように、樹脂絶縁層の表面に樹脂保護層を設ける第8工程と、第8工程の後に、樹脂保護層に開口を形成し、当該開口に第2配線の一部を露出させる第9工程と、を更に備えてもよい。これにより、第2配線を保護し得る十分な厚さを有する樹脂保護層を確実に形成することができる。また、第2配線の一部をパッド部として外部との電気的な接続に使用することができる。
本発明の一側面の半導体装置の製造方法では、第8工程では、貯留された第2樹脂材料の液面と第1表面とが交差するように、貯留された第2樹脂材料に、支持基板が取り付けられた半導体基板を浸漬させ、貯留された第2樹脂材料の液面と第1表面とが交差するように、貯留された第2樹脂材料から、支持基板が取り付けられた半導体基板を引き上げてもよい。これにより、例えば、貯留された第2樹脂材料の液面と半導体基板の第1表面とが平行な状態で、第2樹脂材料に対する浸漬及び引上げを実施する場合に比べ、貫通孔の周辺部分に生じる応力を低減することができる。また、例えば、貯留された第2樹脂材料の液面と半導体基板の第1表面とが平行な状態で、第2樹脂材料に対する浸漬及び引上げを実施する場合に比べ、貫通孔に対応する領域に形成された樹脂保護層に気泡が残存するのを抑制することができる。
本発明の一側面の半導体装置の製造方法では、第8工程では、10cp以上の粘度を有する第2樹脂材料を用いてディップコート法を実施してもよい。これにより、第2配線を保護し得る十分な厚さを有する樹脂保護層をより確実に形成することができる。
本発明の一側面の半導体装置の製造方法では、第9工程では、第8工程において支持基板の半導体基板とは反対側の表面に付着した第2樹脂材料を除去してもよい。これにより、例えば、半導体装置が光デバイスである場合に、光透過基板を支持基板として使用しても、支持基板から第2樹脂材料が除去されるため、支持基板を光透過基板として有効に機能させることができる。
本発明の一側面の半導体装置の製造方法では、第1樹脂材料と第2樹脂材料とは、同一であってもよい。これにより、温度変化に起因して樹脂絶縁層及び樹脂保護層が変形しても、それらの変形の度合が同等になるため、それらの変形の度合が大きく異なることに起因して第2配線に損傷が生じるのを防止することができる。
本発明によれば、半導体基板を薄型化しつつ、貫通孔の周辺部分に損傷が生じるのを防止することができると共に、貫通孔内の配線と半導体基板との間での電気的な絶縁を確保することができる半導体装置の製造方法を提供することが可能となる。
図1は、本発明の一実施形態の半導体装置の断面図である。 図2は、図1の半導体装置の貫通孔及びその周辺部分の断面図である。 図3は、図1の半導体装置の貫通孔及びその周辺部分の平面図である。 図4の(a)及び(b)は、図1の半導体装置の製造方法における一工程を説明するための断面図である。 図5の(a)及び(b)は、図1の半導体装置の製造方法における一工程を説明するための断面図である。 図6の(a)及び(b)は、図1の半導体装置の製造方法における一工程を説明するための断面図である。 図7の(a)及び(b)は、図1の半導体装置の製造方法における一工程を説明するための断面図である。 図8の(a)及び(b)は、図1の半導体装置の製造方法における一工程を説明するための断面図である。 図9は、図1の半導体装置の製造方法における一工程を説明するための断面図である。 図10は、図1の半導体装置の部分断面図である。 図11は、図1の半導体装置の変形例の部分断面図である。 図12は、図1の半導体装置の変形例の部分断面図である。 図13は、図12の半導体装置の貫通孔及びその周辺部分の平面図である。 図14は、図1の半導体装置の貫通孔及びその周辺部分の変形例の断面図である。
以下、本発明の実施形態について、図面を参照して詳細に説明する。なお、各図において同一又は相当部分には同一符号を付し、重複する説明を省略する。
図1に示されるように、半導体装置1は、互いに対向する第1表面2a及び第2表面2bを有する半導体基板2を備えている。半導体装置1は、例えばシリコンフォトダイオード等の光デバイスである。半導体装置1では、例えばn型のシリコンからなる半導体基板2内における第1表面2a側の所定領域に、p型の不純物が選択拡散されたp型領域2cが設けられている。半導体基板2の第1表面2aには、例えばアルミニウムからなる第1配線3が酸化膜4を介して設けられている。酸化膜4において第1配線3のパッド部3aに対応する部分には、開口4aが形成されている。酸化膜4においてp型領域2cの端部に対応する部分には、開口4bが形成されている。第1配線3は、開口4bを介してp型領域2cに電気的に接続されている。なお、酸化膜4に替えて、SiN等、他の絶縁材料からなる絶縁膜が設けられていてもよい。
半導体基板2の第1表面2aには、ガラス等の光透過性材料からなる光透過基板5が配置されている。半導体基板2と光透過基板5とは、光学接着剤からなる接着層6によって光学的且つ物理的に接続されている。半導体装置1では、光透過基板5及び接着層6を介してp型領域2cに光が入射する。なお、半導体基板2の厚さは、光透過基板5の厚さよりも小さい(薄い)。一例として、半導体基板2の厚さは、数十μm程度であり、光透過基板5の厚さは、数百μm程度である。
半導体基板2には、第1表面2aから第2表面2bに至る貫通孔7が形成されている。貫通孔7の第1開口7aは、半導体基板2の第1表面2aに位置しており、貫通孔7の第2開口7bは、半導体基板2の第2表面2bに位置している。第1開口7aは、酸化膜4の開口4aと連続しており、第1配線3のパッド部3aによって覆われている。貫通孔7の内面7cは、第1表面2aから第2表面2bに向かって広がるテーパ状の面である。例えば、貫通孔7は、第1表面2aから第2表面2bに向かって広がる四角錐台状に形成されている。なお、貫通孔7の中心線CLに平行な方向から見た場合に、貫通孔7の第1開口7aの縁と酸化膜4の開口4aの縁とは、一致している必要はなく、例えば、酸化膜4の開口4aの縁が貫通孔7の第1開口7aの縁に対して内側に位置していてもよい。
貫通孔7のアスペクト比は、0.2〜10である。アスペクト比とは、貫通孔7の深さ(第1開口7aと第2開口7bとの距離)を第2開口7bの幅(第2開口7bが矩形の場合には第2開口7bの対辺間の距離、第2開口7bが円形の場合には第2開口7bの径)で除した値である。一例として、貫通孔7の深さは30μmであり、第2開口7bの幅は130μmである。この場合、アスペクト比は0.23となる。
貫通孔7の内面7c及び半導体基板2の第2表面2bには、樹脂絶縁層10が設けられている。樹脂絶縁層10は、貫通孔7の第2開口7bを介して連続している。樹脂絶縁層10は、貫通孔7の内側において、酸化膜4の開口4aを介して第1配線3のパッド部3aに至っており、半導体基板2の第1表面2a側に開口10aを有している。
樹脂絶縁層10の表面10b(貫通孔7の内面7c及び半導体基板2の第2表面2bとは反対側の表面)には、例えばアルミニウムからなる第2配線8が設けられている。第2配線8は、樹脂絶縁層10の開口10aにおいて第1配線3のパッド部3aに電気的に接続されている。更に、樹脂絶縁層10の表面10b(半導体基板2の第2表面2bとは反対側の表面)には、例えばアルミニウムからなる第3配線22が設けられている。第3配線22は、樹脂絶縁層10に形成された開口10cにおいて半導体基板2の第2表面2bに電気的に接続されている。
第2配線8及び第3配線22は、樹脂保護層21によって覆われている。樹脂保護層21において貫通孔7に対応する部分には、滑らかな内面を有する浅い凹部21aが形成されている。樹脂保護層21において第2配線8のパッド部8aに対応する部分には、パッド部8aを露出させる開口21bが形成されている。樹脂保護層21において第3配線22のパッド部22aに対応する部分には、パッド部22aを露出させる開口21cが形成されている。樹脂保護層21の開口21bには、バンプ電極である取出し電極9が配置されている。取出し電極9は、第2配線8のパッド部8aに電気的に接続されている。樹脂保護層21の開口21cには、バンプ電極である取出し電極23が配置されている。取出し電極23は、第3配線22のパッド部22aに電気的に接続されている。半導体装置1は、取出し電極9及び取出し電極23を介して回路基板に実装され、取出し電極9及び取出し電極23は、それぞれ、アノード電極及びカソード電極として機能する。なお、樹脂保護層21に替えて、他の絶縁材料からなる保護層(例えば、酸化膜、窒化膜等)が設けられていてもよい。また、樹脂保護層21の厚さは、樹脂絶縁層10の厚さと同程度であってもよいし、或いは、樹脂絶縁層10の厚さよりも小さくてもよい。特に、樹脂保護層21の厚さが樹脂絶縁層10の厚さと同程度であれば、第2配線8及び第3配線22に作用する応力を低減することができる。
上述した樹脂絶縁層10について、図2を参照しつつ、より詳細に説明する。なお、図2においては、光透過基板5、接着層6及び樹脂保護層21が省略されている。
図2に示されるように、樹脂絶縁層10の表面10bは、貫通孔7の内側において第1開口7aに至る第1領域11と、貫通孔7の内側において第2開口7bに至る第2領域12と、貫通孔7の外側において半導体基板2の第2表面2bに対向する第3領域13と、を含んでいる。
第1領域11は、半導体基板2の第1表面2aから第2表面2bに向かって広がるテーパ状の領域である。第1領域11は、平均傾斜角度αを有している。第1領域11の平均傾斜角度αとは、貫通孔7の中心線CLを含む平面について、中心線CLの一方の側の領域に着目した場合に、当該平面と第1領域11との交線が第1表面2aに対して成す角度の平均値である。当該交線が直線の場合には、その直線と第1表面2aとの成す角度が、第1領域11の平均傾斜角度αとなる。当該交線が曲線の場合には、その曲線の接線と第1表面2aとの成す角度の平均値が、第1領域11の平均傾斜角度αとなる。第1領域11の平均傾斜角度αは、0°よりも大きく90°よりも小さい。
第2領域12は、半導体基板2の第1表面2aから第2表面2bに向かって広がるテーパ状の領域である。第2領域12は、平均傾斜角度βを有している。第2領域12の平均傾斜角度βとは、貫通孔7の中心線CLを含む平面について、中心線CLの一方の側の領域に着目した場合に、当該平面と第2領域12との交線が第1表面2aに対して成す角度の平均値である。当該交線が直線の場合には、その直線と第1表面2aとの成す角度が、第2領域12の平均傾斜角度βとなる。当該交線が曲線の場合には、その曲線の接線と第1表面2aとの成す角度の平均値が、第2領域12の平均傾斜角度βとなる。第2領域12の平均傾斜角度βは、0°よりも大きく90°よりも小さい。
第2領域12の平均傾斜角度βは、第1領域11の平均傾斜角度αよりも小さい。つまり、第2領域12は、第1領域11よりも緩やかな傾斜を有する領域である。また、第2領域12の平均傾斜角度βは、貫通孔7の内面7cの平均傾斜角度γよりも小さい。つまり、第2領域12は、貫通孔7の内面7cよりも緩やかな傾斜を有する領域である。本実施形態では、第1領域11の平均傾斜角度αは、第2領域12の平均傾斜角度βよりも貫通孔7の内面7cの平均傾斜角度γに近い。ここでは、第1領域11の平均傾斜角度α>貫通孔7の内面7cの平均傾斜角度γ>第2領域12の平均傾斜角度βとなっている。貫通孔7の内面7cの平均傾斜角度γとは、貫通孔7の中心線CLを含む平面について、中心線CLの一方の側の領域に着目した場合に、当該平面と内面7cとの交線が第1表面2aに対して成す角度の平均値である。当該交線が直線の場合には、その直線と第1表面2aとの成す角度が、貫通孔7の内面7cの平均傾斜角度γとなる。当該交線が曲線の場合には、その曲線の接線と第1表面2aとの成す角度の平均値が、貫通孔7の内面7cの平均傾斜角度γとなる。
樹脂絶縁層10の表面10bは、貫通孔7の内面7cとは反対側に凸の最大曲率を有する第4領域14と、貫通孔7の第2開口7bの縁に沿った第5領域15と、を更に含んでいる。貫通孔7の内面7cとは反対側に凸の最大曲率とは、貫通孔7の中心線CLを含む平面について、中心線CLの一方の側の領域に着目した場合に、当該平面と表面10bとの交線のうち、貫通孔7の内面7cとは反対側に凸状に湾曲した部分の曲率の最大値である。なお、第1領域11は、貫通孔7の内面7cに設けられた樹脂絶縁層10の表面10bのうち、第4領域14よりも貫通孔7の第1開口7a側(貫通孔7の中心線CLに平行な方向における第1開口7a側)の領域である。第2領域12は、貫通孔7の内面7cに設けられた樹脂絶縁層10の表面10bのうち、第4領域14よりも貫通孔7の第2開口7b側(貫通孔7の中心線CLに平行な方向における第2開口7b側)の領域(すなわち、第4領域14と第5領域15との間の領域)である。
第4領域14は、第1領域11と第2領域12とを連続的に接続するように湾曲している。つまり、第4領域14は、丸みを帯びた曲面であり、第1領域11と第2領域12とを滑らかに接続している。ここで、第4領域14が存在しないと仮定し、第1領域11を半導体基板2の第2表面2b側に延在させ、第2領域12を半導体基板2の第1表面2a側に延在させると、第1領域11と第2領域12とによって交線(角、屈曲箇所)が形成される。第4領域14は、当該交線(角、屈曲箇所)をR面取りしたときに形成される曲面に相当する。第4領域14は、貫通孔7の中心線CLを含む平面について、中心線CLの一方の側の領域に着目した場合に、当該平面と表面10bとの交線のうち、第1領域11に対応する部分と第2領域12に対応する部分との間において、貫通孔7の内面7cとは反対側に凸状に湾曲する部分である。
第5領域15は、第2領域12と第3領域13とを連続的に接続するように湾曲している。つまり、第5領域15は、丸みを帯びた曲面であり、第2領域12と第3領域13とを滑らかに接続している。ここで、第5領域15が存在しないと仮定し、第2領域12を半導体基板2の第2表面2b側に延在させ、第3領域13を貫通孔7の中心線CLに向かって延在させると、第2領域12と第3領域13とによって交線(角、屈曲箇所等)が形成される。第5領域15は、当該交線(角、屈曲箇所等)をR面取りしたときに形成される曲面に相当する。第5領域15は、貫通孔7の中心線CLを含む平面について、中心線CLの一方の側の領域に着目した場合に、当該平面と表面10bとの交線のうち、第2領域12に対応する部分と第3領域13に対応する部分との間において、貫通孔7の第2開口7bの縁とは反対側に凸状に湾曲する部分である。
本実施形態では、第1領域11、第4領域14及び第5領域15は、貫通孔7の内面7cとは反対側に凸状に湾曲した曲面である。第2領域12は、貫通孔7の内面7c側に凸状に湾曲した曲面(すなわち、貫通孔7の内面7cとは反対側から見ると、凹状に湾曲した曲面)である。第3領域13は、半導体基板2の第2表面2bに略平行な平面である。上述したように、第4領域14が第1領域11と第2領域12とを連続的に接続するように湾曲しており、第5領域15が第2領域12と第3領域13とを連続的に接続するように湾曲しているので、樹脂絶縁層10の表面10bは、連続した面(面と面との交線(角、屈曲箇所等)といった不連続箇所が存在せず、各領域11,12,13,14,15が滑らかに接続された面)となっている。
貫通孔7の内面7cに設けられた樹脂絶縁層10の平均厚さは、半導体基板2の第2表面2bに設けられた樹脂絶縁層10の平均厚さよりも大きい。貫通孔7の内面7cに設けられた樹脂絶縁層10の平均厚さとは、内面7cに垂直な方向における樹脂絶縁層10の厚さの平均値である。半導体基板2の第2表面2bに設けられた樹脂絶縁層10の平均厚さとは、第2表面2bに垂直な方向における樹脂絶縁層10の厚さの平均値である。
半導体基板2の第1表面2a及び第2表面2bに平行な方向において、樹脂絶縁層10のうち第1領域11に対応する部分の平均厚さは、樹脂絶縁層10のうち第2領域12に対応する部分の平均厚さよりも大きい。半導体基板2の第1表面2a及び第2表面2bに平行な方向において、樹脂絶縁層10のうち第1領域11に対応する部分の平均厚さとは、当該方向における第1領域11と貫通孔7の内面7cとの距離の平均値である。半導体基板2の第1表面2a及び第2表面2bに平行な方向において、樹脂絶縁層10のうち第2領域12に対応する部分の平均厚さとは、当該方向における第2領域12と貫通孔7の内面7cとの距離の平均値である。
樹脂絶縁層10では、第1領域11は、貫通孔7の内面7cに設けられた樹脂絶縁層10のうち、半導体基板2の第1表面2aから高さHを有する部分の表面である。高さHは、半導体基板2の厚さ(すなわち、第1表面2aと第2表面2bとの距離)と半導体基板2の第2表面2bに設けられた樹脂絶縁層10の平均厚さとの和Dの1/2以下である。
樹脂絶縁層10では、樹脂絶縁層10の開口10aの縁及び貫通孔7の第2開口7bの縁を通る面Sを境界面として、面Sに対して貫通孔7の内面7c側の部分P1、及び面Sに対して貫通孔7の内面7cとは反対側の部分P2に着目すると、部分P1の体積は、部分P2の体積よりも大きい。また、樹脂絶縁層10では、貫通孔7の中心線CLを含む平面について、中心線CLの一方の側の領域に着目すると、三角形T1の面積は、三角形T2の面積よりも大きい。三角形T1は、貫通孔7の中心線CLを含む平面において(つまり、図2の断面において)、貫通孔7の第1開口7aの縁、貫通孔7の第2開口7bの縁、及び樹脂絶縁層10の開口10aの縁を頂点とする三角形である。三角形T2は、貫通孔7の中心線CLを含む平面において(つまり、図2の断面において)、樹脂絶縁層10の開口10aの縁、貫通孔7の第2開口7bの縁、及び第4領域14の頂部を頂点とする三角形である。
樹脂絶縁層10は、第1湾曲部101と、第2湾曲部102と、第3湾曲部103と、を有している。第1湾曲部101は、第1開口7aと第2開口7bとの間において貫通孔7の内面7cを覆っている。第2湾曲部102は、貫通孔7の第2開口7bの縁(すなわち、半導体基板2の第2表面2bと貫通孔の内面7Cとの交線)を覆っている。第2湾曲部102は、半導体基板2の第2表面2bと貫通孔の内面7Cとを跨ぐように形成されている。本実施形態では、第2開口7bの縁の形状が矩形であっても円形であっても、第2開口7bの縁は、面取りされた状態となっておらず、角(エッジ)となっている。第2湾曲部102は、当該角を覆っている。第3湾曲部103は、第1湾曲部101と第2湾曲部102との間において貫通孔7の内面7cを覆っている。第1湾曲部101と第3湾曲部103とは、互いに離れており、第2湾曲部102と第3湾曲部103とは、互いに離れている。第1湾曲部101における樹脂絶縁層10の表面10b(本実施形態では、第4領域14に相当する)は、貫通孔7の内面7cとは反対側に凸状に湾曲している。第2湾曲部102における樹脂絶縁層10の表面10b(本実施形態では、第5領域15に相当する)は、貫通孔7の内面7cとは反対側に凸状に湾曲している。第3湾曲部103における樹脂絶縁層10の表面10b(本実施形態では、第2領域12に相当する)は、貫通孔7の内面7c側に凸状に湾曲している(すなわち、貫通孔7の内面7cとは反対側から見ると、凹状に湾曲している)。第1湾曲部101における樹脂絶縁層10の表面10bの曲率と、第2湾曲部102における樹脂絶縁層10の表面10bの曲率とは、互いに異なっている。
貫通孔7の内面7cとは反対側への凸状の湾曲とは、貫通孔7の中心線CLを含む平面について、中心線CLの一方の側の領域に着目した場合に、当該平面と表面10bとの交線が貫通孔7の内面7cとは反対側に凸状に湾曲していることを意味する。貫通孔7の内面7c側への凸状の湾曲とは、貫通孔7の中心線CLを含む平面について、中心線CLの一方の側の領域に着目した場合に、当該平面と表面10bとの交線が貫通孔7の内面7c側に凸状に湾曲していることを意味する。
図3に示されるように、貫通孔7の中心線CLに平行な方向から見た場合に、第2配線8の外縁は、貫通孔7の第2開口7bの外側に位置している。つまり、第2配線8の外縁は、樹脂絶縁層10の表面10bのうち半導体基板2の第2表面2bとは反対側の表面に位置している。なお、図3においては、樹脂絶縁層10が破線で示され、第2配線8が二点鎖線で示されている。
貫通孔7が、第1表面2aから第2表面2bに向かって広がる四角錐台状に形成されている場合、第2湾曲部102における樹脂絶縁層10の表面10b(本実施形態では、第5領域15に相当する)では、貫通孔7の中心線CLに平行な方向から見た場合に、貫通孔7の第2開口7bの各辺から当該表面10bまでの距離よりも、貫通孔7の第2開口7bの各角から当該表面10bまでの距離のほうが大きい。これにより、貫通孔7の第2開口7bの各角では、第2湾曲部102がより緩やかな曲面となるため、貫通孔7の第2開口7bの縁が露出するのを確実に抑制し、第2配線8と半導体基板2との間での電流のリークが発生するのをより確実に抑制することができる。
また、第1湾曲部101における樹脂絶縁層10の表面10b(本実施形態では、第4領域14に相当する)では、貫通孔7の中心線CLに平行な方向から見た場合に、貫通孔7の第1開口7aの各辺から当該表面10bまでの距離よりも、貫通孔7の第1開口7aの各角から当該表面10bまでの距離のほうが大きい。更に、貫通孔7の中心線CLに平行な方向から見た場合に、第2湾曲部102における樹脂絶縁層10の表面10b(本実施形態では、第5領域15に相当する)と、第2湾曲部102における樹脂絶縁層10の表面10b(本実施形態では、第5領域15に相当する)との距離は、貫通孔7の第1開口7aの各辺での当該距離よりも、貫通孔7の第1開口7aの各角での当該距離のほうが大きい。これにより、四角錐台状の貫通孔7の隅部(谷部)は、より絶縁膜が薄くなり易い部分であるものの、当該隅部(谷部)において樹脂絶縁層10の厚さを十分に確保することができる。
以上、説明したように、半導体装置1では、樹脂絶縁層10が、貫通孔7の第2開口7bの縁を覆う第2湾曲部102を有しており、第2湾曲部102における表面10bが、貫通孔7の内面7cとは反対側に凸状に湾曲している。これにより、貫通孔7の内面7cに設けられた樹脂絶縁層10の表面10bと半導体基板2の第2表面2bに設けられた樹脂絶縁層10の表面10bとが滑らかに接続される。そのため、製造時においても製造後においても、貫通孔7の第2開口7b部分での第2配線8の断線が防止される。また、樹脂絶縁層10が、第1開口7aと第2開口7bとの間において貫通孔7の内面7cを覆う第1湾曲部101を有しており、第1湾曲部101における表面10bが、貫通孔7の内面7cとは反対側に凸状に湾曲している。これにより、例えば貫通孔7が小径化された場合でも、半導体基板2の第1表面2a側における樹脂絶縁層10の開口10aの広さが十分に確保される。そのため、製造時においても製造後においても、樹脂絶縁層10の開口10a部分での第1配線3と第2配線8との断線が防止される。よって、半導体装置1によれば、半導体基板2における貫通孔7を介した電気的な接続を確実化することができる。
半導体装置1では、樹脂絶縁層10が、第1湾曲部101と第2湾曲部102との間において貫通孔7の内面7cを覆う第3湾曲部103を更に有し、第3湾曲部103における表面10bが、貫通孔7の内面7c側に凸状に湾曲している。これにより、例えば、貫通孔7の第2開口7b側から第1開口7a側に向かって何らかの外力が作用したとしても、第3湾曲部103が緩衝領域として機能する。そのため、第1配線3と第2配線8との接続部分に生じる応力を低減することができ、第1配線3と第2配線8との断線をより確実に防止することができる。
半導体装置1では、貫通孔7の内面7cに設けられた樹脂絶縁層10の平均厚さが、第2表面2bに設けられた樹脂絶縁層10の平均厚さよりも大きい。これにより、例えば半導体基板2が薄型化された場合でも、貫通孔7の内面7cに設けられた樹脂絶縁層10が補強層として機能するため、貫通孔7周辺部分の強度を十分に確保することができる。また、第1領域11の平均傾斜角度及び第2領域12の平均傾斜角度を所望の角度にすることができ、表面10bが連続した面(面と面との交線(角、屈曲箇所等)といった不連続箇所が存在せず、各領域11,12,13,14,15が滑らかに接続された面)となっている樹脂絶縁層10を得ることが可能となる。例えば樹脂絶縁層10が貫通孔7の内面7cに沿って均一な厚さで形成された場合には、表面10bが連続した面となっている樹脂絶縁層10を得ることは不可能である。
半導体装置1では、貫通孔7の内面7cが、第1表面2aから第2表面2bに向かって広がるテーパ状の面である。この場合にも、半導体基板2における貫通孔7を介した電気的な接続を確実化することができる。
半導体装置1では、樹脂絶縁層10の表面10bのうち、貫通孔7の第1開口7aに至る第1領域11、及び貫通孔7の第2開口7bに至る第2領域12が、半導体基板2の第1表面2aから第2表面2bに向かって広がるテーパ状の領域である。そして、第2領域12の平均傾斜角度が、貫通孔7の内面7cの平均傾斜角度よりも小さくなっている。これにより、樹脂絶縁層10の表面10bのうち、半導体基板2の第2表面2bに対向する第3領域13と貫通孔7の第2開口7bに至る第2領域12との成す角度が、半導体基板2の第2表面2bと貫通孔7の内面7cとの成す角度よりも大きく(すなわち、緩やかに)なる。そのため、製造時においても製造後においても、貫通孔7の第2開口7b部分での第2配線8の断線が防止される。また、例えば樹脂絶縁層10が貫通孔7の内面7cに沿って均一な厚さで形成された場合と比較して第2領域12の傾斜が緩やかになるため、第2配線8を容易に且つ確実に形成することができる。更に、貫通孔7の内面7cの形状に依存することなく第2配線8を形成することができるので、例えば貫通孔7の内面7cにとがった部分が残ってしまった場合にも、そのような部分に起因する第2配線8の断線を防止することができる。また、第2領域12の平均傾斜角度が、第1領域11の平均傾斜角度よりも小さくなっている。換言すれば、貫通孔7の第1開口7aに至る第1領域11の平均傾斜角度が、第2領域12の平均傾斜角度よりも大きくなっている。これにより、例えば貫通孔7が小径化された場合でも、半導体基板2の第1表面2a側における樹脂絶縁層10の開口10aの広さが十分に確保される。そのため、製造時においても製造後においても、樹脂絶縁層10の開口10a部分での第1配線3と第2配線8との断線が防止される。更に、樹脂絶縁層10の表面10bにおいて、第4領域14が、第1領域11と第2領域12とを連続的に接続するように湾曲しており、第5領域15が、第2領域12と第3領域13とを連続的に接続するように湾曲している。そのため、製造時においても製造後においても、樹脂絶縁層10の表面10bの全領域での第2配線8の断線が防止される。特に製造後においては、樹脂絶縁層10の表面10bの全領域で応力集中が緩和されるため、第2配線8の断線の防止に有効である。以上により、半導体装置1によれば、半導体基板2における貫通孔7を介した電気的な接続を確実化することができる。
半導体装置1では、樹脂絶縁層10の表面10bが、連続した面(面と面との交線(角、屈曲箇所等)といった不連続箇所が存在せず、各領域11,12,13,14,15が滑らかに接続された面)となっている。これにより、応力集中を緩和して第2配線8の断線を防止することができる。
半導体装置1では、第1領域11の平均傾斜角度が、第2領域12の平均傾斜角度よりも貫通孔7の内面7cの平均傾斜角度に近い。これにより、第1配線3のパッド部3aを露出させるために十分な広さを有する開口10aを得ることができ、その結果、製造時においても製造後においても、樹脂絶縁層10の開口10a部分での第1配線3と第2配線8との断線をより確実に防止することができる。
半導体装置1では、第1領域11の平均傾斜角度α>貫通孔7の内面7cの平均傾斜角度γ>第2領域12の平均傾斜角度βとなっている。これにより、第2配線8の断線を防止することができると共に、第1配線3のパッド部3aを露出させるために十分な広さを有する開口10aを得ることができる。
半導体装置1では、半導体基板2の第1表面2a及び第2表面2bに平行な方向において、樹脂絶縁層10のうち第1領域11に対応する部分の平均厚さが、樹脂絶縁層10のうち第2領域12に対応する部分の平均厚さよりも大きい。これにより、第2配線8の断線が発生し難く且つ第1配線3と第2配線8との断線が発生し難い形状を有する樹脂絶縁層10を得ることが可能となる。
半導体装置1では、例えば貫通孔7の第2開口7bの縁にオーバーハング等が残存していたとしても、当該オーバーハング等が樹脂絶縁層10に覆われ、凸状に湾曲した曲面である第5領域15に第2配線8が設けられることになる。これにより、貫通孔7の第2開口7b部分での第2配線8の断線を確実に防止することができる。
半導体装置1では、貫通孔7の内面7cに設けられた樹脂絶縁層10のうち、半導体基板2の厚さと第2表面2bに設けられた樹脂絶縁層10の平均厚さとの和Dの1/2以下の高さHを有する部分の表面が、第1領域11となっている。これにより、樹脂絶縁層10の表面10bにおいて、第1領域11と第2領域12とを緩やかに接続して、第1領域11と第2領域12との境界での第2配線8の断線を確実に防止することができる。
半導体装置1の樹脂絶縁層10では、樹脂絶縁層10の開口10aの縁及び貫通孔7の第2開口7bの縁を通る面Sを境界面として、面Sに対して貫通孔7の内面7c側の部分P1、及び面Sに対して貫通孔7の内面7cとは反対側の部分P2に着目すると、部分P1の体積が部分P2の体積よりも大きくなっている。また、貫通孔7の中心線CLを含む平面について、中心線CLの一方の側の領域に着目すると、三角形T1の面積が三角形T2の面積よりも大きくなっている。これらによっても、樹脂絶縁層10の表面10bにおいて、第1領域11と第2領域12とを緩やかに接続して、第1領域11と第2領域12との境界での第2配線8の断線を確実に防止することができる。
半導体装置1では、貫通孔7の内面7cに設けられた樹脂絶縁層10の表面10bのうち、貫通孔7の内面7cとは反対側に凸の最大曲率を有する第4領域14よりも第1開口7a側の領域が第1領域11となっており、第4領域14よりも第2開口7b側の領域が第2領域12となっている。このような樹脂絶縁層10の形状は、半導体基板2における貫通孔7を介した電気的な接続を確実化する上で特に有効である。
次に、上述した半導体装置1の製造方法について、図4〜図9を参照しつつ、説明する。まず、図4の(a)に示されるように、半導体基板2にp型領域2cを形成し、半導体基板2の第1表面2aに、酸化膜4及び第1配線3を設ける(第1工程)。続いて、図4の(b)に示されるように、半導体基板2の第1表面2aに接着層6を介して光透過基板(支持基板)5を取り付ける(第2工程)。
続いて、図5の(a)に示されるように、光透過基板5が取り付けられた半導体基板2の第2表面2bを研磨することで(すなわち、半導体基板2の第2表面2b側の部分を除去することで)、半導体基板2の厚さが光透過基板5の厚さよりも小さくなるように半導体基板2を薄型化する(第3工程)。このように半導体基板2を薄型化することで、後工程において貫通孔7を容易に形成することができる。また、完成した半導体装置1においても応答速度の向上を図ることができる。続いて、図5の(b)に示されるように、異方性のウェットエッチングによって半導体基板2に貫通孔7を形成し、更に、図6の(a)に示されるように、酸化膜4において第1配線3のパッド部3aに対応する部分を除去して、酸化膜4に開口4aを形成する。これにより、貫通孔7の第1開口7aに第1配線3のパッド部3aを露出させる(第4工程)。なお、貫通孔7の中心線CLに平行な方向から見た場合に、貫通孔7の第1開口7aの縁と酸化膜4の開口4aの縁とが一致するように酸化膜4に開口4aを形成する必要はなく、例えば、酸化膜4の開口4aの縁が貫通孔7の第1開口7aの縁に対して内側に位置するように酸化膜4に開口4aを形成してもよい。
続いて、10cp以上の粘度を有するポジ型の第1樹脂材料を用意し、当該第1樹脂材料を用いてディップコート法(対象物を樹脂塗料に浸漬させ、対象物を樹脂塗料から引き上げることで、対象物に樹脂層を形成する方法)を実施することで、図6の(b)に示されるように、貫通孔7の内面7c及び半導体基板2の第2表面2bに樹脂絶縁層10を設ける(第5工程)。これにより、樹脂絶縁層10には、第2領域12、第3領域13及び第5領域15に追従した内面を有する凹部17が形成される。また、光透過基板5の半導体基板2とは反対側の表面にも第1樹脂材料が付着し、樹脂層100が形成される。なお、第1樹脂材料としては、例えば、フェノール樹脂、ポリイミド樹脂、エポキシ樹脂等を用いることができる。
続いて、図7の(a)に示されるように、マスク(図示省略)を用いて、樹脂絶縁層10においてコンタクトホール16に対応する部分及び開口10cに対応する部分のみに光を照射し、それらの部分のみを露光する。更に、樹脂層100(図6の(b)参照)にも光を照射し、樹脂層100も露光する。そして、樹脂絶縁層10においてコンタクトホール16に対応する部分及び開口10cに対応する部分、並びに樹脂層100を現像することで、樹脂絶縁層10にコンタクトホール16及び開口10cを形成すると共に、樹脂層100(すなわち、光透過基板5の半導体基板2とは反対側の表面に付着した第1樹脂材料)を除去する。これにより、樹脂絶縁層10の開口10aに第1配線3のパッド部3aを露出させると共に、樹脂絶縁層10の開口10cに半導体基板2の第2表面2bの一部を露出させる(第6工程)。なお、コンタクトホール16を形成する際に、アッシング処理等を併用してもよい。
露光の際には、マスク(図示省略)の光透過部と樹脂絶縁層10においてコンタクトホール16に対応する部分との間に、樹脂絶縁層10に形成された凹部17によって隙間が形成される。これにより、光が回折して樹脂絶縁層10に照射されることになる。そのため、現像の際には、半導体基板2の第1表面2aから第2表面2bに向かって広がるテーパ状の第1領域11、及び第2領域12に追従した内面を有するコンタクトホール16が形成される。
続いて、図7の(b)に示されるように、例えばアルミニウムを用いてスパッタ法を実施することで、樹脂絶縁層10の表面10bに第2配線8及び第3配線22を設け、樹脂絶縁層10の開口10aにおいて第1配線3と第2配線8とを電気的に接続すると共に、樹脂絶縁層10の開口10cにおいて第3配線22と半導体基板2の第2表面2bとを電気的に接続する(第7工程)。このとき、コンタクトホール16が、半導体基板2の第1表面2aから第2表面2bに向かって広がるテーパ状の第1領域11に追従した内面を有しているため、当該内面にも金属膜が確実に形成され、延いては、樹脂絶縁層10の開口10aにおいて第1配線3と第2配線8とが確実に接続される。
続いて、10cp以上の粘度を有するポジ型の第2樹脂材料を用意し、当該第2樹脂材料を用いてディップコート法を実施することで、図8の(a)に示されるように、第2配線8及び第3配線22を覆うように、樹脂絶縁層10の表面10bに樹脂保護層21を設ける(第8工程)。これにより、樹脂保護層21には、凹部21aが形成される。また、光透過基板5の半導体基板2とは反対側の表面にも第2樹脂材料が付着し、樹脂層210が形成される。なお、第2樹脂材料としては、例えば、フェノール樹脂、ポリイミド樹脂、エポキシ樹脂等を用いることができる。
続いて、図8の(b)に示されるように、マスク(図示省略)を用いて、樹脂保護層21において第2配線8のパッド部8aに対応する部分及び第3配線22のパッド部22aに対応する部分のみに光を照射し、それらの部分のみを露光する。更に、樹脂層210(図8の(a)参照)にも光を照射し、樹脂層210も露光する。そして、樹脂保護層21において第2配線8のパッド部8aに対応する部分及び第3配線22のパッド部22aに対応する部分、並びに樹脂層210を現像することで、樹脂保護層21に開口21b及び開口21cを形成すると共に、樹脂層210(すなわち、光透過基板5の半導体基板2とは反対側の表面に付着した第2樹脂材料)を除去する。これにより、樹脂保護層21の開口21bに第2配線8のパッド部8aを露出させると共に、樹脂保護層21の開口21cに第3配線22のパッド部22aを露出させる(第9工程)。最後に、樹脂保護層21で覆われていない第2配線8のパッド部8aに取出し電極9を配置すると共に、樹脂保護層21で覆われていない第3配線22のパッド部22aに取出し電極23を配置し、上述した半導体装置1を得る。
上述したディップコート法を実施する工程について、より詳細に説明する。本実施形態では、樹脂絶縁層10を形成するための第1樹脂材料と、樹脂保護層21を形成するための第2樹脂材料とは、同一である。したがって、樹脂絶縁層10を形成するためのディップコート法も、樹脂保護層21を形成するためのディップコート法も、次のように実施される。なお、上述した半導体装置1の製造方法の各工程はウェハレベルで実施され、最後に、複数の半導体装置1を含むウェハがダイシングされて個々の半導体装置1が得られる。
図9に示されるように、容器Cに貯留された樹脂材料Fに、複数の半導体装置1に相当する部分を含むウェハWを浸漬させる。樹脂材料FにウェハWを浸漬させる際には、容器Cに貯留された樹脂材料Fの液面FLと半導体基板2の第1表面2aとが交差した状態(本実施形態では、直交した状態、すなわち、半導体基板2の第1表面2aが鉛直方向に平行な状態)を維持する。
続いて、容器Cに貯留された樹脂材料Fから、複数の半導体装置1に相当する部分を含むウェハWを引き上げる。樹脂材料FからウェハWを引き上げる際には、容器Cに貯留された樹脂材料Fの液面FLと半導体基板2の第1表面2aとが交差した状態(本実施形態では、直交した状態、すなわち、半導体基板2の第1表面2aが鉛直方向に平行な状態)を維持する。
この後に、ウェハWに塗布された樹脂材料Fのプリベークを行う。このプリベークの際にも、樹脂材料Fに対する半導体基板2の浸漬及び引上げを行った際と同じ向きにウェハWの向きを維持することが好ましい。その理由は、次のとおりである。すなわち、プリベークの際に、樹脂材料Fに対する半導体基板2の浸漬及び引上げを行った際とは異なる向きにウェハの向きを変化させると、樹脂材料Fの付着状態が変化してしまい、貫通孔7ごとに樹脂絶縁層10及び樹脂保護層21の形成状態がばらつくおそれがあるからである。
なお、樹脂絶縁層10及び樹脂保護層21のそれぞれをパターニングする工程の詳細の一例は、次のとおりである。すなわち、ディップコート法によって樹脂材料を塗布し、上述した樹脂材料のプリベークを行い、上述した樹脂材料の露光を行い、樹脂材料のベークを行い、上述した樹脂材料の現像を行い、樹脂材料のベークを行う。なお、上述した樹脂材料の露光後且つ樹脂材料の現像前の樹脂材料のベークは行わなくてもよい。
以上、説明したように、半導体装置1の製造方法では、半導体基板2を薄型化する工程以降の各工程が、半導体基板2に光透過基板5が取り付けられた状態で実施される。これにより、貫通孔7の周辺部分に損傷が生じるのを防止することができる。また、ディップコート法の実施によって樹脂絶縁層10を形成する。これにより、電気的な絶縁を確保し得る十分な厚さを有する樹脂絶縁層10を確実に形成することができる。よって、半導体装置1の製造方法によれば、半導体基板2を薄型化しつつ、貫通孔7の周辺部分に損傷が生じるのを防止することができると共に、貫通孔7内の配線と半導体基板2との間での電気的な絶縁を確保することができる。
半導体装置1の製造方法では、樹脂絶縁層10を形成するためのディップコート法、及び樹脂保護層21を形成するためのディップコート法のそれぞれにおいて、次のように、樹脂材料Fに対する浸漬及び引上げを実施する。すなわち、貯留された樹脂材料Fの液面FLと半導体基板2の第1表面2aとが交差するように、貯留された樹脂材料Fに、光透過基板5が取り付けられた半導体基板2を浸漬させ、貯留された樹脂材料Fの液面FLと半導体基板2の第1表面2aとが交差するように、貯留された樹脂材料Fから、光透過基板5が取り付けられた半導体基板2を引き上げる。これにより、例えば、貯留された樹脂材料Fの液面FLと半導体基板2の第1表面2aとが平行な状態で、樹脂材料Fに対する浸漬及び引上げを実施する場合に比べ、貫通孔7の周辺部分に生じる応力を低減することができる。また、例えば、貯留された樹脂材料Fの液面FLと半導体基板2の第1表面2aとが平行な状態で、樹脂材料Fに対する浸漬及び引上げを実施する場合に比べ、貫通孔7の内面7cに形成された樹脂絶縁層10に気泡が残存するのを抑制することができる。
半導体装置1の製造方法では、樹脂絶縁層10を形成するためのディップコート法、及び樹脂保護層21を形成するためのディップコート法のそれぞれにおいて、10cp以上の粘度を有する同一の樹脂材料を用いる。10cp以上の粘度を有する樹脂材料を用いることで、電気的な絶縁を確保し得る十分な厚さを有する樹脂絶縁層10を確実に形成することができると共に、第2配線8及び第3配線22を保護し得る十分な厚さを有する樹脂保護層21を確実に形成することができる。また、同一の樹脂材料を用いることで、温度変化に起因して樹脂絶縁層10及び樹脂保護層21が変形しても、それらの変形の度合が同等になるため、それらの変形の度合が大きく異なることに起因して第2配線8及び第3配線222に損傷が生じるのを防止することができる。
なお、ディップコート法には、粘性の低い樹脂材料(例えば撥水コーティングに用いられる樹脂材料等、例えば1cp以下の粘度を有する樹脂材料)が用いられることが一般的である。しかし、そのような樹脂材料を用いてディップコート法を実施しても、樹脂絶縁層10が貫通孔7の内面7cに沿って略均一な厚さで形成されてしまう。そこで、上記半導体装置1の製造方法では、10cp以上の粘度を有する樹脂材料を用いてディップコート法を実施することで、上述したような形状を有する樹脂絶縁層10を容易に且つ確実に得ることができる。
半導体装置1の製造方法では、樹脂絶縁層10にコンタクトホール16及び開口10cを形成する際に、樹脂層100(すなわち、光透過基板5の半導体基板2とは反対側の表面に付着した第1樹脂材料)を除去する。また、樹脂保護層21に開口21b及び開口21cを形成する際に、樹脂層210(すなわち、光透過基板5の半導体基板2とは反対側の表面に付着した第2樹脂材料)を除去する。これらにより、光透過基板5を支持基板として使用しても、支持基板から樹脂層100及び樹脂層210が除去されるため、支持基板を光透過基板5として有効に機能させることができる。
なお、樹脂層100及び樹脂層210をまとめて除去するのではなく、それぞれの現像時に樹脂層100及び樹脂層210のそれぞれを除去することが好適である。現像後に更に樹脂材料のベークを行うが、このベーク後では樹脂材料を除去しきれないため、例えば樹脂層100を残存させたままで最後の工程で樹脂層210と共に樹脂層100を除去しようとしても、樹脂層100を除去しきれない。そこで、それぞれの現像時に樹脂層100及び樹脂層210のそれぞれを除去する。樹脂層100及び樹脂層210を確実に除去することは、支持基板を光透過基板5として利用する場合には勿論有効である。また、支持基板を光透過基板5として利用しない場合(最終的に取り除く場合)にも、樹脂層100及び樹脂層210を確実に除去しないと、ウェハプロセスにおいて固定面に凹凸が存在することになり、処理が不安定となり、且つ、半導体基板2に対して応力が作用することになる。よって、樹脂層100及び樹脂層210を確実に除去することは、支持基板を光透過基板5として利用しない場合(最終的に取り除く場合)にも有効である。
半導体装置1の製造方法では、ディップコート法を実施することで、第2配線8及び第3配線22を覆うように、樹脂絶縁層10の表面10bに樹脂保護層21を形成する。これにより、樹脂保護層21において貫通孔7に対応する部分に、滑らかな内面を有する浅い凹部21aが形成される。そのため、取出し電極9及び取出し電極23を介して半導体装置1を回路基板に実装し、半導体装置1と回路基板との間にアンダーフィル樹脂を充填する場合に、アンダーフィル樹脂が凹部21aの内側に流れ込み易く、凹部21aの内側に気泡等が残存し難い。
上記半導体装置1の製造方法では、ポジ型の樹脂材料を用いて、貫通孔7の内面7c及び半導体基板2の第2表面2bに樹脂絶縁層10を設ける。そして、樹脂絶縁層10においてコンタクトホール16に対応する部分を露光及び現像することで、樹脂絶縁層10にコンタクトホール16を形成する。これにより、上述したような形状を有する樹脂絶縁層10を容易に且つ確実に得ることができる。なお、露光及び現像の際には、樹脂絶縁層10に形成された凹部17によって、樹脂絶縁層10においてコンタクトホール16に対応する部分の厚さが薄くなっているため(すなわち、コンタクトホール16に対応する部分が、樹脂絶縁層10のうち、半導体基板2の厚さと第2表面2bに設けられた樹脂絶縁層10の平均厚さとの和Dの1/2以下の高さHを有する部分であるため)、所望の形状を有するコンタクトホール16を容易に且つ確実に得ることができる。
以上、本発明の一実施形態について説明したが、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、貫通孔7の第1開口7aが第1配線3のパッド部3aによって覆われていたが、第1配線3の一部が第1開口7a上に位置していればよく、第1配線3が第1開口7aの全領域を覆っていなくてもよい。
また、上記実施形態では、第1領域11の平均傾斜角度が、第2領域12の平均傾斜角度よりも貫通孔7の内面7cの平均傾斜角度に近かったが、第2領域12の平均傾斜角度が、第1領域11の平均傾斜角度よりも貫通孔7の内面7cの平均傾斜角度に近くてもよい。
また、上記実施形態では、支持基板として光透過基板5を用いたが、半導体装置1が光透過基板5を備えない場合には、他の基板を支持基板として用いることができる。他の基板を支持基板として用いる場合には、半導体装置1の製造工程において取出し電極9及び取出し電極23を設けた後、半導体基板2から支持基板を除去してもよい。また、他の基板を支持基板として用いる場合には、ディップコート法を実施することで支持基板に付着した樹脂層100及び樹脂層210を除去してもよいし残存させてもよい。更に、他の基板を支持基板として用いる場合には、接着層6として光学接着剤を用いる必要はない。
また、上記実施形態では、貫通孔7の中心線CLに平行な方向から見た場合に、第2配線8のパッド部8a及び取出し電極9が、貫通孔7の第2開口7bの外側近傍に位置していたが、第2配線8のパッド部8a及び取出し電極9は、貫通孔7の第2開口7bから十分に離れた状態で、樹脂絶縁層10の表面10bのうち半導体基板2の第2表面2bとは反対側の表面に位置していてもよい。ただし、貫通孔7の中心線CLに平行な方向から見た場合に、第2配線8のパッド部8a及び取出し電極9が、貫通孔7の第2開口7bの外側近傍に位置していても、図10に示されるように、取出し電極9が熱等で膨張した際に生じる応力が、各矢印A1,A2,A3の方向に分散される。これは、取出し電極9が設けられる樹脂保護層21の開口21bの側壁(内面)が湾曲しているためである。また、貫通孔7の内面7cに設けられた樹脂絶縁層10の表面10bと半導体基板2の第2表面2bに設けられた樹脂絶縁層10の表面10bとが滑らかに接続されているためである。更に、矢印A3の方向に作用した応力が第2配線8に沿って矢印A4の方向に作用する。よって、第2配線8のパッド部8a及び取出し電極9が、貫通孔7の第2開口7bの外側近傍に位置していても、貫通孔7の第2開口7b部分近傍において第2配線8が断線することが防止される。仮に矢印A3の方向だけに応力が作用すると、樹脂保護層21の開口21bが押し広げられて、第2配線8が断線するおそれがある。
また、図11に示されるように、取出し電極9は、半導体基板2の第2表面2bから突出するように、貫通孔7の内側に配置されていてもよい。取出し電極9を貫通孔7の内側に配置する場合にも、貫通孔7の内面7cが、第1表面2aから第2表面2bに向かって広がるテーパ状の面であるため、溶融した半田等の金属材料(取出し電極9を形成するための材料)が貫通孔7の内側に流れ込み易く、貫通孔7の内側に気泡等が残存し難い。また、例えば、貫通孔7の第2開口7b側から第1開口7a側に向かって取出し電極9に何らかの外力が作用したとしても、樹脂絶縁層10(特に、上述した第3湾曲部103)が緩衝領域として機能する。そのため、取出し電極9に生じる応力を低減することができ、第1配線3、第2配線8及び取出し電極9の相互間の電気的な接続を確実に維持することができる。なお、取出し電極9を貫通孔7の内側に配置する場合には、第2配線8を貫通孔7の第2開口7bの外側に引き出す必要がないため、貫通孔7の中心線CLに平行な方向から見た場合に、第2配線8の外縁は、貫通孔7の第2開口7bの内側に位置していてもよい。つまり、第2配線8の外縁は、樹脂絶縁層10の表面10bのうち貫通孔7の内面7cとは反対側の表面に位置していてもよい。
また、図12及び図13に示されるように、貫通孔7の中心線CLに平行な方向から見た場合に、第2配線8の外縁は、パッド部8aに延在する部分を除いて、貫通孔7の第2開口7bの内側に位置していてもよい。つまり、第2配線8の外縁は、パッド部8aに延在する部分を除いて、樹脂絶縁層10の表面10bのうち貫通孔7の内面7cとは反対側の表面に位置していてもよい。この場合、第2配線8のうちパッド部8aに延在する部分のみが貫通孔7の第2開口7bを横切ることになるため、貫通孔7の第2開口7b部分において、第2配線8と半導体基板2との間での電流のリークが発生するのをより確実に抑制することができる。特に、貫通孔7の第2開口7bの形状が矩形である場合には、第2配線8のうちパッド部8aに延在する部分が、矩形の角部を除く辺の部分を横切るように構成することで、貫通孔7の第2開口7b部分において、第2配線8と半導体基板2との間での電流のリークが発生するのをより確実に抑制することができる。なお、図13においては、樹脂絶縁層10が破線で示され、第2配線8が二点鎖線で示されている。
また、図14に示されるように、貫通孔7の内面7c(貫通孔7の内面7cが円柱面等の曲面の場合には、その曲面の接平面)は、第1表面2a及び第2表面2bに直交する面であってもよい。この場合にも、半導体基板2における貫通孔7を介した電気的な接続を確実化することができる。ここで、貫通孔7のアスペクト比は、0.2〜10である。一例として、貫通孔7の深さは40μmであり、第2開口7bの幅は30μmである。この場合、アスペクト比は1.3となる。なお、円柱状、四角柱状等の形状を有する貫通孔7は、例えばドライエッチングによって形成される。
図14に示される貫通孔7についても、第2領域12の平均傾斜角度βは、第1領域11の平均傾斜角度αよりも小さく、且つ貫通孔7の内面7cの平均傾斜角度γ(この場合には、90°)よりも小さい。つまり、第2領域12は、第1領域11よりも緩やかな傾斜を有し、且つ貫通孔7の内面7cよりも緩やかな傾斜を有する領域である。また、第1領域11の平均傾斜角度αは、第2領域12の平均傾斜角度βよりも貫通孔7の内面7cの平均傾斜角度γに近い。ここでは、貫通孔7の内面7cの平均傾斜角度γ>第1領域11の平均傾斜角度α>第2領域12の平均傾斜角度βとなっている。これにより、第2配線8の断線を防止することができると共に、第1配線3のパッド部3aを露出させるために十分な広さを有する開口10aを得ることができる。また、樹脂絶縁層10の表面10bは、連続した面(面と面との交線(角、屈曲箇所等)といった不連続箇所が存在せず、各領域11,12,13,14,15が滑らかに接続された面)となっている。また、樹脂絶縁層10では、樹脂絶縁層10の開口10aの縁及び貫通孔7の第2開口7bの縁を通る面Sを境界面として、面Sに対して貫通孔7の内面7c側の部分P1、及び面Sに対して貫通孔7の内面7cとは反対側の部分P2に着目すると、部分P1の体積は、部分P2の体積よりも大きい。また、樹脂絶縁層10では、貫通孔7の中心線CLを含む平面について、中心線CLの一方の側の領域に着目すると、三角形T1の面積は、三角形T2の面積よりも大きい。また、半導体基板2の第1表面2a及び第2表面2bに平行な方向において、樹脂絶縁層10のうち第1領域11に対応する部分の平均厚さは、樹脂絶縁層10のうち第2領域12に対応する部分の平均厚さよりも大きい。
また、第1領域11は、貫通孔7の内面7cに設けられた樹脂絶縁層10のうち、半導体基板2の厚さと半導体基板2の第2表面2bに設けられた樹脂絶縁層10の平均厚さとの和Dの2/3以下の高さHを有する部分の表面10bであってもよい(図14参照)。この場合にも、樹脂絶縁層10の表面10bにおいて、第1領域11と第2領域12とを緩やかに接続して、第1領域11と第2領域12との境界での第2配線8の断線を確実に防止することができる。なお、露光及び現像の際には、樹脂絶縁層10に形成された凹部17によって、樹脂絶縁層10においてコンタクトホール16に対応する部分の厚さが薄くなっているため(すなわち、コンタクトホール16に対応する部分が、樹脂絶縁層10のうち、半導体基板2の厚さと第2表面2bに設けられた樹脂絶縁層10の平均厚さとの和Dの2/3以下の高さHを有する部分であるため)、所望の形状を有するコンタクトホール16を容易に且つ確実に得ることができる。
また、上記半導体装置1の製造方法では、ポジ型の樹脂材料を用いて、貫通孔7の内面7c及び半導体基板2の第2表面2bに樹脂絶縁層10を設け、樹脂絶縁層10においてコンタクトホール16に対応する部分及び開口10cに対応する部分を露光及び現像することで、樹脂絶縁層10にコンタクトホール16及び開口10cを形成したが、本発明は、これに限定されない。例えば、ネガ型の樹脂材料を用いて、貫通孔7の内面7c及び半導体基板2の第2表面2bに樹脂絶縁層10を設けてもよい。この場合、樹脂絶縁層10においてコンタクトホール16に対応する部分及び開口10cに対応する部分以外の部分を露光し、樹脂絶縁層10においてコンタクトホール16に対応する部分及び開口10cに対応する部分を現像することで、樹脂絶縁層10にコンタクトホール16及び開口10cを形成してもよい。光の減衰、光の回折等に起因して、現像だけでは、半導体基板2の第2表面2bから第1表面2aに向かって広がるテーパ状のコンタクトホール16が形成され得るが、更に熱処理等を施すことで、半導体基板2の第1表面2aから第2表面2bに向かって広がるテーパ状のコンタクトホール16を得ることができる。
また、上記実施形態では、例えばn型のシリコンからなる半導体基板2内における第1表面2a側の所定領域に、p型の不純物が選択拡散されたp型領域2cが設けられていたが、各導電型は、逆であってもよい。その場合、取出し電極9及び取出し電極23は、それぞれ、カソード電極及びアノード電極として機能する。更に、第1導電型(p型及びn型の一方)の半導体基板2内に第2導電型(p型及びn型の他方)の領域が形成されたものに限定されず、第1導電型(p型及びn型の一方)の半導体基板2上に第2導電型(p型及びn型の他方)の半導体層が形成されたものであってもよいし、基板上に第1導電型(p型及びn型の一方)の半導体層が形成され、当該第1導電型の半導体層上に第2導電型(p型及びn型の他方)の半導体層が形成されたものであってもよい。つまり、半導体基板2の第1導電型の領域に第2導電型の領域が形成されたものであればよい。また、上記実施形態では、半導体装置1が、例えばシリコンフォトダイオード等の光デバイスであったが、半導体装置1は、その他の光デバイスであってもよいし、電子デバイス等であってもよい。
また、上記半導体装置1の製造方法では、ディップコート法を実施することで、樹脂絶縁層10及び樹脂保護層21を設けたが、本発明は、これに限定されない。例えば、樹脂シートを用いたラミネート法、樹脂塗料を用いたスピンコート法等、他の方法を実施することで、樹脂絶縁層10及び/又は樹脂保護層21を設けてもよい。
本発明によれば、半導体基板を薄型化しつつ、貫通孔の周辺部分に損傷が生じるのを防止することができると共に、貫通孔内の配線と半導体基板との間での電気的な絶縁を確保することができる半導体装置の製造方法を提供することが可能となる。
1…半導体装置、2…半導体基板、2a…第1表面、2b…第2表面、3…第1配線、5…光透過基板(支持基板)、7…貫通孔、7a…第1開口、7b…第2開口、7c…内面、8…第2配線、10…樹脂絶縁層、10a…開口、10b…表面、16…コンタクトホール、21…樹脂保護層。

Claims (11)

  1. 互いに対向する第1表面及び第2表面を有する半導体基板と、前記第1表面に取り付けられた支持基板と、前記第1表面と前記支持基板との間に設けられた第1配線と、を用意する用意工程と、
    前記用意工程の後に、前記半導体基板に、前記第1表面から前記第2表面に至る貫通孔を形成し、前記貫通孔の前記第1表面側の第1開口に前記第1配線の一部を露出させる第1形成工程と、
    前記第1形成工程の後に、第1樹脂材料を用いてディップコート法を実施することで、前記第1開口に露出させられた前記第1配線の前記一部、前記貫通孔の内面及び前記第2表面に、前記貫通孔の前記第2表面側の第2開口を介して連続する樹脂絶縁層を、前記貫通孔内に凹部が形成されるように設ける第1ディップコート工程と、
    前記第1ディップコート工程の後に、前記樹脂絶縁層の前記凹部にコンタクトホールを形成し、前記コンタクトホールの前記第1表面側の開口に前記第1配線の前記一部を露出させる第2形成工程と、
    前記第2形成工程の後に、前記樹脂絶縁層の表面に第2配線を設け、前記コンタクトホールの前記第1表面側の前記開口において前記第1配線と前記第2配線とを電気的に接続する接続工程と、を備え、
    前記第1ディップコート工程では、10cp以上の粘度を有する前記第1樹脂材料を用いて前記ディップコート法を実施する、半導体装置の製造方法。
  2. 前記第1ディップコート工程では、貯留された前記第1樹脂材料の液面と前記第1表面とが交差するように、貯留された前記第1樹脂材料に、前記支持基板が取り付けられた前記半導体基板を浸漬させ、貯留された前記第1樹脂材料の前記液面と前記第1表面とが交差するように、貯留された前記第1樹脂材料から、前記支持基板が取り付けられた前記半導体基板を引き上げる、請求項1記載の半導体装置の製造方法。
  3. 前記第2形成工程では、前記第1ディップコート工程において前記支持基板の前記半導体基板とは反対側の表面に付着した前記第1樹脂材料を除去する、請求項1又は2記載の半導体装置の製造方法。
  4. 前記接続工程の後に、第2樹脂材料を用いてディップコート法を実施することで、前記第2配線を覆うように、前記樹脂絶縁層の表面に樹脂保護層を設ける第2ディップコート工程と、
    前記第2ディップコート工程の後に、前記樹脂保護層に開口を形成し、当該開口に前記第2配線の一部を露出させる第3形成工程と、を更に備える、請求項1〜3のいずれか一項記載の半導体装置の製造方法。
  5. 前記第2ディップコート工程では、貯留された前記第2樹脂材料の液面と前記第1表面とが交差するように、貯留された前記第2樹脂材料に、前記支持基板が取り付けられた前記半導体基板を浸漬させ、貯留された前記第2樹脂材料の前記液面と前記第1表面とが交差するように、貯留された前記第2樹脂材料から、前記支持基板が取り付けられた前記半導体基板を引き上げる、請求項4記載の半導体装置の製造方法。
  6. 前記第2ディップコート工程では、10cp以上の粘度を有する前記第2樹脂材料を用いて前記ディップコート法を実施する、請求項4又は5記載の半導体装置の製造方法。
  7. 前記第3形成工程では、前記第2ディップコート工程において前記支持基板の前記半導体基板とは反対側の表面に付着した前記第2樹脂材料を除去する、請求項4〜6のいずれか一項記載の半導体装置の製造方法。
  8. 前記第1樹脂材料と前記第2樹脂材料とは、同一の材料である、請求項4〜7のいずれか一項記載の半導体装置の製造方法。
  9. 前記第1ディップコート工程では、貯留された前記第1樹脂材料の液面と前記第1表面とが交差するように、貯留された前記第1樹脂材料に、前記支持基板が取り付けられた前記半導体基板を浸漬させる、請求項1記載の半導体装置の製造方法。
  10. 前記第1ディップコート工程では、貯留された前記第1樹脂材料の液面と前記第1表面とが交差するように、貯留された前記第1樹脂材料から、前記支持基板が取り付けられた前記半導体基板を引き上げる、請求項1記載の半導体装置の製造方法。
  11. 前記接続工程の後に、前記半導体基板から前記支持基板を除去する除去工程を更に備える、請求項1〜10のいずれか一項記載の半導体装置の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230169471A (ko) * 2015-03-31 2023-12-15 하마마츠 포토닉스 가부시키가이샤 반도체 장치
JP6725231B2 (ja) * 2015-10-06 2020-07-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および電子装置
JP6552547B2 (ja) 2017-05-24 2019-07-31 三菱電機株式会社 赤外線センサおよび赤外線固体撮像装置
WO2019171581A1 (ja) * 2018-03-09 2019-09-12 シャープ株式会社 表示装置
US11635186B2 (en) * 2018-03-13 2023-04-25 Motherson Innovations Company Limited Polymeric substrate and a method of providing same
JP6878338B2 (ja) * 2018-03-14 2021-05-26 株式会社東芝 受光装置および受光装置の製造方法
CN112368602B (zh) * 2018-07-12 2023-03-14 深圳帧观德芯科技有限公司 具有高时间分辨率的光学雷达
JP7251946B2 (ja) * 2018-10-31 2023-04-04 浜松ホトニクス株式会社 固体撮像装置
JP7067448B2 (ja) * 2018-12-10 2022-05-16 三菱電機株式会社 半導体装置の製造方法、半導体装置
WO2020161937A1 (ja) * 2019-02-05 2020-08-13 パナソニックIpマネジメント株式会社 センサ装置
JP7340965B2 (ja) 2019-06-13 2023-09-08 キヤノン株式会社 半導体装置およびその製造方法
WO2021039825A1 (ja) * 2019-08-28 2021-03-04 京セラ株式会社 発光素子搭載用パッケージおよび発光装置
JP7257978B2 (ja) * 2020-01-20 2023-04-14 三菱電機株式会社 半導体装置
US11322639B2 (en) * 2020-04-09 2022-05-03 Globalfoundries U.S. Inc. Avalanche photodiode

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59126643A (ja) 1983-01-07 1984-07-21 Matsushita Electric Ind Co Ltd 電子回路の被覆方法
US4830706A (en) * 1986-10-06 1989-05-16 International Business Machines Corporation Method of making sloped vias
JPH02268416A (ja) 1989-04-11 1990-11-02 Matsushita Electron Corp 半導体装置の製造方法及びそれに使用するフオトマスク
JPH0414830A (ja) 1990-05-08 1992-01-20 Fujitsu Ltd 半導体装置の製造方法
KR0127271B1 (ko) 1993-11-23 1998-04-02 김주용 반도체 소자의 금속배선 형성방법
JPH08330295A (ja) * 1995-03-24 1996-12-13 Fuji Electric Co Ltd 半導体装置の製造方法
JP3577913B2 (ja) * 1997-02-27 2004-10-20 セイコーエプソン株式会社 半導体装置、およびこれを具備する電子機器
JPH10307305A (ja) * 1997-03-07 1998-11-17 Toshiba Corp アレイ基板、液晶表示装置及びそれらの製造方法
JP2003007921A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2003101222A (ja) 2001-09-21 2003-04-04 Sony Corp 薄膜回路基板装置及びその製造方法
JP2004057507A (ja) 2002-07-29 2004-02-26 Toshiba Corp X線検出装置、貫通電極の製造方法及びx線断層撮影装置
JP2004273561A (ja) * 2003-03-05 2004-09-30 Sanyo Electric Co Ltd 半導体装置及びその製造方法
EP1519410A1 (en) * 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for producing electrical through hole interconnects and devices made thereof
JP3970210B2 (ja) * 2003-06-24 2007-09-05 三洋電機株式会社 半導体装置の製造方法
JP4250038B2 (ja) 2003-08-20 2009-04-08 シャープ株式会社 半導体集積回路
JP2005101268A (ja) 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2005158907A (ja) * 2003-11-25 2005-06-16 Mitsui Chemicals Inc 配線板の製造方法
JP2006215062A (ja) * 2005-02-01 2006-08-17 Sharp Corp 液晶表示パネル、液晶表示装置、および液晶表示パネルの製造方法
JP2007105859A (ja) 2005-10-17 2007-04-26 Canon Inc 配向性メソ構造体膜、配向性メソポーラス物質膜、及びその製造方法、及びそれを用いた半導体素子
CN101379615B (zh) 2006-02-01 2013-06-12 皇家飞利浦电子股份有限公司 盖革式雪崩光电二极管
CN100563000C (zh) * 2006-04-10 2009-11-25 株式会社东芝 半导体器件及其制造方法
JP2007305955A (ja) 2006-04-10 2007-11-22 Toshiba Corp 半導体装置及びその製造方法
JP2007305960A (ja) * 2006-04-14 2007-11-22 Sharp Corp 半導体装置およびその製造方法
CN101449377B (zh) 2006-05-19 2011-04-20 住友电木株式会社 半导体器件
JP5155536B2 (ja) * 2006-07-28 2013-03-06 一般財団法人電力中央研究所 SiC結晶の質を向上させる方法およびSiC半導体素子の製造方法
US20080036097A1 (en) 2006-08-10 2008-02-14 Teppei Ito Semiconductor package, method of production thereof and encapsulation resin
JP4389962B2 (ja) 2007-04-26 2009-12-24 ソニー株式会社 半導体装置、電子機器、および半導体装置の製造方法
TW200915970A (en) 2007-09-27 2009-04-01 Sanyo Electric Co Circuit device, circuit module and outdoor equipment
WO2010032729A1 (ja) 2008-09-18 2010-03-25 国立大学法人東京大学 半導体装置の製造方法
JP5369608B2 (ja) * 2008-10-23 2013-12-18 富士電機株式会社 無停電電源装置および無停電電源装置の選択遮断方法
WO2010147187A1 (ja) 2009-06-18 2010-12-23 ローム株式会社 半導体装置
JP5423572B2 (ja) * 2010-05-07 2014-02-19 セイコーエプソン株式会社 配線基板、圧電発振器、ジャイロセンサー、配線基板の製造方法
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
JP5447316B2 (ja) * 2010-09-21 2014-03-19 株式会社大真空 電子部品パッケージ用封止部材、及び電子部品パッケージ
KR101215648B1 (ko) * 2011-02-11 2012-12-26 에스케이하이닉스 주식회사 반도체 칩 및 그 제조방법
WO2012120653A1 (ja) 2011-03-08 2012-09-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5791461B2 (ja) 2011-10-21 2015-10-07 浜松ホトニクス株式会社 光検出装置
JP5926921B2 (ja) 2011-10-21 2016-05-25 浜松ホトニクス株式会社 光検出装置
JP5832852B2 (ja) * 2011-10-21 2015-12-16 浜松ホトニクス株式会社 光検出装置
JP5810921B2 (ja) 2012-01-06 2015-11-11 凸版印刷株式会社 半導体装置の製造方法
US9006896B2 (en) 2012-05-07 2015-04-14 Xintec Inc. Chip package and method for forming the same
US8791578B2 (en) 2012-11-12 2014-07-29 Hong Kong Applied Science and Technology Research Institute Company Limited Through-silicon via structure with patterned surface, patterned sidewall and local isolation
JP2014110284A (ja) * 2012-11-30 2014-06-12 Ps4 Luxco S A R L 半導体装置の製造方法
KR102066087B1 (ko) * 2013-05-28 2020-01-15 엘지디스플레이 주식회사 플렉서블 표시장치 및 그의 제조방법
US9484325B2 (en) * 2013-10-09 2016-11-01 Invensas Corporation Interconnections for a substrate associated with a backside reveal
CN103762198B (zh) * 2013-12-31 2016-07-06 中国科学院微电子研究所 一种tsv填孔方法
JP2016058655A (ja) 2014-09-11 2016-04-21 株式会社ジェイデバイス 半導体装置の製造方法
JP2016062996A (ja) * 2014-09-16 2016-04-25 株式会社東芝 光検出器
US9659980B2 (en) 2014-12-19 2017-05-23 Sensl Technologies Ltd Semiconductor photomultiplier
KR20230169471A (ko) * 2015-03-31 2023-12-15 하마마츠 포토닉스 가부시키가이샤 반도체 장치
US9502350B1 (en) 2016-01-28 2016-11-22 International Business Machines Corporation Interconnect scaling method including forming dielectric layer over subtractively etched first conductive layer and forming second conductive material on dielectric layer

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