JPWO2016159321A1 - 半導体装置 - Google Patents

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Abstract

半導体装置１は、貫通孔７が形成された半導体基板２と、第１配線３と、絶縁層１０と、絶縁層１０の開口１０ａにおいて第１配線３に電気的に接続された第２配線８と、を備える。絶縁層１０は、第１開口７ａと第２開口７ｂとの間において貫通孔７の内面７ｃを覆う第１湾曲部１０１と、第２開口７ｂの縁を覆う第２湾曲部１０２と、を有する。第１湾曲部１０１における表面１０ｂは、貫通孔７の内面７ｃとは反対側に凸状に湾曲している。第２湾曲部１０２における表面１０ｂは、貫通孔７の内面７ｃとは反対側に凸状に湾曲している。

Description

本発明は、半導体装置に関する。
光デバイス、電子デバイス等の半導体装置では、半導体基板に形成された貫通孔を介して半導体基板の表面側と裏面側との間で電気的な接続が実施される場合がある（例えば、特許文献１参照）。
特開２００４−５７５０７号公報
上述したような半導体装置では、その小型化、高集積化等に伴い、半導体基板における貫通孔を介した電気的な接続が脆弱になるおそれがある。
そこで、本発明は、半導体基板における貫通孔を介した電気的な接続を確実化することができる半導体装置を提供することを目的とする。
本発明の一側面の半導体装置は、互いに対向する第１表面及び第２表面を有し、第１表面から第２表面に至る貫通孔が形成された半導体基板と、第１表面に設けられ、一部が貫通孔の第１表面側の第１開口上に位置する第１配線と、貫通孔の内面及び第２表面に設けられ、貫通孔の第２表面側の第２開口を介して連続する絶縁層と、絶縁層の表面に設けられ、絶縁層の第１表面側の開口において第１配線に電気的に接続された第２配線と、を備え、絶縁層は、第１開口と第２開口との間において貫通孔の内面を覆う第１湾曲部と、第２開口の縁を覆う第２湾曲部と、を有し、第１湾曲部における表面は、貫通孔の内面とは反対側に凸状に湾曲しており、第２湾曲部における表面は、貫通孔の内面とは反対側に凸状に湾曲している。
この半導体装置では、絶縁層が、貫通孔の第２開口の縁を覆う第２湾曲部を有しており、第２湾曲部における表面が、貫通孔の内面とは反対側に凸状に湾曲している。これにより、貫通孔の内面に設けられた絶縁層の表面と半導体基板の第２表面に設けられた絶縁層の表面とが滑らかに接続される。そのため、製造時においても製造後においても、貫通孔の第２開口部分での第２配線の断線が防止される。また、絶縁層が、第１開口と第２開口との間において貫通孔の内面を覆う第１湾曲部を有しており、第１湾曲部における表面が、貫通孔の内面とは反対側に凸状に湾曲している。これにより、例えば貫通孔が小径化された場合でも、半導体基板の第１表面側における絶縁層の開口の広さが十分に確保される。そのため、製造時においても製造後においても、絶縁層の開口部分での第１配線と第２配線との断線が防止される。よって、この半導体装置によれば、半導体基板における貫通孔を介した電気的な接続を確実化することができる。
本発明の一側面の半導体装置では、絶縁層は、第１湾曲部と第２湾曲部との間において貫通孔の内面を覆う第３湾曲部を更に有し、第３湾曲部における表面は、貫通孔の内面側に凸状に湾曲していてもよい。これにより、例えば、貫通孔の第２開口側から第１開口側に向かって何らかの外力が作用したとしても、第３湾曲部が緩衝領域として機能する。そのため、第１配線と第２配線との接続部分に生じる応力を低減することができ、第１配線と第２配線との断線をより確実に防止することができる。
本発明の一側面の半導体装置では、貫通孔の内面に設けられた絶縁層の平均厚さは、第２表面に設けられた絶縁層の平均厚さよりも大きくてもよい。これにより、例えば半導体基板が薄型化された場合でも、貫通孔の内面に設けられた絶縁層が補強層として機能するため、貫通孔周辺部分の強度を十分に確保することができる。
本発明の一側面の半導体装置では、貫通孔の内面は、第１表面から第２表面に向かって広がるテーパ状の面であってもよいし、或いは、貫通孔の内面（貫通孔の内面が円柱面等の曲面の場合には、その曲面の接平面）は、第１表面及び第２表面に直交する面であってもよい。いずれの場合にも、半導体基板における貫通孔を介した電気的な接続を確実化することができる。
本発明の一側面の半導体装置では、絶縁層は、樹脂からなってもよい。これにより、上述したような形状を有する絶縁層を容易に且つ確実に形成することができる。
本発明によれば、半導体基板における貫通孔を介した電気的な接続を確実化することができる半導体装置を提供することが可能となる。
図１は、本発明の一実施形態の半導体装置の断面図である。 図２は、図１の半導体装置の貫通孔及びその周辺部分の断面図である。 図３は、図１の半導体装置の貫通孔及びその周辺部分の平面図である。 図４の（ａ）及び（ｂ）は、図１の半導体装置の製造方法における一工程を説明するための断面図である。 図５の（ａ）及び（ｂ）は、図１の半導体装置の製造方法における一工程を説明するための断面図である。 図６の（ａ）及び（ｂ）は、図１の半導体装置の製造方法における一工程を説明するための断面図である。 図７の（ａ）及び（ｂ）は、図１の半導体装置の製造方法における一工程を説明するための断面図である。 図８の（ａ）及び（ｂ）は、図１の半導体装置の製造方法における一工程を説明するための断面図である。 図９は、図１の半導体装置の製造方法における一工程を説明するための断面図である。 図１０は、図１の半導体装置の部分断面図である。 図１１は、図１の半導体装置の変形例の部分断面図である。 図１２は、図１の半導体装置の変形例の部分断面図である。 図１３は、図１２の半導体装置の貫通孔及びその周辺部分の平面図である。 図１４は、図１の半導体装置の貫通孔及びその周辺部分の変形例の断面図である。
以下、本発明の実施形態について、図面を参照して詳細に説明する。なお、各図において同一又は相当部分には同一符号を付し、重複する説明を省略する。
図１に示されるように、半導体装置１は、互いに対向する第１表面２ａ及び第２表面２ｂを有する半導体基板２を備えている。半導体装置１は、例えばシリコンフォトダイオード等の光デバイスである。半導体装置１では、例えばｎ型のシリコンからなる半導体基板２内における第１表面２ａ側の所定領域に、ｐ型の不純物が選択拡散されたｐ型領域２ｃが設けられている。半導体基板２の第１表面２ａには、例えばアルミニウムからなる第１配線３が酸化膜４を介して設けられている。酸化膜４において第１配線３のパッド部３ａに対応する部分には、開口４ａが形成されている。酸化膜４においてｐ型領域２ｃの端部に対応する部分には、開口４ｂが形成されている。第１配線３は、開口４ｂを介してｐ型領域２ｃに電気的に接続されている。なお、酸化膜４に替えて、ＳｉＮ等、他の絶縁材料からなる絶縁膜が設けられていてもよい。
半導体基板２の第１表面２ａには、ガラス等の光透過性材料からなる光透過基板５が配置されている。半導体基板２と光透過基板５とは、光学接着剤からなる接着層６によって光学的且つ物理的に接続されている。半導体装置１では、光透過基板５及び接着層６を介してｐ型領域２ｃに光が入射する。なお、半導体基板２の厚さは、光透過基板５の厚さよりも小さい（薄い）。一例として、半導体基板２の厚さは、数十μｍ程度であり、光透過基板５の厚さは、数百μｍ程度である。
半導体基板２には、第１表面２ａから第２表面２ｂに至る貫通孔７が形成されている。貫通孔７の第１開口７ａは、半導体基板２の第１表面２ａに位置しており、貫通孔７の第２開口７ｂは、半導体基板２の第２表面２ｂに位置している。第１開口７ａは、酸化膜４の開口４ａと連続しており、第１配線３のパッド部３ａによって覆われている。貫通孔７の内面７ｃは、第１表面２ａから第２表面２ｂに向かって広がるテーパ状の面である。例えば、貫通孔７は、第１表面２ａから第２表面２ｂに向かって広がる四角錐台状に形成されている。なお、貫通孔７の中心線ＣＬに平行な方向から見た場合に、貫通孔７の第１開口７ａの縁と酸化膜４の開口４ａの縁とは、一致している必要はなく、例えば、酸化膜４の開口４ａの縁が貫通孔７の第１開口７ａの縁に対して内側に位置していてもよい。
貫通孔７のアスペクト比は、０．２〜１０である。アスペクト比とは、貫通孔７の深さ（第１開口７ａと第２開口７ｂとの距離）を第２開口７ｂの幅（第２開口７ｂが矩形の場合には第２開口７ｂの対辺間の距離、第２開口７ｂが円形の場合には第２開口７ｂの径）で除した値である。一例として、貫通孔７の深さは３０μｍであり、第２開口７ｂの幅は１３０μｍである。この場合、アスペクト比は０．２３となる。
貫通孔７の内面７ｃ及び半導体基板２の第２表面２ｂには、絶縁層１０が設けられている。絶縁層１０は、貫通孔７の第２開口７ｂを介して連続している。絶縁層１０は、貫通孔７の内側において、酸化膜４の開口４ａを介して第１配線３のパッド部３ａに至っており、半導体基板２の第１表面２ａ側に開口１０ａを有している。
絶縁層１０の表面１０ｂ（貫通孔７の内面７ｃ及び半導体基板２の第２表面２ｂとは反対側の表面）には、例えばアルミニウムからなる第２配線８が設けられている。第２配線８は、絶縁層１０の開口１０ａにおいて第１配線３のパッド部３ａに電気的に接続されている。更に、絶縁層１０の表面１０ｂ（半導体基板２の第２表面２ｂとは反対側の表面）には、例えばアルミニウムからなる第３配線２２が設けられている。第３配線２２は、絶縁層１０に形成された開口１０ｃにおいて半導体基板２の第２表面２ｂに電気的に接続されている。
第２配線８及び第３配線２２は、樹脂保護層２１によって覆われている。樹脂保護層２１において貫通孔７に対応する部分には、滑らかな内面を有する浅い凹部２１ａが形成されている。樹脂保護層２１において第２配線８のパッド部８ａに対応する部分には、パッド部８ａを露出させる開口２１ｂが形成されている。樹脂保護層２１において第３配線２２のパッド部２２ａに対応する部分には、パッド部２２ａを露出させる開口２１ｃが形成されている。樹脂保護層２１の開口２１ｂには、バンプ電極である取出し電極９が配置されている。取出し電極９は、第２配線８のパッド部８ａに電気的に接続されている。樹脂保護層２１の開口２１ｃには、バンプ電極である取出し電極２３が配置されている。取出し電極２３は、第３配線２２のパッド部２２ａに電気的に接続されている。半導体装置１は、取出し電極９及び取出し電極２３を介して回路基板に実装され、取出し電極９及び取出し電極２３は、それぞれ、アノード電極及びカソード電極として機能する。なお、樹脂保護層２１に替えて、他の絶縁材料からなる保護層（例えば、酸化膜、窒化膜等）が設けられていてもよい。また、樹脂保護層２１の厚さは、絶縁層１０の厚さと同程度であってもよいし、或いは、絶縁層１０の厚さよりも小さくてもよい。特に、樹脂保護層２１の厚さが絶縁層１０の厚さと同程度であれば、第２配線８及び第３配線２２に作用する応力を低減することができる。
上述した絶縁層１０について、図２を参照しつつ、より詳細に説明する。なお、図２においては、光透過基板５、接着層６及び樹脂保護層２１が省略されている。
図２に示されるように、絶縁層１０の表面１０ｂは、貫通孔７の内側において第１開口７ａに至る第１領域１１と、貫通孔７の内側において第２開口７ｂに至る第２領域１２と、貫通孔７の外側において半導体基板２の第２表面２ｂに対向する第３領域１３と、を含んでいる。
第１領域１１は、半導体基板２の第１表面２ａから第２表面２ｂに向かって広がるテーパ状の領域である。第１領域１１は、平均傾斜角度αを有している。第１領域１１の平均傾斜角度αとは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と第１領域１１との交線が第１表面２ａに対して成す角度の平均値である。当該交線が直線の場合には、その直線と第１表面２ａとの成す角度が、第１領域１１の平均傾斜角度αとなる。当該交線が曲線の場合には、その曲線の接線と第１表面２ａとの成す角度の平均値が、第１領域１１の平均傾斜角度αとなる。第１領域１１の平均傾斜角度αは、０°よりも大きく９０°よりも小さい。
第２領域１２は、半導体基板２の第１表面２ａから第２表面２ｂに向かって広がるテーパ状の領域である。第２領域１２は、平均傾斜角度βを有している。第２領域１２の平均傾斜角度βとは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と第２領域１２との交線が第１表面２ａに対して成す角度の平均値である。当該交線が直線の場合には、その直線と第１表面２ａとの成す角度が、第２領域１２の平均傾斜角度βとなる。当該交線が曲線の場合には、その曲線の接線と第１表面２ａとの成す角度の平均値が、第２領域１２の平均傾斜角度βとなる。第２領域１２の平均傾斜角度βは、０°よりも大きく９０°よりも小さい。
第２領域１２の平均傾斜角度βは、第１領域１１の平均傾斜角度αよりも小さい。つまり、第２領域１２は、第１領域１１よりも緩やかな傾斜を有する領域である。また、第２領域１２の平均傾斜角度βは、貫通孔７の内面７ｃの平均傾斜角度γよりも小さい。つまり、第２領域１２は、貫通孔７の内面７ｃよりも緩やかな傾斜を有する領域である。本実施形態では、第１領域１１の平均傾斜角度αは、第２領域１２の平均傾斜角度βよりも貫通孔７の内面７ｃの平均傾斜角度γに近い。ここでは、第１領域１１の平均傾斜角度α＞貫通孔７の内面７ｃの平均傾斜角度γ＞第２領域１２の平均傾斜角度βとなっている。貫通孔７の内面７ｃの平均傾斜角度γとは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と内面７ｃとの交線が第１表面２ａに対して成す角度の平均値である。当該交線が直線の場合には、その直線と第１表面２ａとの成す角度が、貫通孔７の内面７ｃの平均傾斜角度γとなる。当該交線が曲線の場合には、その曲線の接線と第１表面２ａとの成す角度の平均値が、貫通孔７の内面７ｃの平均傾斜角度γとなる。
絶縁層１０の表面１０ｂは、貫通孔７の内面７ｃとは反対側に凸の最大曲率を有する第４領域１４と、貫通孔７の第２開口７ｂの縁に沿った第５領域１５と、を更に含んでいる。貫通孔７の内面７ｃとは反対側に凸の最大曲率とは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と表面１０ｂとの交線のうち、貫通孔７の内面７ｃとは反対側に凸状に湾曲した部分の曲率の最大値である。なお、第１領域１１は、貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂのうち、第４領域１４よりも貫通孔７の第１開口７ａ側（貫通孔７の中心線ＣＬに平行な方向における第１開口７ａ側）の領域である。第２領域１２は、貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂのうち、第４領域１４よりも貫通孔７の第２開口７ｂ側（貫通孔７の中心線ＣＬに平行な方向における第２開口７ｂ側）の領域（すなわち、第４領域１４と第５領域１５との間の領域）である。
第４領域１４は、第１領域１１と第２領域１２とを連続的に接続するように湾曲している。つまり、第４領域１４は、丸みを帯びた曲面であり、第１領域１１と第２領域１２とを滑らかに接続している。ここで、第４領域１４が存在しないと仮定し、第１領域１１を半導体基板２の第２表面２ｂ側に延在させ、第２領域１２を半導体基板２の第１表面２ａ側に延在させると、第１領域１１と第２領域１２とによって交線（角、屈曲箇所）が形成される。第４領域１４は、当該交線（角、屈曲箇所）をＲ面取りしたときに形成される曲面に相当する。第４領域１４は、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と表面１０ｂとの交線のうち、第１領域１１に対応する部分と第２領域１２に対応する部分との間において、貫通孔７の内面７ｃとは反対側に凸状に湾曲する部分である。
第５領域１５は、第２領域１２と第３領域１３とを連続的に接続するように湾曲している。つまり、第５領域１５は、丸みを帯びた曲面であり、第２領域１２と第３領域１３とを滑らかに接続している。ここで、第５領域１５が存在しないと仮定し、第２領域１２を半導体基板２の第２表面２ｂ側に延在させ、第３領域１３を貫通孔７の中心線ＣＬに向かって延在させると、第２領域１２と第３領域１３とによって交線（角、屈曲箇所等）が形成される。第５領域１５は、当該交線（角、屈曲箇所等）をＲ面取りしたときに形成される曲面に相当する。第５領域１５は、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と表面１０ｂとの交線のうち、第２領域１２に対応する部分と第３領域１３に対応する部分との間において、貫通孔７の第２開口７ｂの縁とは反対側に凸状に湾曲する部分である。
本実施形態では、第１領域１１、第４領域１４及び第５領域１５は、貫通孔７の内面７ｃとは反対側に凸状に湾曲した曲面である。第２領域１２は、貫通孔７の内面７ｃ側に凸状に湾曲した曲面（すなわち、貫通孔７の内面７ｃとは反対側から見ると、凹状に湾曲した曲面）である。第３領域１３は、半導体基板２の第２表面２ｂに略平行な平面である。上述したように、第４領域１４が第１領域１１と第２領域１２とを連続的に接続するように湾曲しており、第５領域１５が第２領域１２と第３領域１３とを連続的に接続するように湾曲しているので、絶縁層１０の表面１０ｂは、連続した面（面と面との交線（角、屈曲箇所等）といった不連続箇所が存在せず、各領域１１，１２，１３，１４，１５が滑らかに接続された面）となっている。
貫通孔７の内面７ｃに設けられた絶縁層１０の平均厚さは、半導体基板２の第２表面２ｂに設けられた絶縁層１０の平均厚さよりも大きい。貫通孔７の内面７ｃに設けられた絶縁層１０の平均厚さとは、内面７ｃに垂直な方向における絶縁層１０の厚さの平均値である。半導体基板２の第２表面２ｂに設けられた絶縁層１０の平均厚さとは、第２表面２ｂに垂直な方向における絶縁層１０の厚さの平均値である。
半導体基板２の第１表面２ａ及び第２表面２ｂに平行な方向において、絶縁層１０のうち第１領域１１に対応する部分の平均厚さは、絶縁層１０のうち第２領域１２に対応する部分の平均厚さよりも大きい。半導体基板２の第１表面２ａ及び第２表面２ｂに平行な方向において、絶縁層１０のうち第１領域１１に対応する部分の平均厚さとは、当該方向における第１領域１１と貫通孔７の内面７ｃとの距離の平均値である。半導体基板２の第１表面２ａ及び第２表面２ｂに平行な方向において、絶縁層１０のうち第２領域１２に対応する部分の平均厚さとは、当該方向における第２領域１２と貫通孔７の内面７ｃとの距離の平均値である。
絶縁層１０では、第１領域１１は、貫通孔７の内面７ｃに設けられた絶縁層１０のうち、半導体基板２の第１表面２ａから高さＨを有する部分の表面である。高さＨは、半導体基板２の厚さ（すなわち、第１表面２ａと第２表面２ｂとの距離）と半導体基板２の第２表面２ｂに設けられた絶縁層１０の平均厚さとの和Ｄの１／２以下である。
絶縁層１０では、絶縁層１０の開口１０ａの縁及び貫通孔７の第２開口７ｂの縁を通る面Ｓを境界面として、面Ｓに対して貫通孔７の内面７ｃ側の部分Ｐ１、及び面Ｓに対して貫通孔７の内面７ｃとは反対側の部分Ｐ２に着目すると、部分Ｐ１の体積は、部分Ｐ２の体積よりも大きい。また、絶縁層１０では、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目すると、三角形Ｔ１の面積は、三角形Ｔ２の面積よりも大きい。三角形Ｔ１は、貫通孔７の中心線ＣＬを含む平面において（つまり、図２の断面において）、貫通孔７の第１開口７ａの縁、貫通孔７の第２開口７ｂの縁、及び絶縁層１０の開口１０ａの縁を頂点とする三角形である。三角形Ｔ２は、貫通孔７の中心線ＣＬを含む平面において（つまり、図２の断面において）、絶縁層１０の開口１０ａの縁、貫通孔７の第２開口７ｂの縁、及び第４領域１４の頂部を頂点とする三角形である。
絶縁層１０は、第１湾曲部１０１と、第２湾曲部１０２と、第３湾曲部１０３と、を有している。第１湾曲部１０１は、第１開口７ａと第２開口７ｂとの間において貫通孔７の内面７ｃを覆っている。第２湾曲部１０２は、貫通孔７の第２開口７ｂの縁（すなわち、半導体基板２の第２表面２ｂと貫通孔の内面７Ｃとの交線）を覆っている。第２湾曲部１０２は、半導体基板２の第２表面２ｂと貫通孔の内面７Ｃとを跨ぐように形成されている。本実施形態では、第２開口７ｂの縁の形状が矩形であっても円形であっても、第２開口７ｂの縁は、面取りされた状態となっておらず、角（エッジ）となっている。第２湾曲部１０２は、当該角を覆っている。第３湾曲部１０３は、第１湾曲部１０１と第２湾曲部１０２との間において貫通孔７の内面７ｃを覆っている。第１湾曲部１０１と第３湾曲部１０３とは、互いに離れており、第２湾曲部１０２と第３湾曲部１０３とは、互いに離れている。第１湾曲部１０１における絶縁層１０の表面１０ｂ（本実施形態では、第４領域１４に相当する）は、貫通孔７の内面７ｃとは反対側に凸状に湾曲している。第２湾曲部１０２における絶縁層１０の表面１０ｂ（本実施形態では、第５領域１５に相当する）は、貫通孔７の内面７ｃとは反対側に凸状に湾曲している。第３湾曲部１０３における絶縁層１０の表面１０ｂ（本実施形態では、第２領域１２に相当する）は、貫通孔７の内面７ｃ側に凸状に湾曲している（すなわち、貫通孔７の内面７ｃとは反対側から見ると、凹状に湾曲している）。第１湾曲部１０１における絶縁層１０の表面１０ｂの曲率と、第２湾曲部１０２における絶縁層１０の表面１０ｂの曲率とは、互いに異なっている。
貫通孔７の内面７ｃとは反対側への凸状の湾曲とは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と表面１０ｂとの交線が貫通孔７の内面７ｃとは反対側に凸状に湾曲していることを意味する。貫通孔７の内面７ｃ側への凸状の湾曲とは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と表面１０ｂとの交線が貫通孔７の内面７ｃ側に凸状に湾曲していることを意味する。
図３に示されるように、貫通孔７の中心線ＣＬに平行な方向から見た場合に、第２配線８の外縁は、貫通孔７の第２開口７ｂの外側に位置している。つまり、第２配線８の外縁は、絶縁層１０の表面１０ｂのうち半導体基板２の第２表面２ｂとは反対側の表面に位置している。なお、図３においては、絶縁層１０が破線で示され、第２配線８が二点鎖線で示されている。
貫通孔７が、第１表面２ａから第２表面２ｂに向かって広がる四角錐台状に形成されている場合、第２湾曲部１０２における絶縁層１０の表面１０ｂ（本実施形態では、第５領域１５に相当する）では、貫通孔７の中心線ＣＬに平行な方向から見た場合に、貫通孔７の第２開口７ｂの各辺から当該表面１０ｂまでの距離よりも、貫通孔７の第２開口７ｂの各角から当該表面１０ｂまでの距離のほうが大きい。これにより、貫通孔７の第２開口７ｂの各角では、第２湾曲部１０２がより緩やかな曲面となるため、貫通孔７の第２開口７ｂの縁が露出するのを確実に抑制し、第２配線８と半導体基板２との間での電流のリークが発生するのをより確実に抑制することができる。
また、第１湾曲部１０１における絶縁層１０の表面１０ｂ（本実施形態では、第４領域１４に相当する）では、貫通孔７の中心線ＣＬに平行な方向から見た場合に、貫通孔７の第１開口７ａの各辺から当該表面１０ｂまでの距離よりも、貫通孔７の第１開口７ａの各角から当該表面１０ｂまでの距離のほうが大きい。更に、貫通孔７の中心線ＣＬに平行な方向から見た場合に、第２湾曲部１０２における絶縁層１０の表面１０ｂ（本実施形態では、第５領域１５に相当する）と、第２湾曲部１０２における絶縁層１０の表面１０ｂ（本実施形態では、第５領域１５に相当する）との距離は、貫通孔７の第１開口７ａの各辺での当該距離よりも、貫通孔７の第１開口７ａの各角での当該距離のほうが大きい。これにより、四角錐台状の貫通孔７の隅部（谷部）は、より絶縁膜が薄くなり易い部分であるものの、当該隅部（谷部）において絶縁層１０の厚さを十分に確保することができる。
以上、説明したように、半導体装置１では、絶縁層１０が、貫通孔７の第２開口７ｂの縁を覆う第２湾曲部１０２を有しており、第２湾曲部１０２における表面１０ｂが、貫通孔７の内面７ｃとは反対側に凸状に湾曲している。これにより、貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂと半導体基板２の第２表面２ｂに設けられた絶縁層１０の表面１０ｂとが滑らかに接続される。そのため、製造時においても製造後においても、貫通孔７の第２開口７ｂ部分での第２配線８の断線が防止される。また、絶縁層１０が、第１開口７ａと第２開口７ｂとの間において貫通孔７の内面７ｃを覆う第１湾曲部１０１を有しており、第１湾曲部１０１における表面１０ｂが、貫通孔７の内面７ｃとは反対側に凸状に湾曲している。これにより、例えば貫通孔７が小径化された場合でも、半導体基板２の第１表面２ａ側における絶縁層１０の開口１０ａの広さが十分に確保される。そのため、製造時においても製造後においても、絶縁層１０の開口１０ａ部分での第１配線３と第２配線８との断線が防止される。よって、半導体装置１によれば、半導体基板２における貫通孔７を介した電気的な接続を確実化することができる。
半導体装置１では、絶縁層１０が、第１湾曲部１０１と第２湾曲部１０２との間において貫通孔７の内面７ｃを覆う第３湾曲部１０３を更に有し、第３湾曲部１０３における表面１０ｂが、貫通孔７の内面７ｃ側に凸状に湾曲している。これにより、例えば、貫通孔７の第２開口７ｂ側から第１開口７ａ側に向かって何らかの外力が作用したとしても、第３湾曲部１０３が緩衝領域として機能する。そのため、第１配線３と第２配線８との接続部分に生じる応力を低減することができ、第１配線３と第２配線８との断線をより確実に防止することができる。
半導体装置１では、貫通孔７の内面７ｃに設けられた絶縁層１０の平均厚さが、第２表面２ｂに設けられた絶縁層１０の平均厚さよりも大きい。これにより、例えば半導体基板２が薄型化された場合でも、貫通孔７の内面７ｃに設けられた絶縁層１０が補強層として機能するため、貫通孔７周辺部分の強度を十分に確保することができる。また、第１領域１１の平均傾斜角度及び第２領域１２の平均傾斜角度を所望の角度にすることができ、表面１０ｂが連続した面（面と面との交線（角、屈曲箇所等）といった不連続箇所が存在せず、各領域１１，１２，１３，１４，１５が滑らかに接続された面）となっている絶縁層１０を得ることが可能となる。例えば絶縁層１０が貫通孔７の内面７ｃに沿って均一な厚さで形成された場合には、表面１０ｂが連続した面となっている絶縁層１０を得ることは不可能である。
半導体装置１では、貫通孔７の内面７ｃが、第１表面２ａから第２表面２ｂに向かって広がるテーパ状の面である。この場合にも、半導体基板２における貫通孔７を介した電気的な接続を確実化することができる。
半導体装置１では、絶縁層１０が樹脂からなる。これにより、上述したような形状を有する絶縁層１０を容易に且つ確実に形成することができる。
半導体装置１では、絶縁層１０の表面１０ｂのうち、貫通孔７の第１開口７ａに至る第１領域１１、及び貫通孔７の第２開口７ｂに至る第２領域１２が、半導体基板２の第１表面２ａから第２表面２ｂに向かって広がるテーパ状の領域である。そして、第２領域１２の平均傾斜角度が、貫通孔７の内面７ｃの平均傾斜角度よりも小さくなっている。これにより、絶縁層１０の表面１０ｂのうち、半導体基板２の第２表面２ｂに対向する第３領域１３と貫通孔７の第２開口７ｂに至る第２領域１２との成す角度が、半導体基板２の第２表面２ｂと貫通孔７の内面７ｃとの成す角度よりも大きく（すなわち、緩やかに）なる。そのため、製造時においても製造後においても、貫通孔７の第２開口７ｂ部分での第２配線８の断線が防止される。また、例えば絶縁層１０が貫通孔７の内面７ｃに沿って均一な厚さで形成された場合と比較して第２領域１２の傾斜が緩やかになるため、第２配線８を容易に且つ確実に形成することができる。更に、貫通孔７の内面７ｃの形状に依存することなく第２配線８を形成することができるので、例えば貫通孔７の内面７ｃにとがった部分が残ってしまった場合にも、そのような部分に起因する第２配線８の断線を防止することができる。また、第２領域１２の平均傾斜角度が、第１領域１１の平均傾斜角度よりも小さくなっている。換言すれば、貫通孔７の第１開口７ａに至る第１領域１１の平均傾斜角度が、第２領域１２の平均傾斜角度よりも大きくなっている。これにより、例えば貫通孔７が小径化された場合でも、半導体基板２の第１表面２ａ側における絶縁層１０の開口１０ａの広さが十分に確保される。そのため、製造時においても製造後においても、絶縁層１０の開口１０ａ部分での第１配線３と第２配線８との断線が防止される。更に、絶縁層１０の表面１０ｂにおいて、第４領域１４が、第１領域１１と第２領域１２とを連続的に接続するように湾曲しており、第５領域１５が、第２領域１２と第３領域１３とを連続的に接続するように湾曲している。そのため、製造時においても製造後においても、絶縁層１０の表面１０ｂの全領域での第２配線８の断線が防止される。特に製造後においては、絶縁層１０の表面１０ｂの全領域で応力集中が緩和されるため、第２配線８の断線の防止に有効である。以上により、半導体装置１によれば、半導体基板２における貫通孔７を介した電気的な接続を確実化することができる。
半導体装置１では、絶縁層１０の表面１０ｂが、連続した面（面と面との交線（角、屈曲箇所等）といった不連続箇所が存在せず、各領域１１，１２，１３，１４，１５が滑らかに接続された面）となっている。これにより、応力集中を緩和して第２配線８の断線を防止することができる。
半導体装置１では、第１領域１１の平均傾斜角度が、第２領域１２の平均傾斜角度よりも貫通孔７の内面７ｃの平均傾斜角度に近い。これにより、第１配線３のパッド部３ａを露出させるために十分な広さを有する開口１０ａを得ることができ、その結果、製造時においても製造後においても、絶縁層１０の開口１０ａ部分での第１配線３と第２配線８との断線をより確実に防止することができる。
半導体装置１では、第１領域１１の平均傾斜角度α＞貫通孔７の内面７ｃの平均傾斜角度γ＞第２領域１２の平均傾斜角度βとなっている。これにより、第２配線８の断線を防止することができると共に、第１配線３のパッド部３ａを露出させるために十分な広さを有する開口１０ａを得ることができる。
半導体装置１では、半導体基板２の第１表面２ａ及び第２表面２ｂに平行な方向において、絶縁層１０のうち第１領域１１に対応する部分の平均厚さが、絶縁層１０のうち第２領域１２に対応する部分の平均厚さよりも大きい。これにより、第２配線８の断線が発生し難く且つ第１配線３と第２配線８との断線が発生し難い形状を有する絶縁層１０を得ることが可能となる。
半導体装置１では、例えば貫通孔７の第２開口７ｂの縁にオーバーハング等が残存していたとしても、当該オーバーハング等が絶縁層１０に覆われ、凸状に湾曲した曲面である第５領域１５に第２配線８が設けられることになる。これにより、貫通孔７の第２開口７ｂ部分での第２配線８の断線を確実に防止することができる。
半導体装置１では、貫通孔７の内面７ｃに設けられた絶縁層１０のうち、半導体基板２の厚さと第２表面２ｂに設けられた絶縁層１０の平均厚さとの和Ｄの１／２以下の高さＨを有する部分の表面が、第１領域１１となっている。これにより、絶縁層１０の表面１０ｂにおいて、第１領域１１と第２領域１２とを緩やかに接続して、第１領域１１と第２領域１２との境界での第２配線８の断線を確実に防止することができる。
半導体装置１の絶縁層１０では、絶縁層１０の開口１０ａの縁及び貫通孔７の第２開口７ｂの縁を通る面Ｓを境界面として、面Ｓに対して貫通孔７の内面７ｃ側の部分Ｐ１、及び面Ｓに対して貫通孔７の内面７ｃとは反対側の部分Ｐ２に着目すると、部分Ｐ１の体積が部分Ｐ２の体積よりも大きくなっている。また、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目すると、三角形Ｔ１の面積が三角形Ｔ２の面積よりも大きくなっている。これらによっても、絶縁層１０の表面１０ｂにおいて、第１領域１１と第２領域１２とを緩やかに接続して、第１領域１１と第２領域１２との境界での第２配線８の断線を確実に防止することができる。
半導体装置１では、貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂのうち、貫通孔７の内面７ｃとは反対側に凸の最大曲率を有する第４領域１４よりも第１開口７ａ側の領域が第１領域１１となっており、第４領域１４よりも第２開口７ｂ側の領域が第２領域１２となっている。このような絶縁層１０の形状は、半導体基板２における貫通孔７を介した電気的な接続を確実化する上で特に有効である。
次に、上述した半導体装置１の製造方法について、図４〜図９を参照しつつ、説明する。まず、図４の（ａ）に示されるように、半導体基板２にｐ型領域２ｃを形成し、半導体基板２の第１表面２ａに、酸化膜４及び第１配線３を設ける（第１工程）。続いて、図４の（ｂ）に示されるように、半導体基板２の第１表面２ａに接着層６を介して光透過基板（支持基板）５を取り付ける（第２工程）。
続いて、図５の（ａ）に示されるように、光透過基板５が取り付けられた半導体基板２の第２表面２ｂを研磨することで（すなわち、半導体基板２の第２表面２ｂ側の部分を除去することで）、半導体基板２の厚さが光透過基板５の厚さよりも小さくなるように半導体基板２を薄型化する（第３工程）。このように半導体基板２を薄型化することで、後工程において貫通孔７を容易に形成することができる。また、完成した半導体装置１においても応答速度の向上を図ることができる。続いて、図５の（ｂ）に示されるように、異方性のウェットエッチングによって半導体基板２に貫通孔７を形成し、更に、図６の（ａ）に示されるように、酸化膜４において第１配線３のパッド部３ａに対応する部分を除去して、酸化膜４に開口４ａを形成する。これにより、貫通孔７の第１開口７ａに第１配線３のパッド部３ａを露出させる（第４工程）。なお、貫通孔７の中心線ＣＬに平行な方向から見た場合に、貫通孔７の第１開口７ａの縁と酸化膜４の開口４ａの縁とが一致するように酸化膜４に開口４ａを形成する必要はなく、例えば、酸化膜４の開口４ａの縁が貫通孔７の第１開口７ａの縁に対して内側に位置するように酸化膜４に開口４ａを形成してもよい。
続いて、１０ｃｐ以上の粘度を有するポジ型の第１樹脂材料を用意し、当該第１樹脂材料を用いてディップコート法（対象物を樹脂塗料に浸漬させ、対象物を樹脂塗料から引き上げることで、対象物に樹脂層を形成する方法）を実施することで、図６の（ｂ）に示されるように、貫通孔７の内面７ｃ及び半導体基板２の第２表面２ｂに絶縁層１０を設ける（第５工程）。これにより、絶縁層１０には、第２領域１２、第３領域１３及び第５領域１５に追従した内面を有する凹部１７が形成される。また、光透過基板５の半導体基板２とは反対側の表面にも第１樹脂材料が付着し、樹脂層１００が形成される。なお、第１樹脂材料としては、例えば、フェノール樹脂、ポリイミド樹脂、エポキシ樹脂等を用いることができる。
続いて、図７の（ａ）に示されるように、マスク（図示省略）を用いて、絶縁層１０においてコンタクトホール１６に対応する部分及び開口１０ｃに対応する部分のみに光を照射し、それらの部分のみを露光する。更に、樹脂層１００（図６の（ｂ）参照）にも光を照射し、樹脂層１００も露光する。そして、絶縁層１０においてコンタクトホール１６に対応する部分及び開口１０ｃに対応する部分、並びに樹脂層１００を現像することで、絶縁層１０にコンタクトホール１６及び開口１０ｃを形成すると共に、樹脂層１００（すなわち、光透過基板５の半導体基板２とは反対側の表面に付着した第１樹脂材料）を除去する。これにより、絶縁層１０の開口１０ａに第１配線３のパッド部３ａを露出させると共に、絶縁層１０の開口１０ｃに半導体基板２の第２表面２ｂの一部を露出させる（第６工程）。なお、コンタクトホール１６を形成する際に、アッシング処理等を併用してもよい。
露光の際には、マスク（図示省略）の光透過部と絶縁層１０においてコンタクトホール１６に対応する部分との間に、絶縁層１０に形成された凹部１７によって隙間が形成される。これにより、光が回折して絶縁層１０に照射されることになる。そのため、現像の際には、半導体基板２の第１表面２ａから第２表面２ｂに向かって広がるテーパ状の第１領域１１、及び第２領域１２に追従した内面を有するコンタクトホール１６が形成される。
続いて、図７の（ｂ）に示されるように、例えばアルミニウムを用いてスパッタ法を実施することで、絶縁層１０の表面１０ｂに第２配線８及び第３配線２２を設け、絶縁層１０の開口１０ａにおいて第１配線３と第２配線８とを電気的に接続すると共に、絶縁層１０の開口１０ｃにおいて第３配線２２と半導体基板２の第２表面２ｂとを電気的に接続する（第７工程）。このとき、コンタクトホール１６が、半導体基板２の第１表面２ａから第２表面２ｂに向かって広がるテーパ状の第１領域１１に追従した内面を有しているため、当該内面にも金属膜が確実に形成され、延いては、絶縁層１０の開口１０ａにおいて第１配線３と第２配線８とが確実に接続される。
続いて、１０ｃｐ以上の粘度を有するポジ型の第２樹脂材料を用意し、当該第２樹脂材料を用いてディップコート法を実施することで、図８の（ａ）に示されるように、第２配線８及び第３配線２２を覆うように、絶縁層１０の表面１０ｂに樹脂保護層２１を設ける（第８工程）。これにより、樹脂保護層２１には、凹部２１ａが形成される。また、光透過基板５の半導体基板２とは反対側の表面にも第２樹脂材料が付着し、樹脂層２１０が形成される。なお、第２樹脂材料としては、例えば、フェノール樹脂、ポリイミド樹脂、エポキシ樹脂等を用いることができる。
続いて、図８の（ｂ）に示されるように、マスク（図示省略）を用いて、樹脂保護層２１において第２配線８のパッド部８ａに対応する部分及び第３配線２２のパッド部２２ａに対応する部分のみに光を照射し、それらの部分のみを露光する。更に、樹脂層２１０（図８の（ａ）参照）にも光を照射し、樹脂層２１０も露光する。そして、樹脂保護層２１において第２配線８のパッド部８ａに対応する部分及び第３配線２２のパッド部２２ａに対応する部分、並びに樹脂層２１０を現像することで、樹脂保護層２１に開口２１ｂ及び開口２１ｃを形成すると共に、樹脂層２１０（すなわち、光透過基板５の半導体基板２とは反対側の表面に付着した第２樹脂材料）を除去する。これにより、樹脂保護層２１の開口２１ｂに第２配線８のパッド部８ａを露出させると共に、樹脂保護層２１の開口２１ｃに第３配線２２のパッド部２２ａを露出させる（第９工程）。最後に、樹脂保護層２１で覆われていない第２配線８のパッド部８ａに取出し電極９を配置すると共に、樹脂保護層２１で覆われていない第３配線２２のパッド部２２ａに取出し電極２３を配置し、上述した半導体装置１を得る。
上述したディップコート法を実施する工程について、より詳細に説明する。本実施形態では、絶縁層１０を形成するための第１樹脂材料と、樹脂保護層２１を形成するための第２樹脂材料とは、同一である。したがって、絶縁層１０を形成するためのディップコート法も、樹脂保護層２１を形成するためのディップコート法も、次のように実施される。なお、上述した半導体装置１の製造方法の各工程はウェハレベルで実施され、最後に、複数の半導体装置１を含むウェハがダイシングされて個々の半導体装置１が得られる。
図９に示されるように、容器Ｃに貯留された樹脂材料Ｆに、複数の半導体装置１に相当する部分を含むウェハＷを浸漬させる。樹脂材料ＦにウェハＷを浸漬させる際には、容器Ｃに貯留された樹脂材料Ｆの液面ＦＬと半導体基板２の第１表面２ａとが交差した状態（本実施形態では、直交した状態、すなわち、半導体基板２の第１表面２ａが鉛直方向に平行な状態）を維持する。
続いて、容器Ｃに貯留された樹脂材料Ｆから、複数の半導体装置１に相当する部分を含むウェハＷを引き上げる。樹脂材料ＦからウェハＷを引き上げる際には、容器Ｃに貯留された樹脂材料Ｆの液面ＦＬと半導体基板２の第１表面２ａとが交差した状態（本実施形態では、直交した状態、すなわち、半導体基板２の第１表面２ａが鉛直方向に平行な状態）を維持する。
この後に、ウェハＷに塗布された樹脂材料Ｆのプリベークを行う。このプリベークの際にも、樹脂材料Ｆに対する半導体基板２の浸漬及び引上げを行った際と同じ向きにウェハＷの向きを維持することが好ましい。その理由は、次のとおりである。すなわち、プリベークの際に、樹脂材料Ｆに対する半導体基板２の浸漬及び引上げを行った際とは異なる向きにウェハの向きを変化させると、樹脂材料Ｆの付着状態が変化してしまい、貫通孔７ごとに絶縁層１０及び樹脂保護層２１の形成状態がばらつくおそれがあるからである。
なお、絶縁層１０及び樹脂保護層２１のそれぞれをパターニングする工程の詳細の一例は、次のとおりである。すなわち、ディップコート法によって樹脂材料を塗布し、上述した樹脂材料のプリベークを行い、上述した樹脂材料の露光を行い、樹脂材料のベークを行い、上述した樹脂材料の現像を行い、樹脂材料のベークを行う。なお、上述した樹脂材料の露光後且つ樹脂材料の現像前の樹脂材料のベークは行わなくてもよい。
以上、説明したように、半導体装置１の製造方法では、半導体基板２を薄型化する工程以降の各工程が、半導体基板２に光透過基板５が取り付けられた状態で実施される。これにより、貫通孔７の周辺部分に損傷が生じるのを防止することができる。また、ディップコート法の実施によって絶縁層１０を形成する。これにより、電気的な絶縁を確保し得る十分な厚さを有する絶縁層１０を確実に形成することができる。よって、半導体装置１の製造方法によれば、半導体基板２を薄型化しつつ、貫通孔７の周辺部分に損傷が生じるのを防止することができると共に、貫通孔７内の配線と半導体基板２との間での電気的な絶縁を確保することができる。
半導体装置１の製造方法では、絶縁層１０を形成するためのディップコート法、及び樹脂保護層２１を形成するためのディップコート法のそれぞれにおいて、次のように、樹脂材料Ｆに対する浸漬及び引上げを実施する。すなわち、貯留された樹脂材料Ｆの液面ＦＬと半導体基板２の第１表面２ａとが交差するように、貯留された樹脂材料Ｆに、光透過基板５が取り付けられた半導体基板２を浸漬させ、貯留された樹脂材料Ｆの液面ＦＬと半導体基板２の第１表面２ａとが交差するように、貯留された樹脂材料Ｆから、光透過基板５が取り付けられた半導体基板２を引き上げる。これにより、例えば、貯留された樹脂材料Ｆの液面ＦＬと半導体基板２の第１表面２ａとが平行な状態で、樹脂材料Ｆに対する浸漬及び引上げを実施する場合に比べ、貫通孔７の周辺部分に生じる応力を低減することができる。また、例えば、貯留された樹脂材料Ｆの液面ＦＬと半導体基板２の第１表面２ａとが平行な状態で、樹脂材料Ｆに対する浸漬及び引上げを実施する場合に比べ、貫通孔７の内面７ｃに形成された絶縁層１０に気泡が残存するのを抑制することができる。
半導体装置１の製造方法では、絶縁層１０を形成するためのディップコート法、及び樹脂保護層２１を形成するためのディップコート法のそれぞれにおいて、１０ｃｐ以上の粘度を有する同一の樹脂材料を用いる。１０ｃｐ以上の粘度を有する樹脂材料を用いることで、電気的な絶縁を確保し得る十分な厚さを有する絶縁層１０を確実に形成することができると共に、第２配線８及び第３配線２２を保護し得る十分な厚さを有する樹脂保護層２１を確実に形成することができる。また、同一の樹脂材料を用いることで、温度変化に起因して絶縁層１０及び樹脂保護層２１が変形しても、それらの変形の度合が同等になるため、それらの変形の度合が大きく異なることに起因して第２配線８及び第３配線２２２に損傷が生じるのを防止することができる。
なお、ディップコート法には、粘性の低い樹脂材料（例えば撥水コーティングに用いられる樹脂材料等、例えば１ｃｐ以下の粘度を有する樹脂材料)が用いられることが一般的である。しかし、そのような樹脂材料を用いてディップコート法を実施しても、絶縁層１０が貫通孔７の内面７ｃに沿って略均一な厚さで形成されてしまう。そこで、上記半導体装置１の製造方法では、１０ｃｐ以上の粘度を有する樹脂材料を用いてディップコート法を実施することで、上述したような形状を有する絶縁層１０を容易に且つ確実に得ることができる。
半導体装置１の製造方法では、絶縁層１０にコンタクトホール１６及び開口１０ｃを形成する際に、樹脂層１００（すなわち、光透過基板５の半導体基板２とは反対側の表面に付着した第１樹脂材料）を除去する。また、樹脂保護層２１に開口２１ｂ及び開口２１ｃを形成する際に、樹脂層２１０（すなわち、光透過基板５の半導体基板２とは反対側の表面に付着した第２樹脂材料）を除去する。これらにより、光透過基板５を支持基板として使用しても、支持基板から樹脂層１００及び樹脂層２１０が除去されるため、支持基板を光透過基板５として有効に機能させることができる。
なお、樹脂層１００及び樹脂層２１０をまとめて除去するのではなく、それぞれの現像時に樹脂層１００及び樹脂層２１０のそれぞれを除去することが好適である。現像後に更に樹脂材料のベークを行うが、このベーク後では樹脂材料を除去しきれないため、例えば樹脂層１００を残存させたままで最後の工程で樹脂層２１０と共に樹脂層１００を除去しようとしても、樹脂層１００を除去しきれない。そこで、それぞれの現像時に樹脂層１００及び樹脂層２１０のそれぞれを除去する。樹脂層１００及び樹脂層２１０を確実に除去することは、支持基板を光透過基板５として利用する場合には勿論有効である。また、支持基板を光透過基板５として利用しない場合(最終的に取り除く場合)にも、樹脂層１００及び樹脂層２１０を確実に除去しないと、ウェハプロセスにおいて固定面に凹凸が存在することになり、処理が不安定となり、且つ、半導体基板２に対して応力が作用することになる。よって、樹脂層１００及び樹脂層２１０を確実に除去することは、支持基板を光透過基板５として利用しない場合(最終的に取り除く場合)にも有効である。
半導体装置１の製造方法では、ディップコート法を実施することで、第２配線８及び第３配線２２を覆うように、絶縁層１０の表面１０ｂに樹脂保護層２１を形成する。これにより、樹脂保護層２１において貫通孔７に対応する部分に、滑らかな内面を有する浅い凹部２１ａが形成される。そのため、取出し電極９及び取出し電極２３を介して半導体装置１を回路基板に実装し、半導体装置１と回路基板との間にアンダーフィル樹脂を充填する場合に、アンダーフィル樹脂が凹部２１ａの内側に流れ込み易く、凹部２１ａの内側に気泡等が残存し難い。
上記半導体装置１の製造方法では、ポジ型の樹脂材料を用いて、貫通孔７の内面７ｃ及び半導体基板２の第２表面２ｂに絶縁層１０を設ける。そして、絶縁層１０においてコンタクトホール１６に対応する部分を露光及び現像することで、絶縁層１０にコンタクトホール１６を形成する。これにより、上述したような形状を有する絶縁層１０を容易に且つ確実に得ることができる。なお、露光及び現像の際には、絶縁層１０に形成された凹部１７によって、絶縁層１０においてコンタクトホール１６に対応する部分の厚さが薄くなっているため（すなわち、コンタクトホール１６に対応する部分が、絶縁層１０のうち、半導体基板２の厚さと第２表面２ｂに設けられた絶縁層１０の平均厚さとの和Ｄの１／２以下の高さＨを有する部分であるため）、所望の形状を有するコンタクトホール１６を容易に且つ確実に得ることができる。
以上、本発明の一実施形態について説明したが、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、貫通孔７の第１開口７ａが第１配線３のパッド部３ａによって覆われていたが、第１配線３の一部が第１開口７ａ上に位置していればよく、第１配線３が第１開口７ａの全領域を覆っていなくてもよい。
また、上記実施形態では、第１領域１１の平均傾斜角度が、第２領域１２の平均傾斜角度よりも貫通孔７の内面７ｃの平均傾斜角度に近かったが、第２領域１２の平均傾斜角度が、第１領域１１の平均傾斜角度よりも貫通孔７の内面７ｃの平均傾斜角度に近くてもよい。
また、上記実施形態では、支持基板として光透過基板５を用いたが、半導体装置１が光透過基板５を備えない場合には、他の基板を支持基板として用いることができる。他の基板を支持基板として用いる場合には、半導体装置１の製造工程において取出し電極９及び取出し電極２３を設けた後、半導体基板２から支持基板を除去してもよい。また、他の基板を支持基板として用いる場合には、ディップコート法を実施することで支持基板に付着した樹脂層１００及び樹脂層２１０を除去してもよいし残存させてもよい。更に、他の基板を支持基板として用いる場合には、接着層６として光学接着剤を用いる必要はない。
また、上記実施形態では、貫通孔７の中心線ＣＬに平行な方向から見た場合に、第２配線８のパッド部８ａ及び取出し電極９が、貫通孔７の第２開口７ｂの外側近傍に位置していたが、第２配線８のパッド部８ａ及び取出し電極９は、貫通孔７の第２開口７ｂから十分に離れた状態で、絶縁層１０の表面１０ｂのうち半導体基板２の第２表面２ｂとは反対側の表面に位置していてもよい。ただし、貫通孔７の中心線ＣＬに平行な方向から見た場合に、第２配線８のパッド部８ａ及び取出し電極９が、貫通孔７の第２開口７ｂの外側近傍に位置していても、図１０に示されるように、取出し電極９が熱等で膨張した際に生じる応力が、各矢印Ａ１，Ａ２，Ａ３の方向に分散される。これは、取出し電極９が設けられる樹脂保護層２１の開口２１ｂの側壁(内面)が湾曲しているためである。また、貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂと半導体基板２の第２表面２ｂに設けられた絶縁層１０の表面１０ｂとが滑らかに接続されているためである。更に、矢印Ａ３の方向に作用した応力が第２配線８に沿って矢印Ａ４の方向に作用する。よって、第２配線８のパッド部８ａ及び取出し電極９が、貫通孔７の第２開口７ｂの外側近傍に位置していても、貫通孔７の第２開口７ｂ部分近傍において第２配線８が断線することが防止される。仮に矢印Ａ３の方向だけに応力が作用すると、樹脂保護層２１の開口２１ｂが押し広げられて、第２配線８が断線するおそれがある。
また、図１１に示されるように、取出し電極９は、半導体基板２の第２表面２ｂから突出するように、貫通孔７の内側に配置されていてもよい。取出し電極９を貫通孔７の内側に配置する場合にも、貫通孔７の内面７ｃが、第１表面２ａから第２表面２ｂに向かって広がるテーパ状の面であるため、溶融した半田等の金属材料（取出し電極９を形成するための材料）が貫通孔７の内側に流れ込み易く、貫通孔７の内側に気泡等が残存し難い。また、例えば、貫通孔７の第２開口７ｂ側から第１開口７ａ側に向かって取出し電極９に何らかの外力が作用したとしても、絶縁層１０（特に、上述した第３湾曲部１０３）が緩衝領域として機能する。そのため、取出し電極９に生じる応力を低減することができ、第１配線３、第２配線８及び取出し電極９の相互間の電気的な接続を確実に維持することができる。なお、取出し電極９を貫通孔７の内側に配置する場合には、第２配線８を貫通孔７の第２開口７ｂの外側に引き出す必要がないため、貫通孔７の中心線ＣＬに平行な方向から見た場合に、第２配線８の外縁は、貫通孔７の第２開口７ｂの内側に位置していてもよい。つまり、第２配線８の外縁は、絶縁層１０の表面１０ｂのうち貫通孔７の内面７ｃとは反対側の表面に位置していてもよい。
また、図１２及び図１３に示されるように、貫通孔７の中心線ＣＬに平行な方向から見た場合に、第２配線８の外縁は、パッド部８ａに延在する部分を除いて、貫通孔７の第２開口７ｂの内側に位置していてもよい。つまり、第２配線８の外縁は、パッド部８ａに延在する部分を除いて、絶縁層１０の表面１０ｂのうち貫通孔７の内面７ｃとは反対側の表面に位置していてもよい。この場合、第２配線８のうちパッド部８ａに延在する部分のみが貫通孔７の第２開口７ｂを横切ることになるため、貫通孔７の第２開口７ｂ部分において、第２配線８と半導体基板２との間での電流のリークが発生するのをより確実に抑制することができる。特に、貫通孔７の第２開口７ｂの形状が矩形である場合には、第２配線８のうちパッド部８ａに延在する部分が、矩形の角部を除く辺の部分を横切るように構成することで、貫通孔７の第２開口７ｂ部分において、第２配線８と半導体基板２との間での電流のリークが発生するのをより確実に抑制することができる。なお、図１３においては、絶縁層１０が破線で示され、第２配線８が二点鎖線で示されている。
また、図１４に示されるように、貫通孔７の内面７ｃ（貫通孔７の内面７ｃが円柱面等の曲面の場合には、その曲面の接平面）は、第１表面２ａ及び第２表面２ｂに直交する面であってもよい。この場合にも、半導体基板２における貫通孔７を介した電気的な接続を確実化することができる。ここで、貫通孔７のアスペクト比は、０．２〜１０である。一例として、貫通孔７の深さは４０μｍであり、第２開口７ｂの幅は３０μｍである。この場合、アスペクト比は１．３となる。なお、円柱状、四角柱状等の形状を有する貫通孔７は、例えばドライエッチングによって形成される。
図１４に示される貫通孔７についても、第２領域１２の平均傾斜角度βは、第１領域１１の平均傾斜角度αよりも小さく、且つ貫通孔７の内面７ｃの平均傾斜角度γ（この場合には、９０°）よりも小さい。つまり、第２領域１２は、第１領域１１よりも緩やかな傾斜を有し、且つ貫通孔７の内面７ｃよりも緩やかな傾斜を有する領域である。また、第１領域１１の平均傾斜角度αは、第２領域１２の平均傾斜角度βよりも貫通孔７の内面７ｃの平均傾斜角度γに近い。ここでは、貫通孔７の内面７ｃの平均傾斜角度γ＞第１領域１１の平均傾斜角度α＞第２領域１２の平均傾斜角度βとなっている。これにより、第２配線８の断線を防止することができると共に、第１配線３のパッド部３ａを露出させるために十分な広さを有する開口１０ａを得ることができる。また、絶縁層１０の表面１０ｂは、連続した面（面と面との交線（角、屈曲箇所等）といった不連続箇所が存在せず、各領域１１，１２，１３，１４，１５が滑らかに接続された面）となっている。また、絶縁層１０では、絶縁層１０の開口１０ａの縁及び貫通孔７の第２開口７ｂの縁を通る面Ｓを境界面として、面Ｓに対して貫通孔７の内面７ｃ側の部分Ｐ１、及び面Ｓに対して貫通孔７の内面７ｃとは反対側の部分Ｐ２に着目すると、部分Ｐ１の体積は、部分Ｐ２の体積よりも大きい。また、絶縁層１０では、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目すると、三角形Ｔ１の面積は、三角形Ｔ２の面積よりも大きい。また、半導体基板２の第１表面２ａ及び第２表面２ｂに平行な方向において、絶縁層１０のうち第１領域１１に対応する部分の平均厚さは、絶縁層１０のうち第２領域１２に対応する部分の平均厚さよりも大きい。
また、第１領域１１は、貫通孔７の内面７ｃに設けられた絶縁層１０のうち、半導体基板２の厚さと半導体基板２の第２表面２ｂに設けられた絶縁層１０の平均厚さとの和Ｄの２／３以下の高さＨを有する部分の表面１０ｂであってもよい（図１４参照）。この場合にも、絶縁層１０の表面１０ｂにおいて、第１領域１１と第２領域１２とを緩やかに接続して、第１領域１１と第２領域１２との境界での第２配線８の断線を確実に防止することができる。なお、露光及び現像の際には、絶縁層１０に形成された凹部１７によって、絶縁層１０においてコンタクトホール１６に対応する部分の厚さが薄くなっているため（すなわち、コンタクトホール１６に対応する部分が、絶縁層１０のうち、半導体基板２の厚さと第２表面２ｂに設けられた絶縁層１０の平均厚さとの和Ｄの２／３以下の高さＨを有する部分であるため）、所望の形状を有するコンタクトホール１６を容易に且つ確実に得ることができる。
また、上記半導体装置１の製造方法では、ポジ型の樹脂材料を用いて、貫通孔７の内面７ｃ及び半導体基板２の第２表面２ｂに絶縁層１０を設け、絶縁層１０においてコンタクトホール１６に対応する部分及び開口１０ｃに対応する部分を露光及び現像することで、絶縁層１０にコンタクトホール１６及び開口１０ｃを形成したが、本発明は、これに限定されない。例えば、ネガ型の樹脂材料を用いて、貫通孔７の内面７ｃ及び半導体基板２の第２表面２ｂに絶縁層１０を設けてもよい。この場合、絶縁層１０においてコンタクトホール１６に対応する部分及び開口１０ｃに対応する部分以外の部分を露光し、絶縁層１０においてコンタクトホール１６に対応する部分及び開口１０ｃに対応する部分を現像することで、絶縁層１０にコンタクトホール１６及び開口１０ｃを形成してもよい。光の減衰、光の回折等に起因して、現像だけでは、半導体基板２の第２表面２ｂから第１表面２ａに向かって広がるテーパ状のコンタクトホール１６が形成され得るが、更に熱処理等を施すことで、半導体基板２の第１表面２ａから第２表面２ｂに向かって広がるテーパ状のコンタクトホール１６を得ることができる。
また、上記実施形態では、例えばｎ型のシリコンからなる半導体基板２内における第１表面２ａ側の所定領域に、ｐ型の不純物が選択拡散されたｐ型領域２ｃが設けられていたが、各導電型は、逆であってもよい。その場合、取出し電極９及び取出し電極２３は、それぞれ、カソード電極及びアノード電極として機能する。更に、第１導電型（ｐ型及びｎ型の一方）の半導体基板２内に第２導電型（ｐ型及びｎ型の他方）の領域が形成されたものに限定されず、第１導電型（ｐ型及びｎ型の一方）の半導体基板２上に第２導電型（ｐ型及びｎ型の他方）の半導体層が形成されたものであってもよいし、基板上に第１導電型（ｐ型及びｎ型の一方）の半導体層が形成され、当該第１導電型の半導体層上に第２導電型（ｐ型及びｎ型の他方）の半導体層が形成されたものであってもよい。つまり、半導体基板２の第１導電型の領域に第２導電型の領域が形成されたものであればよい。また、上記実施形態では、半導体装置１が、例えばシリコンフォトダイオード等の光デバイスであったが、半導体装置１は、その他の光デバイスであってもよいし、電子デバイス等であってもよい。
また、上記半導体装置１の製造方法では、ディップコート法を実施することで、絶縁層１０及び樹脂保護層２１を設けたが、本発明は、これに限定されない。例えば、樹脂シートを用いたラミネート法、樹脂塗料を用いたスピンコート法等、他の方法を実施することで、絶縁層１０及び／又は樹脂保護層２１を設けてもよい。
本発明によれば、半導体基板における貫通孔を介した電気的な接続を確実化することができる半導体装置を提供することが可能となる。
１…半導体装置、２…半導体基板、２ａ…第１表面、２ｂ…第２表面、３…第１配線、７…貫通孔、７ａ…第１開口、７ｂ…第２開口、７ｃ…内面、８…第２配線、１０…絶縁層、１０ａ…開口、１０ｂ…表面、１０１…第１湾曲部、１０２…第２湾曲部、１０３…第３湾曲部。

Claims (6)

  1. 互いに対向する第１表面及び第２表面を有し、前記第１表面から前記第２表面に至る貫通孔が形成された半導体基板と、
    前記第１表面に設けられ、一部が前記貫通孔の前記第１表面側の第１開口上に位置する第１配線と、
    前記貫通孔の内面及び前記第２表面に設けられ、前記貫通孔の前記第２表面側の第２開口を介して連続する絶縁層と、
    前記絶縁層の表面に設けられ、前記絶縁層の前記第１表面側の開口において前記第１配線に電気的に接続された第２配線と、を備え、
    前記絶縁層は、
    前記第１開口と前記第２開口との間において前記貫通孔の前記内面を覆う第１湾曲部と、
    前記第２開口の縁を覆う第２湾曲部と、を有し、
    前記第１湾曲部における前記表面は、前記貫通孔の前記内面とは反対側に凸状に湾曲しており、
    前記第２湾曲部における前記表面は、前記貫通孔の前記内面とは反対側に凸状に湾曲している、半導体装置。
  2. 前記絶縁層は、前記第１湾曲部と前記第２湾曲部との間において前記貫通孔の前記内面を覆う第３湾曲部を更に有し、
    前記第３湾曲部における前記表面は、前記貫通孔の前記内面側に凸状に湾曲している、請求項１記載の半導体装置。
  3. 前記貫通孔の前記内面に設けられた前記絶縁層の平均厚さは、前記第２表面に設けられた前記絶縁層の平均厚さよりも大きい、請求項１又は２記載の半導体装置。
  4. 前記貫通孔の前記内面は、前記第１表面から前記第２表面に向かって広がるテーパ状の面である、請求項１〜３のいずれか一項記載の半導体装置。
  5. 前記貫通孔の前記内面は、前記第１表面及び前記第２表面に直交する面である、請求項１〜３のいずれか一項記載の半導体装置。
  6. 前記絶縁層は、樹脂からなる、請求項１〜５のいずれか一項記載の半導体装置。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6469213B2 (ja) * 2015-03-31 2019-02-13 浜松ホトニクス株式会社 半導体装置
JP6725231B2 (ja) * 2015-10-06 2020-07-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および電子装置
JP6552547B2 (ja) * 2017-05-24 2019-07-31 三菱電機株式会社 赤外線センサおよび赤外線固体撮像装置
US11659746B2 (en) * 2018-03-09 2023-05-23 Sharp Kabushiki Kaisha Display device
US11635186B2 (en) * 2018-03-13 2023-04-25 Motherson Innovations Company Limited Polymeric substrate and a method of providing same
JP6878338B2 (ja) * 2018-03-14 2021-05-26 株式会社東芝 受光装置および受光装置の製造方法
CN112368602B (zh) * 2018-07-12 2023-03-14 深圳帧观德芯科技有限公司 具有高时间分辨率的光学雷达
JP7251946B2 (ja) * 2018-10-31 2023-04-04 浜松ホトニクス株式会社 固体撮像装置
JP7067448B2 (ja) * 2018-12-10 2022-05-16 三菱電機株式会社 半導体装置の製造方法、半導体装置
WO2020161937A1 (ja) 2019-02-05 2020-08-13 パナソニックＩｐマネジメント株式会社 センサ装置
JP7340965B2 (ja) 2019-06-13 2023-09-08 キヤノン株式会社 半導体装置およびその製造方法
JP7248803B2 (ja) * 2019-08-28 2023-03-29 京セラ株式会社 発光素子搭載用パッケージおよび発光装置
JP7257978B2 (ja) * 2020-01-20 2023-04-14 三菱電機株式会社 半導体装置
US11322639B2 (en) * 2020-04-09 2022-05-03 Globalfoundries U.S. Inc. Avalanche photodiode

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006215062A (ja) * 2005-02-01 2006-08-17 Sharp Corp 液晶表示パネル、液晶表示装置、および液晶表示パネルの製造方法
JP2007305955A (ja) * 2006-04-10 2007-11-22 Toshiba Corp 半導体装置及びその製造方法
JP2008277371A (ja) * 2007-04-26 2008-11-13 Sony Corp 半導体装置、電子機器、および半導体装置の製造方法

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59126643A (ja) 1983-01-07 1984-07-21 Matsushita Electric Ind Co Ltd 電子回路の被覆方法
US4830706A (en) * 1986-10-06 1989-05-16 International Business Machines Corporation Method of making sloped vias
JPH02268416A (ja) 1989-04-11 1990-11-02 Matsushita Electron Corp 半導体装置の製造方法及びそれに使用するフオトマスク
JPH0414830A (ja) 1990-05-08 1992-01-20 Fujitsu Ltd 半導体装置の製造方法
KR0127271B1 (ko) 1993-11-23 1998-04-02 김주용 반도체 소자의 금속배선 형성방법
JPH08330295A (ja) 1995-03-24 1996-12-13 Fuji Electric Co Ltd 半導体装置の製造方法
JP3577913B2 (ja) * 1997-02-27 2004-10-20 セイコーエプソン株式会社 半導体装置、およびこれを具備する電子機器
JPH10307305A (ja) * 1997-03-07 1998-11-17 Toshiba Corp アレイ基板、液晶表示装置及びそれらの製造方法
JP2003007921A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2003101222A (ja) 2001-09-21 2003-04-04 Sony Corp 薄膜回路基板装置及びその製造方法
JP2004057507A (ja) 2002-07-29 2004-02-26 Toshiba Corp Ｘ線検出装置、貫通電極の製造方法及びｘ線断層撮影装置
JP2004273561A (ja) * 2003-03-05 2004-09-30 Sanyo Electric Co Ltd 半導体装置及びその製造方法
EP1519410A1 (en) * 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for producing electrical through hole interconnects and devices made thereof
JP3970210B2 (ja) * 2003-06-24 2007-09-05 三洋電機株式会社 半導体装置の製造方法
JP4250038B2 (ja) 2003-08-20 2009-04-08 シャープ株式会社 半導体集積回路
JP2005101268A (ja) * 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2005158907A (ja) * 2003-11-25 2005-06-16 Mitsui Chemicals Inc 配線板の製造方法
JP2007105859A (ja) 2005-10-17 2007-04-26 Canon Inc 配向性メソ構造体膜、配向性メソポーラス物質膜、及びその製造方法、及びそれを用いた半導体素子
RU2416840C2 (ru) 2006-02-01 2011-04-20 Конинклейке Филипс Электроникс, Н.В. Лавинный фотодиод в режиме счетчика гейгера
CN100563000C (zh) 2006-04-10 2009-11-25 株式会社东芝 半导体器件及其制造方法
JP2007305960A (ja) * 2006-04-14 2007-11-22 Sharp Corp 半導体装置およびその製造方法
CN101449377B (zh) 2006-05-19 2011-04-20 住友电木株式会社 半导体器件
JP5155536B2 (ja) * 2006-07-28 2013-03-06 一般財団法人電力中央研究所 ＳｉＣ結晶の質を向上させる方法およびＳｉＣ半導体素子の製造方法
US20080036097A1 (en) 2006-08-10 2008-02-14 Teppei Ito Semiconductor package, method of production thereof and encapsulation resin
TW200915970A (en) 2007-09-27 2009-04-01 Sanyo Electric Co Circuit device, circuit module and outdoor equipment
JP5693961B2 (ja) 2008-09-18 2015-04-01 国立大学法人 東京大学 半導体装置の製造方法
JP5369608B2 (ja) * 2008-10-23 2013-12-18 富士電機株式会社 無停電電源装置および無停電電源装置の選択遮断方法
JPWO2010147187A1 (ja) 2009-06-18 2012-12-06 ローム株式会社 半導体装置
JP5423572B2 (ja) 2010-05-07 2014-02-19 セイコーエプソン株式会社 配線基板、圧電発振器、ジャイロセンサー、配線基板の製造方法
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) * 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
JP5447316B2 (ja) * 2010-09-21 2014-03-19 株式会社大真空 電子部品パッケージ用封止部材、及び電子部品パッケージ
KR101215648B1 (ko) * 2011-02-11 2012-12-26 에스케이하이닉스 주식회사 반도체 칩 및 그 제조방법
WO2012120653A1 (ja) 2011-03-08 2012-09-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5791461B2 (ja) 2011-10-21 2015-10-07 浜松ホトニクス株式会社 光検出装置
JP5832852B2 (ja) * 2011-10-21 2015-12-16 浜松ホトニクス株式会社 光検出装置
JP5926921B2 (ja) 2011-10-21 2016-05-25 浜松ホトニクス株式会社 光検出装置
JP5810921B2 (ja) * 2012-01-06 2015-11-11 凸版印刷株式会社 半導体装置の製造方法
US9006896B2 (en) 2012-05-07 2015-04-14 Xintec Inc. Chip package and method for forming the same
US8791578B2 (en) * 2012-11-12 2014-07-29 Hong Kong Applied Science and Technology Research Institute Company Limited Through-silicon via structure with patterned surface, patterned sidewall and local isolation
JP2014110284A (ja) * 2012-11-30 2014-06-12 Ps4 Luxco S A R L 半導体装置の製造方法
KR102066087B1 (ko) * 2013-05-28 2020-01-15 엘지디스플레이 주식회사 플렉서블 표시장치 및 그의 제조방법
US9484325B2 (en) 2013-10-09 2016-11-01 Invensas Corporation Interconnections for a substrate associated with a backside reveal
CN103762198B (zh) * 2013-12-31 2016-07-06 中国科学院微电子研究所 一种tsv填孔方法
JP2016058655A (ja) 2014-09-11 2016-04-21 株式会社ジェイデバイス 半導体装置の製造方法
JP2016062996A (ja) 2014-09-16 2016-04-25 株式会社東芝 光検出器
US9659980B2 (en) 2014-12-19 2017-05-23 Sensl Technologies Ltd Semiconductor photomultiplier
JP6469213B2 (ja) 2015-03-31 2019-02-13 浜松ホトニクス株式会社 半導体装置
US9502350B1 (en) 2016-01-28 2016-11-22 International Business Machines Corporation Interconnect scaling method including forming dielectric layer over subtractively etched first conductive layer and forming second conductive material on dielectric layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006215062A (ja) * 2005-02-01 2006-08-17 Sharp Corp 液晶表示パネル、液晶表示装置、および液晶表示パネルの製造方法
JP2007305955A (ja) * 2006-04-10 2007-11-22 Toshiba Corp 半導体装置及びその製造方法
JP2008277371A (ja) * 2007-04-26 2008-11-13 Sony Corp 半導体装置、電子機器、および半導体装置の製造方法

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