JP6469213B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6469213B2
JP6469213B2 JP2017510236A JP2017510236A JP6469213B2 JP 6469213 B2 JP6469213 B2 JP 6469213B2 JP 2017510236 A JP2017510236 A JP 2017510236A JP 2017510236 A JP2017510236 A JP 2017510236A JP 6469213 B2 JP6469213 B2 JP 6469213B2
Authority
JP
Japan
Prior art keywords
hole
insulating layer
opening
region
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017510236A
Other languages
English (en)
Other versions
JPWO2016159322A1 (ja
Inventor
篤司 石田
篤司 石田
暢郎 細川
暢郎 細川
輝昌 永野
輝昌 永野
馬場　隆
隆 馬場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hamamatsu Photonics KK
Original Assignee
Hamamatsu Photonics KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hamamatsu Photonics KK filed Critical Hamamatsu Photonics KK
Publication of JPWO2016159322A1 publication Critical patent/JPWO2016159322A1/ja
Application granted granted Critical
Publication of JP6469213B2 publication Critical patent/JP6469213B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/02002—Arrangements for conducting electric current to or from the device in operations
    • H01L31/02005—Arrangements for conducting electric current to or from the device in operations for device characterised by at least one potential jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0216—Coatings
    • H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0224—Electrodes
    • H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by at least one potential-jump barrier or surface barrier, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier or surface barrier
    • H01L31/103—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier or surface barrier the potential barrier being of the PN homojunction type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by at least one potential-jump barrier or surface barrier, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier or surface barrier
    • H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier or surface barrier the potential barrier working in avalanche mode, e.g. avalanche photodiode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125—Reinforcing structures
    • H01L2224/10126—Bump collar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/111—Manufacture and pre-treatment of the bump connector preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0203—Containers; Encapsulations, e.g. encapsulation of photodiodes

Description

本発明は、半導体装置に関する。
例えば、特許文献１には、ガイガーモードで動作する複数のアバランシェフォトダイオードが設けられた半導体基板と、各アバランシェフォトダイオードからの出力信号を処理する複数の信号処理部が設けられた搭載基板と、を備える半導体装置が記載されている。特許文献１記載の半導体装置では、半導体基板に形成された貫通孔を介して半導体基板の表面側と裏面側との間で電気的な接続が実施されている。
特開２０１３−８９９１９号公報
上述したような半導体装置では、受光面において複数の画素（アバランシェフォトダイオードに相当する）が占める面積の比率を上げることが望まれるものの、アバランシェフォトダイオードごとに貫通孔を設ける場合には、半導体基板において貫通孔が占める体積の比率を抑えたい。その一方で、貫通孔内の配線の断線等を防止して、半導体基板における貫通孔を介した電気的な接続を確実化したい。特に、上述したような半導体装置では、アバランシェフォトダイオードに印加する動作電圧が高くなるため、貫通孔内の配線と半導体基板との間で絶縁の確実化を図りたい。
そこで、本発明は、半導体基板において貫通孔が占める体積の比率を抑えつつ、半導体基板における貫通孔を介した電気的な接続を確実化することができる半導体装置を提供することを目的とする。
本発明の一側面の半導体装置は、互いに対向する第１表面及び第２表面を有し、第１表面から第２表面に至る貫通孔が形成された半導体基板と、第１表面に設けられ、一部が貫通孔の第１表面側の第１開口上に位置する第１配線と、貫通孔の内面及び第２表面に設けられ、貫通孔の第２表面側の第２開口を介して連続する絶縁層と、絶縁層の表面に設けられ、絶縁層の第１表面側の開口において第１配線に電気的に接続された第２配線と、を備え、貫通孔は、垂直孔であり、貫通孔の中心線を含む平面について、中心線の両側の領域のそれぞれに着目した場合において、絶縁層の開口の縁に対応する第１点と、第２開口の縁に対応する第２点とを結ぶ線分を第１線分とし、第２点と、第２開口と絶縁層の表面とが交差する点に対応する第３点とを結ぶ線分を第２線分とし、第３点と第１点とを結ぶ線分を第３線分としたときに、第１線分に対して貫通孔の内面側に位置する絶縁層の第１面積は、第１線分、第２線分及び第３線分によって囲まれる絶縁層の第２面積と、第３線分に対して貫通孔の内面とは反対側に位置する絶縁層の第３面積との和よりも大きい。
この半導体装置では、貫通孔の中心線を含む平面について、中心線の両側の領域のそれぞれに着目した場合に、上述した第１面積が、上述した第２面積と第３面積との和よりも大きく、且つ上述した第３面積が存在するように、絶縁層が設けられている。そのため、絶縁層のうち第２開口の縁を覆う部分の表面の平均傾斜角度が小さく（すなわち、緩やかに）なると共に、当該部分の厚さが確保される。これにより、貫通孔が垂直孔である場合に、第２配線の断線、第２配線と半導体基板との間での電流のリーク等が発生し易くなる第２開口の近傍において、それらの事態が発生することが防止される。また、貫通孔が垂直孔であるため、貫通孔が半導体基板の第１表面から第２表面に向かって広がるテーパ孔である場合に比べ、半導体基板において貫通孔が占める体積の比率が抑えられる。これは、第１配線と第２配線とを接続するために最低限の面積を確保する必要がある貫通孔の第１開口の面積を等しくした場合、テーパ孔は半導体基板の第１表面から第２表面に向かって広がるのに対し、垂直孔は半導体基板の第１表面から第２表面に向かって殆ど広がらないからである。以上により、この半導体装置によれば、半導体基板において貫通孔が占める体積の比率を抑えつつ、半導体基板における貫通孔を介した電気的な接続を確実化することができる。なお、垂直孔とは、貫通孔の内面（貫通孔の内面が円柱面等の曲面の場合には、その曲面の接平面）が第１表面に対して成す角度（すなわち、貫通孔の中心線を含む平面について、中心線の両側の領域のそれぞれに着目した場合に、当該平面と貫通孔の内面との交線が第１表面に対して成す角度の平均値）が８０°〜１００°（より好ましくは８５°〜９５°）である貫通孔を意味する。
本発明の一側面の半導体装置では、第１点での絶縁層の表面の傾斜角度は、第３点での絶縁層の表面の傾斜角度よりも大きくてもよい。これにより、例えば貫通孔が小径化された場合でも、絶縁層のうち第２開口の縁を覆う部分の表面の平均傾斜角度を小さい角度（すなわち、緩やかな角度）に維持しつつ、半導体基板の第１表面側における絶縁層の開口の広さを十分に確保することができる。したがって、絶縁層のうち第２開口の縁を覆う部分での第２配線の断線を防止することができると共に、絶縁層の開口部分での第１配線と第２配線との断線を防止することができる。
本発明の一側面の半導体装置では、貫通孔の内面に設けられた絶縁層の表面の平均傾斜角度は、貫通孔の内面の平均傾斜角度よりも小さくてもよい。これにより、例えば絶縁層が貫通孔の内面に沿って均一な厚さで形成された場合に比べ、半導体基板の第２開口側からの第２配線の形成を容易に且つ確実に実施することができる。なお、貫通孔の内面の平均傾斜角度には、貫通孔の内面（貫通孔の内面が円柱面等の曲面の場合には、その曲面の接平面）が半導体基板の第１表面に直交し、貫通孔の内面が第１表面に対して９０°の角度を成す場合も含まれる。
本発明の一側面の半導体装置では、貫通孔の中心線を含む平面について、中心線の両側の領域のそれぞれに着目した場合に、第１点と、第１開口の縁に対応する第４点との距離は、絶縁層の開口の幅よりも大きくてもよい。例えば、半導体基板の第２開口側から絶縁層に開口を形成する場合、半導体基板の第２表面から絶縁層の第１表面側の開口が離れているため、当該開口のサイズ、位置等がばらつき易い。上述した第１点と第４点との距離を絶縁層の第１表面側の開口の幅よりも大きくすることで、当該開口のサイズ、位置等のばらつきに対するマージンを大きくすることができる。また、第１点と第４点との距離を大きくとることで、絶縁層のうち貫通孔の第２開口の縁を覆う部分を厚くし且つ絶縁層のうち貫通孔の第２開口の縁を覆う部分の表面の平均傾斜角度を小さくする設計が容易となる。なお、絶縁層の第１表面側の開口の幅とは、開口が矩形の場合には開口の対辺間の距離、開口が円形の場合には開口の径を意味する。
本発明の一側面の半導体装置では、第１配線の一部は、第１開口を覆うパッド部であり、第１開口の縁と絶縁層の開口の縁との距離は、第１開口の縁とパッド部の縁との距離よりも大きくてもよい。上述したように、半導体基板の第２開口側から絶縁層に開口を形成する場合、当該開口のサイズ、位置等がばらつき易いものの、第１開口の縁と絶縁層の開口の縁との距離を、第１開口の縁とパッド部の縁との距離よりも大きくすることで、当該開口のサイズ、位置等のばらつきに対するマージンを大きくすることができる。また、第１点と第４点との距離を大きくとることになるで、絶縁層のうち貫通孔の第２開口の縁を覆う部分を厚くし且つ絶縁層のうち貫通孔の第２開口の縁を覆う部分の表面の平均傾斜角度を小さくする設計が容易となる。
本発明の一側面の半導体装置では、貫通孔の深さを第２開口の幅で除した値であるアスペクト比は、１以下であってもよい。これにより、絶縁層の表面に第２配線を容易に且つ確実に形成することができる。また、絶縁層のうち第２開口の縁を覆う部分の表面の平均傾斜角度をより小さく（すなわち、より緩やかに）して、当該部分での第２配線の断線をより確実に防止することができる。更に、絶縁層に開口を容易に且つ確実に形成することができる。なお、貫通孔の深さとは、第１開口と第２開口との距離を意味し、第２開口の幅とは、第２開口が矩形の場合には第２開口の対辺間の距離、第２開口が円形の場合には第２開口の径を意味する。
本発明の一側面の半導体装置では、絶縁層は、樹脂からなってもよい。これにより、上述したような形状を有する絶縁層を容易に且つ確実に形成することができる。
本発明の一側面の半導体装置では、貫通孔の内面に設けられた絶縁層の表面は、連続した面として構成されていてもよい。これにより、絶縁層の表面の全領域で応力集中が緩和されるため、第２配線の断線をより確実に防止することができる。
本発明の一側面の半導体装置では、貫通孔の内面に設けられた絶縁層の表面と、第２表面に設けられた絶縁層の表面とは、連続した面として構成されていてもよい。これにより、絶縁層のうち第２開口の縁を覆う部分の厚さが確保されるため、第２開口の近傍において第２配線と半導体基板との間での電流のリークが発生するのを防止することができる。また、絶縁層のうち第２開口の縁を覆う部分の表面が滑らかになるため、第２開口の近傍において第２配線の断線が発生するのを防止することができる。
本発明の一側面の半導体装置は、複数の第３配線が設けられた第３表面を有し、第３表面が第２表面に対向するように配置された搭載基板を更に備え、半導体基板には、ガイガーモードで動作する複数のアバランシェフォトダイオードが設けられており、貫通孔、第１配線及び第２配線は、複数のアバランシェフォトダイオードのそれぞれに対応するように設けられており、複数のアバランシェフォトダイオードのそれぞれは、対応する第１配線を介して、対応する第２配線に電気的に接続されており、複数の第３配線のそれぞれは、バンプ電極を介して、対応する第２配線に電気的に接続されていてもよい。このような半導体装置では、受光面において複数の画素（アバランシェフォトダイオードに相当する）が占める面積の比率を上げることが望まれるものの、アバランシェフォトダイオードごとに貫通孔を設ける場合には、半導体基板において貫通孔が占める体積の比率を抑えたい。その一方で、貫通孔内の配線の断線等を防止して、半導体基板における貫通孔を介した電気的な接続を確実化したい。特に、このような半導体装置では、アバランシェフォトダイオードに印加する動作電圧が高くなるため、貫通孔内の配線と半導体基板との間で絶縁の確実化を図りたい。この半導体装置によれば、上述したように、半導体基板において貫通孔が占める体積の比率を抑えつつ、半導体基板における貫通孔を介した電気的な接続を確実化することができるので、半導体基板において貫通孔が占める体積の比率を抑えること、半導体基板における貫通孔を介した電気的な接続を確実化すること、及び貫通孔内の配線と半導体基板との間で絶縁の確実化を図ることを実現することができる。
本発明によれば、半導体基板において貫通孔が占める体積の比率を抑えつつ、半導体基板における貫通孔を介した電気的な接続を確実化することができる半導体装置を提供することが可能となる。
図１は、本発明の一実施形態の半導体装置の斜視図である。 図２は、図１の半導体装置の断面図である。 図３は、図１の半導体装置の半導体光検出素子の平面図である。 図４は、図１の半導体装置の半導体光検出素子の底面図である。 図５は、図１の半導体装置の搭載基板の平面図である。 図６は、図１の半導体装置の回路図である。 図７は、図１の半導体装置の部分断面図である。 図８は、図１の半導体装置の貫通孔及びその周辺部分の断面図である。 図９は、図１の半導体装置の貫通孔及びその周辺部分の断面図である。 図１０は、参考形態の半導体装置の部分断面図である。 図１１は、図１０の半導体装置の貫通孔及びその周辺部分の断面図である。 図１２の（ａ）及び（ｂ）は、図１０の半導体装置の製造方法における複数の工程を説明するための断面図である。 図１３の（ａ）及び（ｂ）は、図１０の半導体装置の製造方法における複数の工程を説明するための断面図である。 図１４の（ａ）及び（ｂ）は、図１０の半導体装置の製造方法における複数の工程を説明するための断面図である。 図１５は、図１０の半導体装置の変形例の部分断面図である。 図１６は、図１０の半導体装置の変形例の部分断面図である。 図１７は、図１０の半導体装置の変形例の部分断面図である。
以下、本発明の実施形態について、図面を参照して詳細に説明する。なお、各図において同一又は相当部分には同一符号を付し、重複する説明を省略する。
［半導体装置の構成］
図１に示されるように、半導体装置１は、半導体光検出素子１１０と、搭載基板１２０と、光透過基板１３０と、を備えている。搭載基板１２０は、半導体光検出素子１１０に対向するように配置されている。光透過基板１３０は、半導体光検出素子１１０に対向するように配置されている。半導体光検出素子１１０は、搭載基板１２０と光透過基板１３０との間に配置されている。
半導体光検出素子１１０は、表面入射型のフォトダイオードアレイＰＤＡ１からなる。フォトダイオードアレイＰＤＡ１は、平面視において（光透過基板１３０と半導体光検出素子１１０とが互いに対向する方向から見た場合に）矩形の形状を呈する半導体基板２を有している。図２に示されるように、半導体基板２は、互いに対向する主面（第１表面）２ａ及び主面（第２表面）２ｂを有している。半導体基板２は、ＳｉからなるＮ型（第１導電型）の半導体基板である。
フォトダイオードアレイＰＤＡ１は、半導体基板２に形成された複数のアバランシェフォトダイオードＡＰＤを含んでいる。１つのアバランシェフォトダイオードＡＰＤは、フォトダイオードアレイＰＤＡ１における１つの画素を構成している。各アバランシェフォトダイオードＡＰＤは、各クエンチング抵抗Ｒ１と直列に接続されると共に、互いに並列に接続されている。各アバランシェフォトダイオードＡＰＤには、電源から逆バイアス電圧が印加される。アバランシェフォトダイオードＡＰＤからの出力電流は、後述する信号処理部ＳＰによって検出される。
各アバランシェフォトダイオードＡＰＤは、Ｐ型（第２導電型）の第１半導体領域１ＰＡと、Ｐ型（第２導電型）の第２半導体領域１ＰＢと、を有している。第１半導体領域１ＰＡは、半導体基板２における主面２ａ側の領域に形成されている。第２半導体領域１ＰＢは、第１半導体領域１ＰＡ内に形成されており、第１半導体領域１ＰＡよりも高い不純物濃度を有している。第２半導体領域１ＰＢは、平面視において多角形（本実施形態では、八角形）の形状を呈している。第１半導体領域１ＰＡの深さは、第２半導体領域１ＰＢよりも深い。
半導体基板２は、Ｎ型（第１導電型）の半導体領域１ＰＣを有している。半導体領域１ＰＣは、半導体基板２における主面２ａ側の領域のうち、後述する貫通孔７に対応する位置に形成されている。半導体領域１ＰＣは、Ｎ型の半導体基板２とＰ型の第１半導体領域１ＰＡとの間に形成されるＰＮ接合が、貫通孔７に露出するのを防ぐ。
図２、図３及び図７に示されるように、各アバランシェフォトダイオードＡＰＤは、第１配線３を有している。第１配線３は、酸化膜４を介して、半導体基板２の主面２ａ上に形成されている。第１配線３は、酸化膜４に形成された開口を介して、第２半導体領域１ＰＢに接続されている。第１配線３は、平面視において貫通孔７上に配置されたパッド部３ａを有している。第１半導体領域１ＰＡは、第２半導体領域１ＰＢを介して第１配線３に電気的に接続されている。なお、図３では、図２に示された酸化膜４が省略されている。
図２、図４及び図７に示されるように、各アバランシェフォトダイオードＡＰＤは、第２配線８を有している。第２配線８は、絶縁層１０を介して、貫通孔７の内面及び半導体基板２の主面２ｂに形成されている。第２配線８は、平面視において第２半導体領域１ＰＢと重複するように半導体基板２の主面２ｂ上に配置されたパッド部８ａを有している。半導体基板２の主面２ｂには、半導体基板２に電気的に接続された電極（図示省略）が形成されている。なお、図４では、図２に示された樹脂保護層２１が省略されている。
図２及び図７に示されるように、貫通孔７は、アバランシェフォトダイオードＡＰＤごとに設けられている。各アバランシェフォトダイオードＡＰＤにおいて、第１配線３と第２配線８とは、貫通孔７を介して互いに電気的に接続されている。
図３に示されるように、貫通孔７は、平面視においてアバランシェフォトダイオードＡＰＤ間の領域に配置されている。本実施形態では、アバランシェフォトダイオードＡＰＤは、第１方向にＭ行（Ｍは自然数）且つ第１方向に直交する第２方向にＮ列（Ｎは自然数）で２次元状に配列されている。貫通孔７は、４つの第１半導体領域１ＰＡに囲まれた領域に配置されている。貫通孔７は、アバランシェフォトダイオードＡＰＤごとに設けられているため、第１方向にＭ行且つ第２方向にＮ列で２次元状に配列されている。
第１配線３及び第２配線８は、Ａｌ等の金属からなる。半導体基板２がＳｉからなる場合には、電極材料としては、Ａｌの他に、Ａｕ、Ｃｕ、Ｔｉ、Ｎｉ、Ｐｔ、又はそれらの積層物等を用いてもよい。第１配線３及び第２配線８の形成方法としては、スパッタ法を用いることができる。
半導体基板２がＳｉからなる場合には、Ｐ型不純物として、Ｂ等の３族元素が用いられ、Ｎ型不純物としては、Ｎ、Ｐ、Ａｓ等の５族元素が用いられる。半導体の導電型であるＮ型とＰ型とが互いに置換されて素子が構成されても、当該素子を同等に機能させることができる。これらの不純物の添加方法としては、拡散法、イオン注入法等を用いることができる。
酸化膜４の材料としては、ＳｉＯ２等を用いることができる。ＳｉＯ２からなる酸化膜４の形成方法としては、ＣＶＤ（Chemical Vapor Deposition）、熱酸化法、スパッタ法等を用いることができる。なお、酸化膜４に替えて、ＳｉＮ等、他の絶縁材料からなる絶縁膜が設けられていてもよい。
図２に示されるように、搭載基板１２０は、互いに対向する主面（第３表面）１２０ａ及び主面１２０ｂを有している。搭載基板１２０は、平面視において矩形の形状を呈している。主面１２０ａは、半導体基板２の主面２ｂに対向している。搭載基板１２０は、主面１２０ａ上に形成された複数の第３配線１２１を有している。第３配線１２１は、第２配線８のパッド部８ａに対向するように、主面１２０ａ上に配置されている。
半導体基板２の側面２ｃと搭載基板１２０の側面１２０ｃとは、面一とされている。すなわち、平面視において、半導体基板２の外縁と搭載基板１２０の外縁とは、一致している。
第２配線８と第３配線１２１とは、バンプ電極である取出し電極９を介して、互いに電気的に接続されている。これにより、第２半導体領域１ＰＢは、第１配線３、第２配線８及び取出し電極９を介して、第３配線１２１に電気的に接続されている。
第３配線１２１は、第１配線３及び第２配線８と同様に、Ａｌ等の金属からなる。電極材料としては、Ａｌの他に、Ａｕ、Ｃｕ、Ｔｉ、Ｎｉ、Ｐｔ、又はそれらの積層物等を用いてもよい。取出し電極９は、半田等からなる。
取出し電極９は、ＵＢＭ（Under Bump Metal）を介して、第２配線８のパッド部８ａ上に形成されている。ＵＢＭは、取出し電極９との電気的且つ物理的な接続に優れた材料からなる。ＵＢＭの形成方法としては、無電解めっき法等を用いることができる。取出し電極９の形成方法としては、半田ボールを搭載する手法、印刷法等を用いることができる。
図５に示されるように、搭載基板１２０は、複数のクエンチング抵抗Ｒ１と、複数の信号処理部ＳＰと、を有している。搭載基板１２０は、ＡＳＩＣ（Application Specific Integrated Circuit）を構成している。なお、図５では、図２に示されたパッシベーション膜１２２が省略されている。
各クエンチング抵抗Ｒ１は、主面１２０ａ上に配置されている。各クエンチング抵抗Ｒ１の一方端は、対応する第３配線１２１に接続されており、各クエンチング抵抗Ｒ１の他方端は、コモン電極ＣＥに接続されている。各クエンチング抵抗Ｒ１は、パッシブクエンチング回路を構成している。コモン電極ＣＥには、複数のクエンチング抵抗Ｒ１が並列に接続されている。
各信号処理部ＳＰは、主面１２０ａ上に配置されている。各信号処理部ＳＰの入力端は、対応する第３配線１２１に接続され、各信号処理部ＳＰの出力端は、対応する信号線ＴＬに接続されている。各信号処理部ＳＰには、第１配線３、第２配線８、取出し電極９及び第３配線１２１を介して、各アバランシェフォトダイオードＡＰＤからの出力信号が入力される。各信号処理部ＳＰは、各アバランシェフォトダイオードＡＰＤからの出力信号を処理する。信号処理部ＳＰは、各アバランシェフォトダイオードＡＰＤからの出力信号をデジタルパルスに変換するＣＭＯＳ回路を含んでいる。
搭載基板１２０の主面１２０ａ上には、取出し電極９に対応する位置に開口が形成されたパッシベーション膜１２２が配置されている。パッシベーション膜１２２は、ＳｉＮ等からなる。パッシベーション膜１２２の形成方法としては、ＣＶＤ（Chemical Vapor Deposition）法等を用いることができる。
図２に示されるように、光透過基板１３０は、互いに対向する主面１３０ａ及び主面１３０ｂを有している。光透過基板１３０は、平面視において矩形の形状を呈している。光透過基板１３０は、ガラス等の光透過性材料からなる。主面１３０ｂは、半導体基板２の主面２ａに対向している。光透過基板１３０と半導体光検出素子１１０とは、光学接着剤からなる接着層６によって光学的且つ物理的に接続されている。なお、光透過基板１３０の主面１３０ａには、光学接着剤によってシンチレータが光学的且つ物理的に接続される場合がある。その場合、シンチレータからのシンチレーション光は、光透過基板１３０を透過して、半導体光検出素子１１０に入射する。
半導体基板２の側面２ｃと光透過基板１３０の側面１３０ｃとは、面一とされている。すなわち、平面視において、半導体基板２の外縁と光透過基板１３０の外縁とは、一致している。
以上のように構成された半導体装置１（半導体光検出素子１１０）では、Ｎ型の半導体基板２とＰ型の第１半導体領域１ＰＡとの間に、ＰＮ接合が構成されることで、アバランシェフォトダイオードＡＰＤが形成されている。半導体基板２は、主面２ｂに形成された電極（図示省略）に電気的に接続されており、第１半導体領域１ＰＡは、第２半導体領域１ＰＢを介して、第１配線３に電気的に接続されている。図６に示されるように、クエンチング抵抗Ｒ１は、アバランシェフォトダイオードＡＰＤに対して直列に接続されている。
フォトダイオードアレイＰＤＡ１においては、各アバランシェフォトダイオードＡＰＤをガイガーモードで動作させる。ガイガーモードでは、アバランシェフォトダイオードＡＰＤのブレークダウン電圧よりも大きな逆方向電圧（逆バイアス電圧）をアバランシェフォトダイオードＡＰＤのアノード／カソード間に印加する。すなわち、アノードには（−）電位Ｖ１を、カソードには（＋）電位Ｖ２を印加する。これらの電位の極性は相対的なものであり、一方の電位をグランド電位とすることも可能である。
アノードはＰ型の第１半導体領域１ＰＡであり、カソードはＮ型の半導体基板２である。アバランシェフォトダイオードＡＰＤに光（フォトン）が入射すると、基板内部で光電変換が行われて光電子が発生する。第１半導体領域１ＰＡのＰＮ接合界面の近傍領域において、アバランシェ増倍が行われ、増幅された電子群は半導体基板２の裏面に形成された電極に向けて流れる。すなわち、半導体光検出素子１１０（フォトダイオードアレイＰＤＡ１）のいずれかの画素（アバランシェフォトダイオードＡＰＤ）に光（フォトン）が入射すると、増倍されて、信号として第３配線１２１から取り出されて、対応する信号処理部ＳＰに入力される。
［貫通孔及びその周辺部分の構成］
図７に示されるように、半導体基板２には、主面２ａから主面２ｂに至る貫通孔７が形成されている。貫通孔７の第１開口７ａは、半導体基板２の主面２ａに位置しており、貫通孔７の第２開口７ｂは、半導体基板２の主面２ｂに位置している。第１開口７ａは、酸化膜４に形成された開口４ａと連続しており、第１配線３のパッド部３ａによって覆われている。つまり、貫通孔７の第１開口７ａ上には、第１配線３の一部であるパッド部３ａが位置している。
貫通孔７は、垂直孔である。すなわち、貫通孔７の内面７ｃ（貫通孔７の内面７ｃが円柱面等の曲面の場合には、その曲面の接平面）が主面２ａに対して成す角度（すなわち、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの両側の領域のそれぞれに着目した場合に、当該平面と貫通孔７の内面７ｃとの交線が主面２ａに対して成す角度の平均値）は、８０°〜１００°（より好ましくは８５°〜９５°）となっている。本実施形態では、貫通孔７は、主面２ａ，２ｂに直交する中心線ＣＬを有する円柱状に形成されている。この場合、貫通孔７の内面７ｃは、主面２ａ，２ｂに直交する面であり、貫通孔７の内面７ｃが主面２ａに対して成す角度は、９０°となっている。
貫通孔７のアスペクト比は、１以下である。アスペクト比とは、貫通孔７の深さ（第１開口７ａと第２開口７ｂとの距離）を第２開口７ｂの幅（第２開口７ｂが矩形の場合には第２開口７ｂの対辺間の距離、第２開口７ｂが円形の場合には第２開口７ｂの径）で除した値である。一例として、貫通孔７の深さは２０μｍであり、第２開口７ｂの幅は３０μｍである。この場合、アスペクト比は０．６６７となる。なお、円柱状、四角柱状等の形状を有する貫通孔７は、例えばドライエッチングによって形成される。
貫通孔７の内面７ｃ及び半導体基板２の主面２ｂには、樹脂からなる絶縁層１０が設けられている。絶縁層１０は、貫通孔７の第２開口７ｂを介して連続している。絶縁層１０は、貫通孔７の内側において、酸化膜４の開口４ａを介して第１配線３のパッド部３ａに至っており、半導体基板２の主面２ａ側に開口１０ａを有している。絶縁層１０の表面１０ｂ（貫通孔７の内面７ｃ及び半導体基板２の主面２ｂとは反対側の表面）には、第２配線８が設けられている。第２配線８は、絶縁層１０の開口１０ａにおいて第１配線３のパッド部３ａに電気的に接続されている。第２配線８は、バンプ電極である取出し電極９が配置されたパッド部８ａを除いて、樹脂保護層２１によって覆われている。
上述した絶縁層１０について、図８及び図９を参照しつつ、より詳細に説明する。なお、図８及び図９においては、光透過基板５、接着層６、取出し電極９及び樹脂保護層２１等が省略されている。また、図８及び図９においては、各構成の上下が図７の場合とは逆向きに示されている。
図８に示されるように、絶縁層１０の表面１０ｂは、貫通孔７の内側において第１開口７ａに至る第１領域１１と、貫通孔７の内側において第２開口７ｂに至る第２領域１２と、貫通孔７の外側において半導体基板２の主面２ｂに対向する第３領域１３と、を含んでいる。
第１領域１１は、半導体基板２の主面２ａから主面２ｂに向かって広がるテーパ状の領域である。第１領域１１は、平均傾斜角度αを有している。第１領域１１の平均傾斜角度αとは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と第１領域１１との交線が主面２ａに対して成す角度の平均値である。当該交線が直線の場合には、その直線と主面２ａとの成す角度が、第１領域１１の平均傾斜角度αとなる。当該交線が曲線の場合には、その曲線の接線と主面２ａとの成す角度の平均値が、第１領域１１の平均傾斜角度αとなる。第１領域１１の平均傾斜角度αは、０°よりも大きく９０°よりも小さい。
第２領域１２は、半導体基板２の主面２ａから主面２ｂに向かって広がるテーパ状の領域である。第２領域１２は、平均傾斜角度βを有している。第２領域１２の平均傾斜角度βとは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と第２領域１２との交線が主面２ａに対して成す角度の平均値である。当該交線が直線の場合には、その直線と主面２ａとの成す角度が、第２領域１２の平均傾斜角度βとなる。当該交線が曲線の場合には、その曲線の接線と主面２ａとの成す角度の平均値が、第２領域１２の平均傾斜角度βとなる。第２領域１２の平均傾斜角度βは、０°よりも大きく９０°よりも小さい。
第２領域１２の平均傾斜角度βは、第１領域１１の平均傾斜角度αよりも小さい。つまり、第２領域１２は、第１領域１１よりも緩やかな傾斜を有する領域である。また、第２領域１２の平均傾斜角度βは、貫通孔７の内面７ｃの平均傾斜角度γ（この場合には、９０°）よりも小さい。つまり、第２領域１２は、貫通孔７の内面７ｃよりも緩やかな傾斜を有する領域である。本実施形態では、第１領域１１の平均傾斜角度αは、第２領域１２の平均傾斜角度βよりも貫通孔７の内面７ｃの平均傾斜角度γに近い。ここでは、貫通孔７の内面７ｃの平均傾斜角度γ＞第１領域１１の平均傾斜角度α＞第２領域１２の平均傾斜角度βとなっている。貫通孔７の内面７ｃの平均傾斜角度γとは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と内面７ｃとの交線が主面２ａに対して成す角度の平均値である。当該交線が直線の場合には、その直線と主面２ａとの成す角度が、貫通孔７の内面７ｃの平均傾斜角度γとなる。当該交線が曲線の場合には、その曲線の接線と主面２ａとの成す角度の平均値が、貫通孔７の内面７ｃの平均傾斜角度γとなる。
絶縁層１０の表面１０ｂは、第４領域１４と、第５領域１５と、を更に含んでいる。第１領域１１は、貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂのうち、第４領域１４よりも貫通孔７の第１開口７ａ側（貫通孔７の中心線ＣＬに平行な方向における第１開口７ａ側）の領域である。第２領域１２は、貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂのうち、第４領域１４よりも貫通孔７の第２開口７ｂ側（貫通孔７の中心線ＣＬに平行な方向における第２開口７ｂ側）の領域であって、第４領域１４と第５領域１５との間の領域である。
第４領域１４は、第１領域１１と第２領域１２とを連続的に接続するように湾曲している。つまり、第４領域１４は、丸みを帯びた曲面であり、第１領域１１と第２領域１２とを滑らかに接続している。ここで、第４領域１４が存在しないと仮定し、第１領域１１を半導体基板２の主面２ｂ側に延在させ、第２領域１２を半導体基板２の主面２ａ側に延在させると、第１領域１１と第２領域１２とによって交線（角、屈曲箇所）が形成される。第４領域１４は、当該交線（角、屈曲箇所）をＲ面取りしたときに形成される曲面に相当する。第４領域１４は、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と表面１０ｂとの交線のうち、第１領域１１に対応する部分と第２領域１２に対応する部分との間において、貫通孔７の内面７ｃとは反対側に凸状に湾曲する部分である。
第５領域１５は、貫通孔７の第２開口７ｂの縁に沿っており、第２領域１２と第３領域１３とを連続的に接続するように湾曲している。つまり、第５領域１５は、丸みを帯びた曲面であり、第２領域１２と第３領域１３とを滑らかに接続している。ここで、第５領域１５が存在しないと仮定し、第２領域１２を半導体基板２の主面２ｂ側に延在させ、第３領域１３を貫通孔７の中心線ＣＬに向かって延在させると、第２領域１２と第３領域１３とによって交線（角、屈曲箇所等）が形成される。第５領域１５は、当該交線（角、屈曲箇所等）をＲ面取りしたときに形成される曲面に相当する。第５領域１５は、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と表面１０ｂとの交線のうち、第２領域１２に対応する部分と第３領域１３に対応する部分との間において、貫通孔７の第２開口７ｂの縁とは反対側に凸状に湾曲する部分である。
本実施形態では、少なくとも、第４領域１４、第２領域１２及び第５領域１５は、貫通孔７の内面７ｃとは反対側に凸状に湾曲した曲面である。第３領域１３は、半導体基板２の主面２ｂに略平行な平面である。上述したように、第４領域１４が第１領域１１と第２領域１２とを連続的に接続するように湾曲しており、第５領域１５が第２領域１２と第３領域１３とを連続的に接続するように湾曲しているので、絶縁層１０の表面１０ｂは、連続した面（面と面との交線（角、屈曲箇所等）といった不連続箇所が存在せず、各領域１１，１２，１３，１４，１５が滑らかに接続された面）となっている。
貫通孔７の内面７ｃに設けられた絶縁層１０の平均厚さは、半導体基板２の主面２ｂに設けられた絶縁層１０の平均厚さよりも大きい。貫通孔７の内面７ｃに設けられた絶縁層１０の平均厚さとは、内面７ｃに垂直な方向における絶縁層１０の厚さの平均値である。半導体基板２の主面２ｂに設けられた絶縁層１０の平均厚さとは、主面２ｂに垂直な方向における絶縁層１０の厚さの平均値である。
半導体基板２の主面２ａ，２ｂに平行な方向において、絶縁層１０のうち第１領域１１に対応する部分の平均厚さは、絶縁層１０のうち第２領域１２に対応する部分の平均厚さよりも大きい。半導体基板２の主面２ａ，２ｂに平行な方向において、絶縁層１０のうち第１領域１１に対応する部分の平均厚さとは、当該方向における第１領域１１と貫通孔７の内面７ｃとの距離の平均値である。半導体基板２の主面２ａ，２ｂに平行な方向において、絶縁層１０のうち第２領域１２に対応する部分の平均厚さとは、当該方向における第２領域１２と貫通孔７の内面７ｃとの距離の平均値である。
絶縁層１０では、第１領域１１は、貫通孔７の内面７ｃに設けられた絶縁層１０のうち、半導体基板２の主面２ａから高さＨを有する部分の表面である。高さＨは、半導体基板２の厚さ（すなわち、主面２ａと主面２ｂとの距離）と半導体基板２の主面２ｂに設けられた絶縁層１０の平均厚さとの和Ｄの２／３以下である。
絶縁層１０では、絶縁層１０の開口１０ａの縁及び貫通孔７の第２開口７ｂの縁を通る面Ｓを境界面として、面Ｓに対して貫通孔７の内面７ｃ側の部分Ｐ１、及び面Ｓに対して貫通孔７の内面７ｃとは反対側の部分Ｐ２に着目すると、部分Ｐ１の体積は、部分Ｐ２の体積よりも大きい。また、絶縁層１０では、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目すると、三角形Ｔ１の面積は、三角形Ｔ２の面積よりも大きい。三角形Ｔ１は、貫通孔７の中心線ＣＬを含む平面において（つまり、図８の断面において）、貫通孔７の第１開口７ａの縁、貫通孔７の第２開口７ｂの縁、及び絶縁層１０の開口１０ａの縁を頂点とする三角形である。三角形Ｔ２は、貫通孔７の中心線ＣＬを含む平面において（つまり、図８の断面において）、絶縁層１０の開口１０ａの縁、貫通孔７の第２開口７ｂの縁、及び第４領域１４の頂部を頂点とする三角形である。
ここで、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの両側の領域のそれぞれに着目した場合について述べる。図９に示されるように、絶縁層１０の開口１０ａの縁に対応する点を第１点Ｘ１とし、貫通孔７の第２開口７ｂの縁に対応する点を第２点Ｘ２とし、貫通孔７の第２開口７ｂ（すなわち、主面２ｂの延長線）と絶縁層１０の表面１０ｂとが交差する点を第３点Ｘ３とし、貫通孔７の第１開口７ａの縁に対応する点を第４点Ｘ４とする。そして、第１点Ｘ１と第２点Ｘ２とを結ぶ線分を第１線分Ｓ１とし、第２点Ｘ２と第３点Ｘ３とを結ぶ線分を第２線分Ｓ２とし、第３点Ｘ３と第１点Ｘ１とを結ぶ線分を第３線分Ｓ３とする。
このとき、第１線分Ｓ１に対して貫通孔７の内面７ｃ側に位置する絶縁層１０の第１面積Ａ１は、第１線分Ｓ１、第２線分Ｓ２及び第３線分Ｓ３によって囲まれる絶縁層１０の第２面積Ａ２と、第３線分Ｓ３に対して貫通孔７の内面７ｃとは反対側に位置する絶縁層１０の第３面積Ａ３との和よりも大きい。
また、第１点Ｘ１での絶縁層１０の表面１０ｂの傾斜角度θ１は、第３点Ｘ３での絶縁層１０の表面１０ｂの傾斜角度θ２よりも大きい。第１点Ｘ１での絶縁層１０の表面１０ｂの傾斜角度θ１とは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と絶縁層１０の表面１０ｂとの交線に第１点Ｘ１で接する直線（接線）と主面２ａとの成す角度である。この傾斜角度θ１は、０°よりも大きく９０°よりも小さい。第３点Ｘ３での絶縁層１０の表面１０ｂの傾斜角度θ２とは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と絶縁層１０の表面１０ｂとの交線に第３点Ｘ３で接する直線（接線）と主面２ａとの成す角度である。この傾斜角度θ２は、０°よりも大きく９０°よりも小さい。
また、貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂの平均傾斜角度θは、貫通孔７の内面７ｃの平均傾斜角度γよりも小さい。貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂの平均傾斜角度θとは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂ（すなわち、第１開口７ａと第２開口７ｂとの間に位置する絶縁層１０の表面１０ｂ）との交線が主面２ａに対して成す角度の平均値である。この平均傾斜角度θは、０°よりも大きく９０°よりも小さい。貫通孔７の内面７ｃの平均傾斜角度γは、上述したとおりである。
また、第１点Ｘ１と第４点Ｘ４との距離Ｄ１は、絶縁層１０の開口１０ａの幅Ｗよりも大きい。なお、絶縁層１０の開口１０ａの幅とは、開口１０ａが矩形の場合には開口１０ａの対辺間の距離、開口１０ａが円形の場合には開口１０ａの径を意味する。また、貫通孔７の第１開口７ａの縁と絶縁層１０の開口１０ａの縁との距離Ｄ２は、貫通孔７の第１開口７ａの縁と第１配線３のパッド部３ａの縁との距離Ｄ３よりも大きい。
［作用及び効果］
半導体装置１では、図９に示されるように、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの両側の領域のそれぞれに着目した場合に、上述した第１面積Ａ１が、上述した第２面積Ａ２と第３面積Ａ３との和よりも大きく、且つ上述した第３面積Ａ３が存在するように、絶縁層１０が設けられている。そのため、絶縁層１０のうち貫通孔７の第２開口７ｂの縁を覆う部分の表面の平均傾斜角度が小さく（すなわち、緩やかに）なると共に、当該部分の厚さが確保される。これにより、貫通孔７が垂直孔である場合に、第２配線８の断線、第２配線８と半導体基板２との間での電流のリーク等が発生し易くなる貫通孔７の第２開口７ｂの近傍において、それらの事態が発生することが防止される。また、貫通孔７が垂直孔であるため、貫通孔７が半導体基板２の主面２ａから主面２ｂに向かって広がるテーパ孔である場合に比べ、半導体基板２において貫通孔７が占める体積の比率が抑えられる。これは、第１配線３と第２配線８とを接続するために最低限の面積を確保する必要がある貫通孔７の第１開口７ａの面積を等しくした場合、テーパ孔は半導体基板２の主面２ａから主面２ｂに向かって広がるのに対し、垂直孔は半導体基板２の主面２ａから主面２ｂに向かって殆ど広がらないからである。以上により、半導体装置１によれば、半導体基板２において貫通孔７が占める体積の比率を抑えつつ、半導体基板２における貫通孔７を介した電気的な接続を確実化することができる。
半導体装置１では、第１点Ｘ１での絶縁層１０の表面１０ｂの傾斜角度θ１が、第３点Ｘ３での絶縁層１０の表面１０ｂの傾斜角度θ２よりも大きい。これにより、例えば貫通孔７が小径化された場合でも、絶縁層１０のうち貫通孔７の第２開口７ｂの縁を覆う部分の表面１０ｂの平均傾斜角度を小さい角度（すなわち、緩やかな角度）に維持しつつ、半導体基板２の主面２ａ側における絶縁層１０の開口１０ａの広さを十分に確保することができる。したがって、絶縁層１０のうち貫通孔７の第２開口７ｂの縁を覆う部分での第２配線８の断線を防止することができると共に、絶縁層１０の開口１０ａ部分での第１配線３と第２配線８との断線を防止することができる。
半導体装置１では、貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂの平均傾斜角度θが、貫通孔７の内面７ｃの平均傾斜角度γよりも小さい。これにより、例えば絶縁層１０が貫通孔７の内面７ｃに沿って均一な厚さで形成された場合に比べ、半導体基板２の第２開口７ｂ側からの第２配線８の形成を容易に且つ確実に実施することができる。
半導体装置１では、第１点Ｘ１と第４点Ｘ４との距離Ｄ１が、絶縁層１０の開口１０ａの幅Ｗよりも大きい。例えば、半導体基板２の第２開口７ｂ側から絶縁層１０に開口１０ａを形成する場合、半導体基板２の主面２ｂから絶縁層１０の主面２ａ側の開口１０ａが離れているため、当該開口１０ａのサイズ、位置等がばらつき易い。上述した第１点Ｘ１と第４点Ｘ４との距離Ｄ１を絶縁層１０の主面２ａ側の開口１０ａの幅Ｗよりも大きくすることで、当該開口１０ａのサイズ、位置等のばらつきに対するマージンを大きくすることができる。また、第１点Ｘ１と第４点Ｘ４との距離Ｄ１を大きくとることで、絶縁層１０のうち貫通孔７の第２開口７ｂの縁を覆う部分を厚くし且つ絶縁層１０のうち貫通孔７の第２開口７ｂの縁を覆う部分の表面１０ｂの平均傾斜角度を小さくする設計が容易となる。
半導体装置１では、貫通孔７の第１開口７ａの縁と絶縁層１０の開口１０ａの縁との距離Ｄ２が、貫通孔７の第１開口７ａの縁と第１配線３のパッド部３ａの縁との距離Ｄ３よりも大きい。上述したように、半導体基板２の第２開口７ｂ側から絶縁層１０に開口１０ａを形成する場合、当該開口１０ａのサイズ、位置等がばらつき易いものの、第１開口７ａの縁と絶縁層１０の開口１０ａの縁との距離Ｄ１を、第１開口７ａの縁とパッド部３ａの縁との距離Ｄ３よりも大きくすることで、当該開口１０ａのサイズ、位置等のばらつきに対するマージンを大きくすることができる。また、第１点Ｘ１と第４点Ｘ４との距離Ｄ１を大きくとるになるので、絶縁層１０のうち貫通孔７の第２開口７ｂの縁を覆う部分を厚くし且つ絶縁層１０のうち貫通孔７の第２開口７ｂの縁を覆う部分の表面１０ｂの平均傾斜角度を小さくする設計が容易となる。
なお、第１点Ｘ１と第４点Ｘ４との距離Ｄ１が、絶縁層１０の開口１０ａの幅Ｗよりも大きいこと、及び、貫通孔７の第１開口７ａの縁と絶縁層１０の開口１０ａの縁との距離Ｄ２が、貫通孔７の第１開口７ａの縁と第１配線３のパッド部３ａの縁との距離Ｄ３よりも大きいことの少なくとも１つを満たせば、満たしている部分において、上述した効果が奏される。
半導体装置１では、貫通孔７の深さを第２開口７ｂの幅で除した値であるアスペクト比が、１以下である。これにより、絶縁層１０の表面１０ｂに第２配線８を容易に且つ確実に形成することができる。また、絶縁層１０のうち第２開口７ｂの縁を覆う部分の表面１０ｂの平均傾斜角度をより小さく（すなわち、より緩やかに）して、当該部分での第２配線８の断線をより確実に防止することができる。更に、絶縁層１０に開口１０ａを容易に且つ確実に形成することができる。
半導体装置１では、絶縁層１０が樹脂からなる。これにより、上述したような形状を有する絶縁層１０を容易に且つ確実に形成することができる。
半導体装置１では、貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂが、連続した面として構成されている。これにより、絶縁層１０の表面１０ｂの全領域で応力集中が緩和されるため、第２配線８の断線をより確実に防止することができる。
半導体装置１では、貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂと、主面２ｂに設けられた絶縁層１０の表面１０ｂとが、連続した面として構成されている。これにより、絶縁層１０のうち貫通孔７の第２開口７ｂの縁を覆う部分の厚さが確保されるため、第２開口７ｂの近傍において第２配線８と半導体基板２との間での電流のリークが発生するのを防止することができる。また、絶縁層１０のうち貫通孔７の第２開口７ｂの縁を覆う部分の表面１０ｂが滑らかになるため、第２開口７ｂの近傍において第２配線８の断線が発生するのを防止することができる。
半導体装置１では、半導体基板２に、ガイガーモードで動作する複数のアバランシェフォトダイオードＡＰＤが設けられている。このような半導体装置１では、受光面において複数の画素（アバランシェフォトダイオードＡＰＤに相当する）が占める面積の比率を上げることが望まれるものの、アバランシェフォトダイオードＡＰＤごとに貫通孔７を設ける場合には、半導体基板２において貫通孔７が占める体積の比率を抑えたい。その一方で、貫通孔７内の配線の断線等を防止して、半導体基板２における貫通孔７を介した電気的な接続を確実化したい。特に、このような半導体装置１では、アバランシェフォトダイオードＡＰＤに印加する動作電圧が高くなるため、貫通孔７内の配線と半導体基板２との間で絶縁の確実化を図りたい。半導体装置１によれば、上述したように、半導体基板２において貫通孔７が占める体積の比率を抑えつつ、半導体基板２における貫通孔７を介した電気的な接続を確実化することができるので、半導体基板２において貫通孔７が占める体積の比率を抑えること、半導体基板２における貫通孔７を介した電気的な接続を確実化すること、及び貫通孔７内の配線と半導体基板２との間で絶縁の確実化を図ることを実現することができる。
［変形例］
以上、本発明の一実施形態について説明したが、本発明は、上記実施形態に限定されるものではない。例えば、絶縁層１０は、樹脂以外の絶縁材料によって形成されていてもよい。また、上記実施形態では、貫通孔７の第１開口７ａが第１配線３のパッド部３ａによって覆われていたが、第１配線３の一部が第１開口７ａ上に位置していればよく、第１配線３が第１開口７ａの全領域を覆っていなくてもよい。また、取出し電極９は、半導体基板２の主面２ｂから突出するように、貫通孔７の内側に配置されていてもよい。その場合、取出し電極９は、貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂに形成された第２配線８に電気的に接続される。したがって、その場合、第２配線８は、半導体基板２の主面２ｂに設けられた絶縁層１０の表面１０ｂに形成されていなくてもよい。
また、搭載基板１２０は、パッシブクエンチング回路（クエンチング抵抗）に替えて、アクティブクエンチング回路を有してもよい。その場合、各アクティブクエンチング回路には、コモン電極ＣＥと信号線ＴＬとが接続される。各アクティブクエンチング回路は、ＣＭＯＳ回路を含み、信号処理部ＳＰとしても機能する。
アクティブクエンチング回路は、各アバランシェフォトダイオードＡＰＤからの出力信号をデジタルパルスに変換すると共に、変換したデジタルパルスを利用してＭＯＳのＯＮ／ＯＦＦ動作を行い、電圧の強制ドロップとリセット動作とを行う。搭載基板１２０がアクティブクエンチング回路を含むことにより、半導体光検出素子１１０がガイガーモードで動作する際の電圧回復時間を低減することができる。
第１半導体領域１ＰＡ及び第２半導体領域１ＰＢのそれぞれの形状は、上述した形状に限定されず、他の形状（例えば、円形状等）であってもよい。また、半導体基板２に形成されるアバランシェフォトダイオードＡＰＤの数（行数及び列数）、配列等は、上述したものに限定されない。
上記実施形態では、半導体基板２の側面２ｃと搭載基板１２０の側面１２０ｃとが面一とされていたが、それに限定されず、例えば、平面視において、搭載基板１２０の外縁が半導体基板２の外縁に対して外側に位置していてもよい。その場合、搭載基板１２０の主面１２０ａの周縁部に形成されたワイヤパッドからワイヤボンディングによって外部に電気的に接続され、信号処理された情報が外部に出力される。
［参考形態の半導体装置］
図１０〜図１７を参照しつつ、参考形態の半導体装置１について説明する。なお、上述した実施形態の半導体装置１における貫通孔７及びその周辺部分は、後述する参考形態の半導体装置１における貫通孔７及びその周辺部分と同様に、製造することができる。
図１０に示されるように、半導体装置１は、互いに対向する主面２ａ及び主面２ｂを有する半導体基板２を備えている。半導体装置１は、例えばカラーセンサ等の光デバイスであり、例えばシリコンからなる半導体基板２の主面２ａにデバイスが構成されている。半導体基板２の主面２ａには、例えばアルミニウムからなる第１配線３が酸化膜４を介して設けられている。酸化膜４において第１配線３のパッド部３ａに対応する部分には、開口４ａが形成されている。半導体基板２の主面２ａには、例えばガラスからなる光透過基板５が接着層６を介して取り付けられている。
半導体基板２には、主面２ａから主面２ｂに至る貫通孔７が形成されている。貫通孔７の第１開口７ａは、半導体基板２の主面２ａに位置しており、貫通孔７の第２開口７ｂは、半導体基板２の主面２ｂに位置している。第１開口７ａは、酸化膜４の開口４ａと連続しており、第１配線３のパッド部３ａによって覆われている。貫通孔７の内面７ｃは、主面２ａから主面２ｂに向かって広がるテーパ状の面である。例えば、貫通孔７は、主面２ａから主面２ｂに向かって広がる四角錐台状に形成されている。なお、貫通孔７の中心線ＣＬに平行な方向から見た場合に、貫通孔７の第１開口７ａの縁と酸化膜４の開口４ａの縁とは、一致している必要はなく、例えば、酸化膜４の開口４ａの縁が貫通孔７の第１開口７ａの縁に対して内側に位置していてもよい。
貫通孔７のアスペクト比は、０．２〜１０である。アスペクト比とは、貫通孔７の深さ（第１開口７ａと第２開口７ｂとの距離）を第２開口７ｂの幅（第２開口７ｂが矩形の場合には第２開口７ｂの対辺間の距離、第２開口７ｂが円形の場合には第２開口７ｂの径）で除した値である。一例として、貫通孔７の深さは３０μｍであり、第２開口７ｂの幅は１３０μｍである。この場合、アスペクト比は０．２３となる。
貫通孔７の内面７ｃ及び半導体基板２の主面２ｂには、絶縁層１０が設けられている。絶縁層１０は、貫通孔７の第２開口７ｂを介して連続している。絶縁層１０は、貫通孔７の内側において、酸化膜４の開口４ａを介して第１配線３のパッド部３ａに至っており、半導体基板２の主面２ａ側に開口１０ａを有している。絶縁層１０の表面１０ｂ（貫通孔７の内面７ｃ及び半導体基板２の主面２ｂとは反対側の表面）には、例えばアルミニウムからなる第２配線８が設けられている。第２配線８は、絶縁層１０の開口１０ａにおいて第１配線３のパッド部３ａに電気的に接続されている。第２配線８は、バンプ電極である取出し電極９が配置されたパッド部８ａを除いて、樹脂保護層２１によって覆われている。なお、樹脂保護層２１に替えて、他の絶縁材料からなる保護層（例えば、酸化膜、窒化膜等）が設けられていてもよい。また、樹脂保護層２１の厚さは、絶縁層１０の厚さと同程度であってもよいし、或いは、絶縁層１０の厚さよりも小さくてもよい。特に、樹脂保護層２１の厚さが絶縁層１０の厚さと同程度であれば、第２配線８及び第３配線２２に作用する応力を低減することができる。
上述した絶縁層１０について、図１１を参照しつつ、より詳細に説明する。なお、図１１においては、光透過基板５、接着層６、取出し電極９及び樹脂保護層２１が省略されている。
図１１に示されるように、絶縁層１０の表面１０ｂは、貫通孔７の内側において第１開口７ａに至る第１領域１１と、貫通孔７の内側において第２開口７ｂに至る第２領域１２と、貫通孔７の外側において半導体基板２の主面２ｂに対向する第３領域１３と、を含んでいる。
第１領域１１は、半導体基板２の主面２ａから主面２ｂに向かって広がるテーパ状の領域である。第１領域１１は、平均傾斜角度αを有している。第１領域１１の平均傾斜角度αとは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と第１領域１１との交線が主面２ａに対して成す角度の平均値である。当該交線が直線の場合には、その直線と主面２ａとの成す角度が、第１領域１１の平均傾斜角度αとなる。当該交線が曲線の場合には、その曲線の接線と主面２ａとの成す角度の平均値が、第１領域１１の平均傾斜角度αとなる。第１領域１１の平均傾斜角度αは、０°よりも大きく９０°よりも小さい。
第２領域１２は、半導体基板２の主面２ａから主面２ｂに向かって広がるテーパ状の領域である。第２領域１２は、平均傾斜角度βを有している。第２領域１２の平均傾斜角度βとは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と第２領域１２との交線が主面２ａに対して成す角度の平均値である。当該交線が直線の場合には、その直線と主面２ａとの成す角度が、第２領域１２の平均傾斜角度βとなる。当該交線が曲線の場合には、その曲線の接線と主面２ａとの成す角度の平均値が、第２領域１２の平均傾斜角度βとなる。第２領域１２の平均傾斜角度βは、０°よりも大きく９０°よりも小さい。
第２領域１２の平均傾斜角度βは、第１領域１１の平均傾斜角度αよりも小さい。つまり、第２領域１２は、第１領域１１よりも緩やかな傾斜を有する領域である。また、第２領域１２の平均傾斜角度βは、貫通孔７の内面７ｃの平均傾斜角度γよりも小さい。つまり、第２領域１２は、貫通孔７の内面７ｃよりも緩やかな傾斜を有する領域である。本実施形態では、第１領域１１の平均傾斜角度αは、第２領域１２の平均傾斜角度βよりも貫通孔７の内面７ｃの平均傾斜角度γに近い。ここでは、第１領域１１の平均傾斜角度α＞貫通孔７の内面７ｃの平均傾斜角度γ＞第２領域１２の平均傾斜角度βとなっている。貫通孔７の内面７ｃの平均傾斜角度γとは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と内面７ｃとの交線が主面２ａに対して成す角度の平均値である。当該交線が直線の場合には、その直線と主面２ａとの成す角度が、貫通孔７の内面７ｃの平均傾斜角度γとなる。当該交線が曲線の場合には、その曲線の接線と主面２ａとの成す角度の平均値が、貫通孔７の内面７ｃの平均傾斜角度γとなる。
絶縁層１０の表面１０ｂは、貫通孔７の内面７ｃとは反対側に凸の最大曲率を有する第４領域１４と、貫通孔７の第２開口７ｂの縁に沿った第５領域１５と、を更に含んでいる。貫通孔７の内面７ｃとは反対側に凸の最大曲率とは、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と表面１０ｂとの交線のうち、貫通孔７の内面７ｃとは反対側に凸状に湾曲した部分の曲率の最大値である。なお、第１領域１１は、貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂのうち、第４領域１４よりも貫通孔７の第１開口７ａ側の領域である。第２領域１２は、貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂのうち、第４領域１４よりも貫通孔７の第２開口７ｂ側の領域（すなわち、第４領域１４と第５領域１５との間の領域）である。
第４領域１４は、第１領域１１と第２領域１２とを連続的に接続するように湾曲している。つまり、第４領域１４は、丸みを帯びた曲面であり、第１領域１１と第２領域１２とを滑らかに接続している。ここで、第４領域１４が存在しないと仮定し、第１領域１１を半導体基板２の主面２ｂ側に延在させ、第２領域１２を半導体基板２の主面２ａ側に延在させると、第１領域１１と第２領域１２とによって交線（角、屈曲箇所）が形成される。第４領域１４は、当該交線（角、屈曲箇所）をＲ面取りしたときに形成される曲面に相当する。第４領域１４は、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と表面１０ｂとの交線のうち、第１領域１１に対応する部分と第２領域１２に対応する部分との間において、貫通孔７の内面７ｃとは反対側に凸状に湾曲する部分である。
第５領域１５は、第２領域１２と第３領域１３とを連続的に接続するように湾曲している。つまり、第５領域１５は、丸みを帯びた曲面であり、第２領域１２と第３領域１３とを滑らかに接続している。ここで、第５領域１５が存在しないと仮定し、第２領域１２を半導体基板２の主面２ｂ側に延在させ、第３領域１３を貫通孔７の中心線ＣＬに向かって延在させると、第２領域１２と第３領域１３とによって交線（角、屈曲箇所等）が形成される。第５領域１５は、当該交線（角、屈曲箇所等）をＲ面取りしたときに形成される曲面に相当する。第５領域１５は、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目した場合に、当該平面と表面１０ｂとの交線のうち、第２領域１２に対応する部分と第３領域１３に対応する部分との間において、貫通孔７の第２開口７ｂの縁とは反対側に凸状に湾曲する部分である。
本実施形態では、第１領域１１、第４領域１４及び第５領域１５は、貫通孔７の内面７ｃとは反対側に凸状に湾曲した曲面である。第２領域１２は、貫通孔７の内面７ｃ側に凸状に湾曲した曲面（すなわち、貫通孔７の内面７ｃとは反対側から見ると、凹状に湾曲した曲面）である。第３領域１３は、半導体基板２の主面２ｂに略平行な平面である。上述したように、第４領域１４が第１領域１１と第２領域１２とを連続的に接続するように湾曲しており、第５領域１５が第２領域１２と第３領域１３とを連続的に接続するように湾曲しているので、絶縁層１０の表面１０ｂは、連続した面（面と面との交線（角、屈曲箇所等）といった不連続箇所が存在せず、各領域１１，１２，１３，１４，１５が滑らかに接続された面）となっている。
貫通孔７の内面７ｃに設けられた絶縁層１０の平均厚さは、半導体基板２の主面２ｂに設けられた絶縁層１０の平均厚さよりも大きい。貫通孔７の内面７ｃに設けられた絶縁層１０の平均厚さとは、内面７ｃに垂直な方向における絶縁層１０の厚さの平均値である。半導体基板２の主面２ｂに設けられた絶縁層１０の平均厚さとは、主面２ｂに垂直な方向における絶縁層１０の厚さの平均値である。
半導体基板２の主面２ａ及び主面２ｂに平行な方向において、絶縁層１０のうち第１領域１１に対応する部分の平均厚さは、絶縁層１０のうち第２領域１２に対応する部分の平均厚さよりも大きい。半導体基板２の主面２ａ及び主面２ｂに平行な方向において、絶縁層１０のうち第１領域１１に対応する部分の平均厚さとは、当該方向における第１領域１１と貫通孔７の内面７ｃとの距離の平均値である。半導体基板２の主面２ａ及び主面２ｂに平行な方向において、絶縁層１０のうち第２領域１２に対応する部分の平均厚さとは、当該方向における第２領域１２と貫通孔７の内面７ｃとの距離の平均値である。
絶縁層１０では、第１領域１１は、貫通孔７の内面７ｃに設けられた絶縁層１０のうち、半導体基板２の主面２ａから高さＨを有する部分の表面である。高さＨは、半導体基板２の厚さ（すなわち、主面２ａと主面２ｂとの距離）と半導体基板２の主面２ｂに設けられた絶縁層１０の平均厚さとの和Ｄの１／２以下である。
絶縁層１０では、絶縁層１０の開口１０ａの縁及び貫通孔７の第２開口７ｂの縁を通る面Ｓを境界面として、面Ｓに対して貫通孔７の内面７ｃ側の部分Ｐ１、及び面Ｓに対して貫通孔７の内面７ｃとは反対側の部分Ｐ２に着目すると、部分Ｐ１の体積は、部分Ｐ２の体積よりも大きい。また、絶縁層１０では、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目すると、三角形Ｔ１の面積は、三角形Ｔ２の面積よりも大きい。三角形Ｔ１は、貫通孔７の中心線ＣＬを含む平面において（つまり、図１１の断面において）、貫通孔７の第１開口７ａの縁、貫通孔７の第２開口７ｂの縁、及び絶縁層１０の開口１０ａの縁を頂点とする三角形である。三角形Ｔ２は、貫通孔７の中心線ＣＬを含む平面において（つまり、図１１の断面において）、絶縁層１０の開口１０ａの縁、貫通孔７の第２開口７ｂの縁、及び第４領域１４の頂部を頂点とする三角形である。
以上、説明したように、半導体装置１では、絶縁層１０の表面１０ｂのうち、貫通孔７の第１開口７ａに至る第１領域１１、及び貫通孔７の第２開口７ｂに至る第２領域１２が、半導体基板２の主面２ａから主面２ｂに向かって広がるテーパ状の領域である。そして、第２領域１２の平均傾斜角度が、貫通孔７の内面７ｃの平均傾斜角度よりも小さくなっている。これにより、絶縁層１０の表面１０ｂのうち、半導体基板２の主面２ｂに対向する第３領域１３と貫通孔７の第２開口７ｂに至る第２領域１２との成す角度が、半導体基板２の主面２ｂと貫通孔７の内面７ｃとの成す角度よりも大きく（すなわち、緩やかに）なる。そのため、製造時においても製造後においても、貫通孔７の第２開口７ｂ部分での第２配線８の断線が防止される。また、例えば絶縁層１０が貫通孔７の内面７ｃに沿って均一な厚さで形成された場合と比較して第２領域１２の傾斜が緩やかになるため、第２配線８を容易に且つ確実に形成することができる。更に、貫通孔７の内面７ｃの形状に依存することなく第２配線８を形成することができるので、例えば貫通孔７の内面７ｃにとがった部分が残ってしまった場合にも、そのような部分に起因する第２配線８の断線を防止することができる。また、第２領域１２の平均傾斜角度が、第１領域１１の平均傾斜角度よりも小さくなっている。換言すれば、貫通孔７の第１開口７ａに至る第１領域１１の平均傾斜角度が、第２領域１２の平均傾斜角度よりも大きくなっている。これにより、例えば貫通孔７が小径化された場合でも、半導体基板２の主面２ａ側における絶縁層１０の開口１０ａの広さが十分に確保される。そのため、製造時においても製造後においても、絶縁層１０の開口１０ａ部分での第１配線３と第２配線８との断線が防止される。更に、絶縁層１０の表面１０ｂにおいて、第４領域１４が、第１領域１１と第２領域１２とを連続的に接続するように湾曲しており、第５領域１５が、第２領域１２と第３領域１３とを連続的に接続するように湾曲している。そのため、製造時においても製造後においても、絶縁層１０の表面１０ｂの全領域での第２配線８の断線が防止される。特に製造後においては、絶縁層１０の表面１０ｂの全領域で応力集中が緩和されるため、第２配線８の断線の防止に有効である。以上により、半導体装置１によれば、半導体基板２における貫通孔７を介した電気的な接続を確実化することができる。
半導体装置１では、絶縁層１０の表面１０ｂが、連続した面（面と面との交線（角、屈曲箇所等）といった不連続箇所が存在せず、各領域１１，１２，１３，１４，１５が滑らかに接続された面）となっている。これにより、応力集中を緩和して第２配線８の断線を防止することができる。
半導体装置１では、第１領域１１の平均傾斜角度が、第２領域１２の平均傾斜角度よりも貫通孔７の内面７ｃの平均傾斜角度に近い。これにより、第１配線３のパッド部３ａを露出させるために十分な広さを有する開口１０ａを得ることができ、その結果、製造時においても製造後においても、絶縁層１０の開口１０ａ部分での第１配線３と第２配線８との断線をより確実に防止することができる。
半導体装置１では、第１領域１１の平均傾斜角度α＞貫通孔７の内面７ｃの平均傾斜角度γ＞第２領域１２の平均傾斜角度βとなっている。これにより、第２配線８の断線を防止することができると共に、第１配線３のパッド部３ａを露出させるために十分な広さを有する開口１０ａを得ることができる。
半導体装置１では、貫通孔７の内面７ｃに設けられた絶縁層１０の平均厚さが、主面２ｂに設けられた絶縁層１０の平均厚さよりも大きくなっている。これにより、例えば半導体基板２が薄型化された場合でも、貫通孔７の内面７ｃに設けられた絶縁層１０が補強層として機能するため、貫通孔７周辺部分の強度を十分に確保することができる。また、第１領域１１の平均傾斜角度及び第２領域１２の平均傾斜角度を所望の角度にすることができ、表面１０ｂが連続した面（面と面との交線（角、屈曲箇所等）といった不連続箇所が存在せず、各領域１１，１２，１３，１４，１５が滑らかに接続された面）となっている絶縁層１０を得ることが可能となる。例えば絶縁層１０が貫通孔７の内面７ｃに沿って均一な厚さで形成された場合には、表面１０ｂが連続した面となっている絶縁層１０を得ることは不可能である。
半導体装置１では、半導体基板２の主面２ａ及び主面２ｂに平行な方向において、絶縁層１０のうち第１領域１１に対応する部分の平均厚さが、絶縁層１０のうち第２領域１２に対応する部分の平均厚さよりも大きい。これにより、第２配線８の断線が発生し難く且つ第１配線３と第２配線８との断線が発生し難い形状を有する絶縁層１０を得ることが可能となる。
半導体装置１では、例えば貫通孔７の第２開口７ｂの縁にオーバーハング等が残存していたとしても、当該オーバーハング等が絶縁層１０に覆われ、凸状に湾曲した曲面である第５領域１５に第２配線８が設けられることになる。これにより、貫通孔７の第２開口７ｂ部分での第２配線８の断線を確実に防止することができる。
半導体装置１では、貫通孔７の内面７ｃに設けられた絶縁層１０のうち、半導体基板２の厚さと主面２ｂに設けられた絶縁層１０の平均厚さとの和Ｄの１／２以下の高さＨを有する部分の表面が、第１領域１１となっている。これにより、絶縁層１０の表面１０ｂにおいて、第１領域１１と第２領域１２とを緩やかに接続して、第１領域１１と第２領域１２との境界での第２配線８の断線を確実に防止することができる。
半導体装置１の絶縁層１０では、絶縁層１０の開口１０ａの縁及び貫通孔７の第２開口７ｂの縁を通る面Ｓを境界面として、面Ｓに対して貫通孔７の内面７ｃ側の部分Ｐ１、及び面Ｓに対して貫通孔７の内面７ｃとは反対側の部分Ｐ２に着目すると、部分Ｐ１の体積が部分Ｐ２の体積よりも大きくなっている。また、貫通孔７の中心線ＣＬを含む平面について、中心線ＣＬの一方の側の領域に着目すると、三角形Ｔ１の面積が三角形Ｔ２の面積よりも大きくなっている。これらによっても、絶縁層１０の表面１０ｂにおいて、第１領域１１と第２領域１２とを緩やかに接続して、第１領域１１と第２領域１２との境界での第２配線８の断線を確実に防止することができる。
半導体装置１では、貫通孔７の内面７ｃに設けられた絶縁層１０の表面１０ｂのうち、貫通孔７の内面７ｃとは反対側に凸の最大曲率を有する第４領域１４よりも第１開口７ａ側の領域が第１領域１１となっており、第４領域１４よりも第２開口７ｂ側の領域が第２領域１２となっている。このような絶縁層１０の形状は、半導体基板２における貫通孔７を介した電気的な接続を確実化する上で特に有効である。
半導体装置１では、貫通孔７の内面７ｃが、主面２ａから主面２ｂに向かって広がるテーパ状の面である。この場合にも、半導体基板２における貫通孔７を介した電気的な接続を確実化することができる。
次に、上述した半導体装置１の製造方法について、図１２〜図１４を参照しつつ、説明する。まず、半導体基板２を用意し、半導体基板２の主面２ａにデバイスを構成する（すなわち、主面２ａに、酸化膜４、第１配線３等を設ける）（第１工程）。そして、半導体基板２の主面２ａに接着層６を介して光透過基板５を取り付ける。
続いて、図１２の（ａ）に示されるように、異方性のウェットエッチングによって半導体基板２に貫通孔７を形成し、更に、図１２の（ｂ）に示されるように、酸化膜４において第１配線３のパッド部３ａに対応する部分を除去して、酸化膜４に開口４ａを形成する。これにより、貫通孔７の第１開口７ａに第１配線３のパッド部３ａを露出させる（第２工程）。
続いて、１０ｃｐ以上の粘度を有し且つポジ型の樹脂材料を用意し、当該樹脂材料を用いてディップコート法（対象物を樹脂塗料に浸漬させ、対象物を樹脂塗料から引き上げることで、対象物に樹脂層を形成する方法）を実施することで、図１３の（ａ）に示されるように、貫通孔７の内面７ｃ及び半導体基板２の主面２ｂに絶縁層１０を設ける（第３工程）。これにより、絶縁層１０には、第２領域１２、第３領域１３及び第５領域１５に追従した内面を有する凹部１７が形成される。なお、樹脂材料としては、例えば、フェノール樹脂、ポリイミド樹脂、エポキシ樹脂等を用いることができる。
続いて、図１３の（ｂ）に示されるように、半導体基板２の主面２ｂに設けられた絶縁層１０上に、マスク３０を配置する。マスク３０は、第１配線３のパッド部３ａに対向する位置に光透過部３１を有し、光透過部３１の周囲に遮光部３２を有している。続いて、絶縁層１０においてコンタクトホール１６に対応する部分に、マスク３０の光透過部３１を介して光を照射し、当該部分を露光する。更に、絶縁層１０においてコンタクトホール１６に対応する部分を現像することで、絶縁層１０にコンタクトホール１６を形成する。これにより、絶縁層１０の開口１０ａに第１配線３のパッド部３ａを露出させる（第４工程）。なお、コンタクトホール１６を形成する際に、アッシング処理等を併用してもよい。
露光の際には、マスク３０の光透過部３１と絶縁層１０においてコンタクトホール１６に対応する部分との間に、絶縁層１０に形成された凹部１７によって隙間が形成される。これにより、光が回折して絶縁層１０に照射されることになる。そのため、現像の際には、半導体基板２の主面２ａから主面２ｂに向かって広がるテーパ状の第１領域１１、及び第２領域１２に追従した内面を有するコンタクトホール１６が形成される。
続いて、図１４の（ａ）に示されるように、例えばアルミニウムを用いてスパッタ法を実施することで、絶縁層１０の表面１０ｂに第２配線８を設け、絶縁層１０の開口１０ａにおいて第１配線３と第２配線８とを電気的に接続する（第５工程）。このとき、コンタクトホール１６が、半導体基板２の主面２ａから主面２ｂに向かって広がるテーパ状の第１領域１１に追従した内面を有しているため、当該内面にも金属膜が確実に形成され、延いては、絶縁層１０の開口１０ａにおいて第１配線３と第２配線８とが確実に接続される。
続いて、例えば絶縁層１０と同一の樹脂材料を用いてディップコート法を実施することで、図１４の（ｂ）に示されるように、第２配線８を樹脂保護層２１で覆う。最後に、樹脂保護層２１で覆われていない第２配線８のパッド部８ａに取出し電極９を配置し、上述した半導体装置１を得る。
上記半導体装置１の製造方法によれば、半導体基板２における貫通孔７を介した電気的な接続が確実化された半導体装置１を効率良く製造することができる。
上記半導体装置１の製造方法では、１０ｃｐ以上の粘度を有する樹脂材料を用いてディップコート法を実施することで、貫通孔７の内面７ｃ及び半導体基板２の主面２ｂに絶縁層１０を設ける。これにより、上述したような形状を有する絶縁層１０を容易に且つ確実に得ることができる。
なお、ディップコート法には、粘性の低い樹脂材料（例えば撥水コーティングに用いられる樹脂材料等、例えば１ｃｐ以下の粘度を有する樹脂材料)が用いられることが一般的である。しかし、そのような樹脂材料を用いてディップコート法を実施しても、絶縁層１０が貫通孔７の内面７ｃに沿って略均一な厚さで形成されてしまう。そこで、上記半導体装置１の製造方法では、１０ｃｐ以上の粘度を有する樹脂材料を用いてディップコート法を実施することで、上述したような形状を有する絶縁層１０を容易に且つ確実に得ることができる。
上記半導体装置１の製造方法では、ポジ型の樹脂材料を用いて、貫通孔７の内面７ｃ及び半導体基板２の主面２ｂに絶縁層１０を設ける。そして、絶縁層１０においてコンタクトホール１６に対応する部分を露光及び現像することで、絶縁層１０にコンタクトホール１６を形成する。これにより、上述したような形状を有する絶縁層１０を容易に且つ確実に得ることができる。なお、露光及び現像の際には、絶縁層１０に形成された凹部１７によって、絶縁層１０においてコンタクトホール１６に対応する部分の厚さが薄くなっているため（すなわち、コンタクトホール１６に対応する部分が、絶縁層１０のうち、半導体基板２の厚さと主面２ｂに設けられた絶縁層１０の平均厚さとの和Ｄの１／２以下の高さＨを有する部分であるため）、所望の形状を有するコンタクトホール１６を容易に且つ確実に得ることができる。
上記半導体装置１の製造方法では、半導体基板２に光透過基板５が取り付けられた状態で、ディップコート法を実施する。そのため、薄型化された半導体基板２を用いることができる。薄型化された半導体基板２では、貫通孔７の深さが小さくなることから、１０ｃｐ以上という高い粘度を有する樹脂材料を用いたディップコート法によって絶縁層１０が厚くなっても、絶縁層１０にコンタクトホール１６を容易に且つ確実に形成することができる。
なお、図１５に示されるように、半導体基板２の主面２ａには、光透過基板５が接着層６を介して取り付けられていなくてもよい。この場合、主面２ａには、第１配線３を覆うように酸化膜１８が設けられている。このように、半導体基板２に光透過基板５が取り付けられていない場合には、絶縁層１０において主面２ａから高さＨを有する部分は、補強層として機能するため、貫通孔７周辺部分の強度を十分に確保する観点から特に有効である。
また、図１６及び図１７に示されるように、取出し電極９は、半導体基板２の主面２ｂから突出するように、貫通孔７の内側に配置されていてもよい。この場合にも、図１６に示されるように、半導体基板２の主面２ａに光透過基板５が接着層６を介して取り付けられていてもよいし、或いは、図１７に示されるように、半導体基板２の主面２ａに光透過基板５が接着層６を介して取り付けられていなくてもよい。
本発明によれば、半導体基板において貫通孔が占める体積の比率を抑えつつ、半導体基板における貫通孔を介した電気的な接続を確実化することができる半導体装置を提供することが可能となる。
１…半導体装置、２…半導体基板、２ａ…主面（第１表面）、２ｂ…主面（第２表面）、３…第１配線、３ａ…パッド部、７…貫通孔、７ａ…第１開口、７ｂ…第２開口、７ｃ…内面、８…第２配線、９…取出し電極（バンプ電極）、１０…絶縁層、１０ａ…開口、１０ｂ…表面、１２０…搭載基板、１２０ａ…主面（第３表面）、１２１…第３配線、ＡＰＤ…アバランシェフォトダイオード。

Claims (10)

  1. 互いに対向する第１表面及び第２表面を有し、前記第１表面から前記第２表面に至る貫通孔が形成された半導体基板と、
    前記第１表面に設けられ、一部が前記貫通孔の前記第１表面側の第１開口上に位置する第１配線と、
    前記貫通孔の内面及び前記第２表面に設けられ、前記貫通孔の前記第２表面側の第２開口を介して連続する絶縁層と、
    前記絶縁層の表面に設けられ、前記絶縁層の前記第１表面側の開口において前記第１配線に電気的に接続された第２配線と、を備え、
    前記貫通孔は、垂直孔であり、
    前記貫通孔の中心線を含む平面について、前記中心線の両側の領域のそれぞれに着目した場合において、前記絶縁層の前記開口の縁に対応する第１点と、前記第２開口の縁に対応する第２点とを結ぶ線分を第１線分とし、前記第２点と、前記第２開口と前記絶縁層の前記表面とが交差する点に対応する第３点とを結ぶ線分を第２線分とし、前記第３点と前記第１点とを結ぶ線分を第３線分としたときに、前記第１線分に対して前記貫通孔の前記内面側に位置する前記絶縁層の第１面積は、前記第１線分、前記第２線分及び前記第３線分によって囲まれる前記絶縁層の第２面積と、前記第３線分に対して前記貫通孔の前記内面とは反対側に位置する前記絶縁層の第３面積との和よりも大きく、前記絶縁層の前記表面は、前記第１開口と前記第２開口との間において前記第１線分と交差していない、半導体装置。
  2. 前記第１点での前記絶縁層の前記表面の傾斜角度は、前記第３点での前記絶縁層の前記表面の傾斜角度よりも大きい、請求項１記載の半導体装置。
  3. 前記貫通孔の前記内面に設けられた前記絶縁層の前記表面の平均傾斜角度は、前記貫通孔の前記内面の平均傾斜角度よりも小さい、請求項１又は２記載の半導体装置。
  4. 前記貫通孔の前記中心線を含む前記平面について、前記中心線の両側の前記領域のそれぞれに着目した場合に、前記第１点と、前記第１開口の縁に対応する第４点との距離は、前記絶縁層の前記開口の幅よりも大きい、請求項１〜３のいずれか一項記載の半導体装置。
  5. 前記第１配線の前記一部は、前記第１開口を覆うパッド部であり、
    前記第１開口の縁と前記絶縁層の前記開口の縁との距離は、前記第１開口の縁と前記パッド部の縁との距離よりも大きい、請求項１〜４のいずれか一項記載の半導体装置。
  6. 前記貫通孔の深さを前記第２開口の幅で除した値であるアスペクト比は、１以下である、請求項１〜５のいずれか一項記載の半導体装置。
  7. 前記絶縁層は、樹脂からなる、請求項１〜６のいずれか一項記載の半導体装置。
  8. 前記貫通孔の前記内面に設けられた前記絶縁層の前記表面は、連続した面として構成されている、請求項１〜７のいずれか一項記載の半導体装置。
  9. 前記貫通孔の前記内面に設けられた前記絶縁層の前記表面と、前記第２表面に設けられた前記絶縁層の前記表面とは、連続した面として構成されている、請求項１〜８のいずれか一項記載の半導体装置。
  10. 複数の第３配線が設けられた第３表面を有し、前記第３表面が前記第２表面に対向するように配置された搭載基板を更に備え、
    前記半導体基板には、ガイガーモードで動作する複数のアバランシェフォトダイオードが設けられており、
    前記貫通孔、前記第１配線及び前記第２配線は、複数の前記アバランシェフォトダイオードのそれぞれに対応するように設けられており、
    複数の前記アバランシェフォトダイオードのそれぞれは、対応する前記第１配線を介して、対応する前記第２配線に電気的に接続されており、
    複数の前記第３配線のそれぞれは、バンプ電極を介して、対応する前記第２配線に電気的に接続されている、請求項１〜９のいずれか一項記載の半導体装置。
JP2017510236A 2015-03-31 2016-03-31 半導体装置 Active JP6469213B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015070697 2015-03-31
JP2015070697 2015-03-31
PCT/JP2016/060838 WO2016159322A1 (ja) 2015-03-31 2016-03-31 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2016159322A1 JPWO2016159322A1 (ja) 2017-08-03
JP6469213B2 true JP6469213B2 (ja) 2019-02-13

Family

ID=57004358

Family Applications (7)

Application Number Title Priority Date Filing Date
JP2017510236A Active JP6469213B2 (ja) 2015-03-31 2016-03-31 半導体装置
JP2017510235A Active JP6755855B2 (ja) 2015-03-31 2016-03-31 半導体装置
JP2017510232A Active JP6763851B2 (ja) 2015-03-31 2016-03-31 半導体装置の製造方法
JP2017510234A Active JP6742988B2 (ja) 2015-03-31 2016-03-31 半導体装置及びその製造方法
JP2020142584A Active JP7003196B2 (ja) 2015-03-31 2020-08-26 半導体装置、及び半導体装置の製造方法
JP2020152122A Active JP6950059B2 (ja) 2015-03-31 2020-09-10 半導体装置の製造方法
JP2021204942A Active JP7387700B2 (ja) 2015-03-31 2021-12-17 半導体装置、及び半導体装置の製造方法

Family Applications After (6)

Application Number Title Priority Date Filing Date
JP2017510235A Active JP6755855B2 (ja) 2015-03-31 2016-03-31 半導体装置
JP2017510232A Active JP6763851B2 (ja) 2015-03-31 2016-03-31 半導体装置の製造方法
JP2017510234A Active JP6742988B2 (ja) 2015-03-31 2016-03-31 半導体装置及びその製造方法
JP2020142584A Active JP7003196B2 (ja) 2015-03-31 2020-08-26 半導体装置、及び半導体装置の製造方法
JP2020152122A Active JP6950059B2 (ja) 2015-03-31 2020-09-10 半導体装置の製造方法
JP2021204942A Active JP7387700B2 (ja) 2015-03-31 2021-12-17 半導体装置、及び半導体装置の製造方法

Country Status (6)

Country Link
US (5) US10141368B2 (ja)
EP (5) EP3279926B1 (ja)
JP (7) JP6469213B2 (ja)
KR (5) KR20170133322A (ja)
CN (5) CN107408508B (ja)
WO (4) WO2016159318A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3279926B1 (en) * 2015-03-31 2021-11-03 Hamamatsu Photonics K.K. Semiconductor device
JP6725231B2 (ja) * 2015-10-06 2020-07-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および電子装置
JP6552547B2 (ja) 2017-05-24 2019-07-31 三菱電機株式会社 赤外線センサおよび赤外線固体撮像装置
CN111819614B (zh) * 2018-03-09 2022-03-04 夏普株式会社 显示装置
US11635186B2 (en) * 2018-03-13 2023-04-25 Motherson Innovations Company Limited Polymeric substrate and a method of providing same
JP6878338B2 (ja) * 2018-03-14 2021-05-26 株式会社東芝 受光装置および受光装置の製造方法
EP3821274A4 (en) * 2018-07-12 2022-02-23 Shenzhen Xpectvision Technology Co., Ltd. HIGH TIME RESOLUTION LIDAR
JP7251946B2 (ja) * 2018-10-31 2023-04-04 浜松ホトニクス株式会社 固体撮像装置
JP7067448B2 (ja) 2018-12-10 2022-05-16 三菱電機株式会社 半導体装置の製造方法、半導体装置
WO2020161937A1 (ja) 2019-02-05 2020-08-13 パナソニックＩｐマネジメント株式会社 センサ装置
JP7340965B2 (ja) * 2019-06-13 2023-09-08 キヤノン株式会社 半導体装置およびその製造方法
CN114223066A (zh) * 2019-08-28 2022-03-22 京瓷株式会社 发光元件搭载用封装件以及发光装置
JP7257978B2 (ja) * 2020-01-20 2023-04-14 三菱電機株式会社 半導体装置
US11322639B2 (en) * 2020-04-09 2022-05-03 Globalfoundries U.S. Inc. Avalanche photodiode

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59126643A (ja) * 1983-01-07 1984-07-21 Matsushita Electric Ind Co Ltd 電子回路の被覆方法
US4830706A (en) * 1986-10-06 1989-05-16 International Business Machines Corporation Method of making sloped vias
JPH02268416A (ja) 1989-04-11 1990-11-02 Matsushita Electron Corp 半導体装置の製造方法及びそれに使用するフオトマスク
JPH0414830A (ja) 1990-05-08 1992-01-20 Fujitsu Ltd 半導体装置の製造方法
KR0127271B1 (ko) 1993-11-23 1998-04-02 김주용 반도체 소자의 금속배선 형성방법
JPH08330295A (ja) 1995-03-24 1996-12-13 Fuji Electric Co Ltd 半導体装置の製造方法
JP3577913B2 (ja) * 1997-02-27 2004-10-20 セイコーエプソン株式会社 半導体装置、およびこれを具備する電子機器
JPH10307305A (ja) * 1997-03-07 1998-11-17 Toshiba Corp アレイ基板、液晶表示装置及びそれらの製造方法
JP2003007921A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2003101222A (ja) * 2001-09-21 2003-04-04 Sony Corp 薄膜回路基板装置及びその製造方法
JP2004057507A (ja) 2002-07-29 2004-02-26 Toshiba Corp Ｘ線検出装置、貫通電極の製造方法及びｘ線断層撮影装置
JP2004273561A (ja) * 2003-03-05 2004-09-30 Sanyo Electric Co Ltd 半導体装置及びその製造方法
EP1519410A1 (en) * 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for producing electrical through hole interconnects and devices made thereof
JP3970210B2 (ja) * 2003-06-24 2007-09-05 三洋電機株式会社 半導体装置の製造方法
JP4250038B2 (ja) 2003-08-20 2009-04-08 シャープ株式会社 半導体集積回路
JP2005101268A (ja) * 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2005158907A (ja) * 2003-11-25 2005-06-16 Mitsui Chemicals Inc 配線板の製造方法
JP2006215062A (ja) * 2005-02-01 2006-08-17 Sharp Corp 液晶表示パネル、液晶表示装置、および液晶表示パネルの製造方法
JP2007105859A (ja) 2005-10-17 2007-04-26 Canon Inc 配向性メソ構造体膜、配向性メソポーラス物質膜、及びその製造方法、及びそれを用いた半導体素子
CN101379615B (zh) * 2006-02-01 2013-06-12 皇家飞利浦电子股份有限公司 盖革式雪崩光电二极管
CN100563000C (zh) 2006-04-10 2009-11-25 株式会社东芝 半导体器件及其制造方法
JP2007305955A (ja) * 2006-04-10 2007-11-22 Toshiba Corp 半導体装置及びその製造方法
JP2007305960A (ja) * 2006-04-14 2007-11-22 Sharp Corp 半導体装置およびその製造方法
WO2007135768A1 (ja) 2006-05-19 2007-11-29 Sumitomo Bakelite Co., Ltd. 半導体装置
JP5155536B2 (ja) * 2006-07-28 2013-03-06 一般財団法人電力中央研究所 ＳｉＣ結晶の質を向上させる方法およびＳｉＣ半導体素子の製造方法
US20080036097A1 (en) 2006-08-10 2008-02-14 Teppei Ito Semiconductor package, method of production thereof and encapsulation resin
JP4389962B2 (ja) * 2007-04-26 2009-12-24 ソニー株式会社 半導体装置、電子機器、および半導体装置の製造方法
TW200915970A (en) 2007-09-27 2009-04-01 Sanyo Electric Co Circuit device, circuit module and outdoor equipment
JP5693961B2 (ja) 2008-09-18 2015-04-01 国立大学法人 東京大学 半導体装置の製造方法
JP5369608B2 (ja) * 2008-10-23 2013-12-18 富士電機株式会社 無停電電源装置および無停電電源装置の選択遮断方法
JPWO2010147187A1 (ja) 2009-06-18 2012-12-06 ローム株式会社 半導体装置
JP5423572B2 (ja) * 2010-05-07 2014-02-19 セイコーエプソン株式会社 配線基板、圧電発振器、ジャイロセンサー、配線基板の製造方法
US8610259B2 (en) * 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
JP5447316B2 (ja) * 2010-09-21 2014-03-19 株式会社大真空 電子部品パッケージ用封止部材、及び電子部品パッケージ
KR101215648B1 (ko) 2011-02-11 2012-12-26 에스케이하이닉스 주식회사 반도체 칩 및 그 제조방법
WO2012120653A1 (ja) 2011-03-08 2012-09-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5791461B2 (ja) * 2011-10-21 2015-10-07 浜松ホトニクス株式会社 光検出装置
JP5832852B2 (ja) 2011-10-21 2015-12-16 浜松ホトニクス株式会社 光検出装置
JP5926921B2 (ja) 2011-10-21 2016-05-25 浜松ホトニクス株式会社 光検出装置
JP5810921B2 (ja) 2012-01-06 2015-11-11 凸版印刷株式会社 半導体装置の製造方法
US9006896B2 (en) 2012-05-07 2015-04-14 Xintec Inc. Chip package and method for forming the same
US8791578B2 (en) * 2012-11-12 2014-07-29 Hong Kong Applied Science and Technology Research Institute Company Limited Through-silicon via structure with patterned surface, patterned sidewall and local isolation
JP2014110284A (ja) * 2012-11-30 2014-06-12 Ps4 Luxco S A R L 半導体装置の製造方法
KR102066087B1 (ko) * 2013-05-28 2020-01-15 엘지디스플레이 주식회사 플렉서블 표시장치 및 그의 제조방법
US9484325B2 (en) 2013-10-09 2016-11-01 Invensas Corporation Interconnections for a substrate associated with a backside reveal
CN103762198B (zh) * 2013-12-31 2016-07-06 中国科学院微电子研究所 一种tsv填孔方法
JP2016058655A (ja) 2014-09-11 2016-04-21 株式会社ジェイデバイス 半導体装置の製造方法
JP2016062996A (ja) 2014-09-16 2016-04-25 株式会社東芝 光検出器
US9659980B2 (en) 2014-12-19 2017-05-23 Sensl Technologies Ltd Semiconductor photomultiplier
EP3279926B1 (en) * 2015-03-31 2021-11-03 Hamamatsu Photonics K.K. Semiconductor device
US9502350B1 (en) 2016-01-28 2016-11-22 International Business Machines Corporation Interconnect scaling method including forming dielectric layer over subtractively etched first conductive layer and forming second conductive material on dielectric layer

Also Published As

Publication number Publication date
WO2016159318A1 (ja) 2016-10-06
JP7003196B2 (ja) 2022-02-04
JPWO2016159321A1 (ja) 2018-02-01
JP7387700B2 (ja) 2023-11-28
CN107408508A (zh) 2017-11-28
US20180108625A1 (en) 2018-04-19
CN107408507B (zh) 2021-09-14
EP3279926B1 (en) 2021-11-03
JP6950059B2 (ja) 2021-10-13
US10403676B2 (en) 2019-09-03
JP2020202400A (ja) 2020-12-17
CN107431017B (zh) 2020-12-04
JPWO2016159322A1 (ja) 2017-08-03
US10615220B2 (en) 2020-04-07
US20180083143A1 (en) 2018-03-22
CN107431017A (zh) 2017-12-01
JP6742988B2 (ja) 2020-08-19
EP3279924A4 (en) 2018-11-07
JP6763851B2 (ja) 2020-09-30
JP2022027973A (ja) 2022-02-14
US20190341420A1 (en) 2019-11-07
US20180069145A1 (en) 2018-03-08
US10141368B2 (en) 2018-11-27
KR20170133324A (ko) 2017-12-05
EP3279924B1 (en) 2021-11-17
JP6755855B2 (ja) 2020-09-16
JPWO2016159318A1 (ja) 2018-02-01
EP3279925A4 (en) 2018-12-05
EP3279926A1 (en) 2018-02-07
KR102605400B1 (ko) 2023-11-24
EP3279925B1 (en) 2019-12-04
CN107360729B (zh) 2020-08-14
KR20230169471A (ko) 2023-12-15
KR102611325B1 (ko) 2023-12-08
WO2016159320A1 (ja) 2016-10-06
EP3279924A1 (en) 2018-02-07
EP3279927A4 (en) 2018-11-14
KR102649896B1 (ko) 2024-03-22
KR20170134968A (ko) 2017-12-07
CN107408507A (zh) 2017-11-28
KR20170133328A (ko) 2017-12-05
US20180175100A1 (en) 2018-06-21
WO2016159322A1 (ja) 2016-10-06
EP3279926A4 (en) 2018-11-07
JP2020191478A (ja) 2020-11-26
KR20170133322A (ko) 2017-12-05
CN107360729A (zh) 2017-11-17
EP3279927A1 (en) 2018-02-07
EP3961687A1 (en) 2022-03-02
US10622403B2 (en) 2020-04-14
JPWO2016159320A1 (ja) 2018-02-01
EP3279925A1 (en) 2018-02-07
CN107408508B (zh) 2022-01-25
CN114050124A (zh) 2022-02-15
US10622402B2 (en) 2020-04-14
WO2016159321A1 (ja) 2016-10-06

Similar Documents

Publication Publication Date Title
JP6469213B2 (ja) 半導体装置
JP5791461B2 (ja) 光検出装置
JP5832852B2 (ja) 光検出装置
JP6282368B2 (ja) 光検出装置
TWI569429B (zh) Light detection device
WO2020202880A1 (ja) アバランシェフォトダイオードセンサおよびセンサ装置
TWI704686B (zh) 光檢測裝置
JP6140868B2 (ja) 半導体光検出素子
JP5911629B2 (ja) 光検出装置
JP5927334B2 (ja) 光検出装置
JP2008159711A (ja) 半導体光検出素子及び放射線検出装置
JP6318190B2 (ja) 光検出装置
JP6186038B2 (ja) 半導体光検出素子
JP6244403B2 (ja) 半導体光検出素子
JP6116728B2 (ja) 半導体光検出素子
JP6282307B2 (ja) 半導体光検出素子
JP5989872B2 (ja) 光検出装置の接続構造
JP5139923B2 (ja) 半導体受光素子
TW202347505A (zh) 光檢測器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170419

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170905

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20171024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180410

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20180531

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190115

R150 Certificate of patent or registration of utility model

Ref document number: 6469213

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250