JP4688545B2 - 多層配線基板 - Google Patents
多層配線基板 Download PDFInfo
- Publication number
- JP4688545B2 JP4688545B2 JP2005105232A JP2005105232A JP4688545B2 JP 4688545 B2 JP4688545 B2 JP 4688545B2 JP 2005105232 A JP2005105232 A JP 2005105232A JP 2005105232 A JP2005105232 A JP 2005105232A JP 4688545 B2 JP4688545 B2 JP 4688545B2
- Authority
- JP
- Japan
- Prior art keywords
- resin layer
- wiring
- wiring board
- resin
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
- H01L21/481—Insulating layers on insulating parts, with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
- H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09009—Substrate related
- H05K2201/09036—Recesses or grooves in insulating substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09509—Blind vias, i.e. vias having one side closed
- H05K2201/09518—Deep blind vias, i.e. blind vias connecting the surface circuit to circuit layers deeper than the first buried circuit layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/01—Tools for processing; Objects used during processing
- H05K2203/0147—Carriers and holders
- H05K2203/016—Temporary inorganic, non-metallic carrier, e.g. for processing or transferring
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/007—Manufacture or processing of a substrate for a printed circuit board supported by a temporary or sacrificial carrier
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49126—Assembling bases
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
- Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
- Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
- Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
Description
この中継基板はインターポーザとも呼ばれる。中継基板は、例えば、エポキシ樹脂やポリイミド樹脂等の樹脂からなる絶縁層と、銅等の金属からなる配線層を積層形成することにより構成される。通常、この中継基板は、複数の中継基板を一括して形成した後に、ダイシング工程などを行って個片化することにより作製される。
また、特許文献1には、切断後の有機薄膜の基板からの剥がれ、基板のへき開を防止するための有機薄膜多層配線基板の切断方法が示されている。特許文献2には、ダイシング工程での層間絶縁膜の剥離を防止するための多層配線基板およびその製造方法が示されている。
例えば、図28は、従来の多層配線基板の構成を示す断面図である。図28の従来の多層配線基板20は、第1乃至第4の樹脂層1〜4と第1乃至第4の配線層5〜8が積層形成され、コア基板を有しない配線基板を複数個(この例では、2個)配設した多層配線基板である。この多層配線基板20を各配線基板に個片化する際には、点線9で示した切断領域を、ダイシングブレード等で機械的に切断する。
また、切断時における樹脂界面の剥離は回避されても、切断時の樹脂損傷によって、信頼性が低下するという問題がある。これを回避するために、例えば、特許文献1では、樹脂層をレーザーで除去した後に、ダイシングブレードにて機械的に切断する方法が提案されている。
しかし、特許文献1で提案された方法では、機械的に切断する際における樹脂断面の保護については考慮されていない。また、樹脂層を切断するためのレーザーの導入、工程の増加等が必要であり、コスト高となるため、実際の製造ラインにおいて現実的な方法とはいえない。
また、特許文献2で提案された方法は、樹脂層と配線層を保持するコア基板を有する配線基板には有効な方法となる。しかし、全ての層が樹脂で形成された、コア基板を有しないコアレス配線基板の場合には、機械的に切断する際に層間絶縁膜の剥離を防止する効果は十分とはいえない。
本発明は上記の点に鑑みてなされたものであり、機械的な切断時の樹脂の剥離や損傷を軽減もしくは回避することにより、信頼性が高く、かつ電気的特性に優れた多層配線基板の構造及びその製造方法を提供することを目的とする。
これによって、切断時の外力による、積層面の剥離を回避できる。
さらに、複数の樹脂層を積層形成した各樹脂端面の露出を防ぐことにより、切断時の積層面への損傷を軽減し、信頼性を向上する。
樹脂層自体にかかる力を下げることによって、中継基板本体への損傷も低減可能となる。
さらに、樹脂の積層断面を金属膜で覆うことによって、切断工程時の、樹脂積層断面(端面)への損傷を防ぐ。
また、上下の樹脂層のエッジを、金属膜で接続することによって、剥離方向への機械的強度も向上させることができる。 また、信頼性も向上させることが可能となる。各配線層のグランドを相互に接続することによって、電気的特性も向上させることができる。
図1の実施形態において、第1乃至第4の樹脂層1〜4は、便宜的に異なるハッチングで示してあるが、全て同一の樹脂で構成されている。
図1(a)の多層配線基板10は、第1の樹脂層1、第2の樹脂層2、第3の樹脂層3及び第4の樹脂層4と、第1の配線層5、第2の配線層6、第3の配線層7及び第4の配線層8とが積層形成され、コア基板を有しない配線基板を2個配設した多層配線基板である。多層配線基板10を切断して各配線基板に個片化するために、各配線基板が第1の樹脂層1のみにより連続して配設されている。
前述したように、図28の従来の多層配線基板では、全ての樹脂を切断する構造となっており、切断時に、全ての樹脂層が損傷を受ける。本実施形態のように、切断する樹脂層を1層のみとすることによって、この切断時の損傷を軽減することが可能となる。
本実施形態において、樹脂層1〜4の厚さはそれぞれ4〜6μm程度であり、配線層5〜8の厚さはいずれの層も3〜8μm程度である。樹脂層1〜4の材質は、ポリイミド系、フェノール系、エポキシ系、シリコン系、BCBのいずれかの樹脂からなる。
配線層5〜8は、銅(Cu)、ニッケル(Ni)、あるいは金(Au)のいずれか単体、あるいは、組み合わせて形成される。
図1(a)、(b)において、切断領域9は、多層配線基板10を切断して個々の配線基板に個片化する際に切断される部分を示している。切断に用いられるダイシングブレードの幅が、例えば150μmの場合、切断領域9の幅は200μm程度となる。
図26は、本発明に係る多層配線基板を適用した中継基板の構成例を示す断面図である。
図27は、本発明に係る多層配線基板を適用した中継基板を実装基板上に実装した半導体装置の構成例を示す断面図である。
図2(a)及び(b)の実施形態においては、外部に露出する面を、最上層の樹脂層1と、最下層の樹脂層4のみとすることにより、他の樹脂層2及び3の端面を保護する構造としている。これにより、切断工程時の損傷が樹脂端面に及ぶのを防止することができ、かつ信頼性を向上できる。
図2の実施形態において、樹脂層4の切断領域9の近傍における外表面から樹脂層2及び3の端面までの距離は10〜30μm程度であるが、使用する樹脂層の密着力が極端に弱い場合は、ある程度の強度を出すために、この部分の距離を100μm程度にする場合もある。
図3は、図1の多層配線基板の変形例の構成を示す断面図である。
図3の実施形態においては、切断される樹脂層4によって、他の全ての樹脂層1〜3の端面を覆うことにより、切断時の損傷をより効果的に軽減することが可能となる。また、それに伴い信頼性もより向上する。さらに、積層形成される樹脂層1〜3の端面を、損傷、信頼性を損なうことなく、同一面に形成することが可能となり、最もコンパクトな中継基板を実現することが可能となる。
図4(a)及び(b)は、本発明の他の実施形態の多層配線基板の構成を示す断面図である。
図4の実施形態においては、切断される樹脂層2(又は4)の上面に近い領域に、中継基板本体の構造よりも、強度的に弱い領域(クラッシャブルゾーン)として分離領域1Aを設けている。図4の実施形態の構成により、切断時の損傷をこの分離領域1Aで吸収し、中継基板本体への損傷を軽減することができる。
図4(b)の実施形態では、分離領域1Aは第1の樹脂層1の樹脂にて第4の樹脂層4中に形成されている。第4の樹脂層4を切断する場合、分離領域1Aの部分がクラッシャブルゾーン9Aとなり、分離領域1Aより外の部分への損傷を低減することが可能となる。
分離領域1Aの大きさ及び距離は、通常、それぞれ10〜30μm程度である。樹脂の種類によって、その最適値は異なるため、各樹脂ごとに設定する方が良い。
かかる構成においても、樹脂層の厚さは、4〜6μm程度であり、配線層の厚さは、いずれの層も3〜8μm程度である。樹脂層の材質は、ポリイミド系、フェノール系、エポキシ系、シリコン系、BCBのいずれかの樹脂からなる。配線層は、Cu、Ni、Auのいずれかの金属を単体、あるいは、組み合わせて形成されている。
図5は、図4の多層配線基板の変形例の構成を示す断面図である。
図5(a)乃至(e)の実施形態においては、分離領域1Aの大きさ等は、図4の実施形態と同様である。但し、図4に示す実施形態と異なり、分離領域1Aを連続した樹脂層で覆ってない。このため、機械的切断時における外力をより効果的に分散できる。
また、図5(c)、(d)、(e)のように、各樹脂層毎に分離領域を形成し、クラッシャブルゾーン9Aを形成することも有効である。
図5の実施形態の構成においても、各樹脂層1〜4の厚さは、4〜6μm程度であり、各配線層5〜8の厚さは、いずれの層も3〜8μm程度である。各樹脂層1〜4の材質は、ポリイミド系、フェノール系、エポキシ系、シリコン系、BCBのいずれかの樹脂からなる。各配線層5〜8は、Cu、Ni、Auのいずれかの金属を単体、あるいは、組み合わせて形成されている。
図6(a)、(b)は、本発明の他の実施形態に係る多層配線基板の構成を示す断面図である。また、図7(a)、(b)は、図6の多層配線基板の変形例の構成を示す断面図である。
また、各樹脂層2、3、4ごとに金属膜11、12、13をそれぞれ設けることで、アンカー効果により、より強固に断面部を強化することが可能である。
図6及び図7の実施形態の構成においても、各樹脂層1〜4の厚さは、4〜6μm程度であり、各配線層5〜8の厚さは、いずれの層も3〜8μm程度である。各樹脂層1〜4の材質は、ポリイミド系、フェノール系、エポキシ系、シリコン系、BCBのいずれかの樹脂からなる。各配線層5〜8は、Cu、Ni、Auのいずれかの金属を単体、あるいは、組み合わせて形成されている。
図8(a)、(b)は、図6の多層配線基板の変形例の構成を示す断面図である。
図8(a)の実施形態においては、切断される樹脂層1以外の樹脂層2〜4の端面を覆う金属膜14を、切断される樹脂層1上に形成された金属膜13と接続することにより、樹脂層2〜4の端面の保護をより強固に行い、金属膜13の密着力も向上させている。
これによって、樹脂層2〜4の外周部を金属膜13で補強することになり、信頼性をより向上する。
尚、図8(b)は、図8(a)の多層配線基板10における、点線Aで示した部分を上面から見た上面図である。
図8の実施形態の構成においても、各樹脂層1〜4の厚さは、4〜6μm程度であり、各配線層5〜8の厚さは、いずれの層も3〜8μm程度である。各樹脂層1〜4の材質は、ポリイミド系、フェノール系、エポキシ系、シリコン系、BCBのいずれかの樹脂からなる。
各配線層5〜8は、Cu、Ni、Auのいずれかの金属を単体、あるいは、組み合わせて形成されている。
図9は、図8の多層配線基板の変形例の構成を示す断面図である。
図9の実施形態においては、樹脂層2〜4の外周部を覆う金属膜13を、各樹脂層のグランド配線15に接続している。図9の実施形態の構成により、電気的特性の向上を図ることができる。
図9の実施形態の構成においても、各樹脂層1〜4の厚さは、4〜6μm程度であり、各配線層5〜8の厚さは、いずれの層も3〜8μm程度である。各樹脂層1〜4の材質は、ポリイミド系、フェノール系、エポキシ系、シリコン系、BCBのいずれかの樹脂からなる。各配線層5〜8は、Cu、Ni、Auのいずれかの金属を単体、あるいは、組み合わせて形成されている。
図10(a)、(b)は、本発明の他の実施形態に係る多層配線基板の構成を示す断面図である。
図10(a)の実施形態においては、切断される第2の樹脂層2を薄く形成する(凹部2Aとする)ことによって、より小さい力での切断が可能となり、中継基板本体への損傷をより小さくすることができる。第2の樹脂層2における切断領域9に形成された凹部2Aの深さは1〜4um程度であり、この部分の第2の樹脂層2の厚さは1〜3μum程度である。
図10(b)の実施形態においては、切断される第2の樹脂層2を薄く形成する(凹部2A)と共に、第1の配線層5における切断領域9の金属部をエッチング除去(金属除去部5Aとする)ことによって、より小さい力での切断が可能となり、中継基板本体への損傷をより小さくすることができる。第2の樹脂層2における切断領域9に形成された凹部2Aの深さは1〜4um程度であり、この部分の第2の樹脂層2の厚さは1〜3μum程度である。
図10の実施形態の構成においても、各樹脂層1〜4の厚さは、4〜6μm程度であり、各配線層5〜8の厚さは、いずれの層も3〜8μm程度である。各樹脂層1〜4の材質は、ポリイミド系、フェノール系、エポキシ系、シリコン系、BCBのいずれかの樹脂からなる。各配線層5〜8は、Cu、Ni、Auのいずれかの金属を単体、あるいは、組み合わせて形成されている。
図11(a)乃至(e)は、図1の実施形態に係る多層配線基板(半導体装置)の製造方法を説明するための図である。
本実施形態においては、図11(a)の様に、支持基板17上に第1の配線層5を形成した後に、第1の樹脂層1を形成する。第1の樹脂層1には、第1の配線層5と第2の配線層6を電気的に接続するためのビア(図示なし)が設けてある。
図11(b)の様に、第1の樹脂層1の上に、第2の配線層6を形成する。そして、図11(c)の様に、第1の樹脂層1、第2の配線層6の上に、第2の樹脂層2を形成する。この際、第2の樹脂層2を、後の工程で切断される領域(切断領域9)から退避させて形成する。図11(d)の様に、第3及び第4の配線層7及び8と、第3及び第4の樹脂層3及び4も同様に形成する。
各樹脂層は、樹脂硬化後において厚さ5〜6μm程度の薄膜にて形成する。上記ポリイミド樹脂は感光性のポリイミド樹脂であることから、第2乃至第4の樹脂層2〜4を切断領域9から退避させて形成する場合には、フォトリソグラフィ法を用いて形成することができる。
具体的には、上記ポリイミド樹脂を塗布後、例えばULTRATEC社製TITAN等のg線ステッパーを用い、500mJ程度の露光量で露光する。その後、例えば、クラリアントジャパアン製の現像液A-430、リンス液C-260等を用い、現像、リンスを行う。このとき、各配線層を電気的に接続するためのビアも同時に形成しておく。
各樹脂層を形成後、その上に配線層を形成する。例えば、各配線層を電解めっき法を用いて形成する場合について説明する。樹脂層の上に、給電層をスパッタ法にて形成する。本実施形態の場合は、チタン(Ti)とCuをそれぞれ、100nm、250nmの厚さで形成している。スパッタ後、フォトレジストでパターニングを行う。例えば、東京応化工業製のLA900のポジレジストを用い、g線ステッパーにて1000mJ程度の露光を行う。同様に、東京応化工業製の現像液P-7Gを用いて現像し、パターンを形成する。パターン形成後、電解めっきにて配線形成を行う。
第1乃至第4の配線層1〜4は、Cu、Ni、Auのいずれかの金属単体、あるいは、組み合わせにて形成されている。本実施形態においては、第1の配線層1はNi/Auにて、第2及び第3の配線層2、3はCuにて、第4の配線層4はCu/Ni/Auにてそれぞれ形成される。
次に、第2及び第3の配線層2、3の形成方法について説明する。例えば、EEJA社製のCU300等を用いて、Cuめっき層を3μm程度の厚さに形成する。めっき形成後、給電層をエッチング除去する。エッチングでの除去には、Cu、Tiのそれぞれに対し過水酢酸、ふっ酸等を用いる。他の配線層についても、めっき液を適宜変更し、同様に形成する。
図11(e)に示した様に、全ての樹脂層1〜4、配線層5〜8を形成した後、支持基板17を除去する。この場合、Si基板の除去は、例えば、グラインダーを用いて、50μm程度の厚さまで薄化した後に、ふっ酸と硝酸からなる混酸によって溶解させることにより、容易に除去可能である。
上記した図11の製造方法を用いることによって、特殊な工程を必要とすることなく、容易に、切断領域9から樹脂層2〜4を退避させた多層配線基板10を形成することが可能となる。
図12(a)乃至(e)は、図2の実施形態に係る多層配線基板(半導体装置)の製造方法を説明するための図である。
本実施形態においては、図12(a)の様に、支持基板17上に第1の配線層5を形成した後に、第1の樹脂層1を形成する。第1の樹脂層1には、第1の配線層5と第2の配線層6を電気的に接続するためのビア(図示なし)が設けてある。
図12(b)の様に、第1の樹脂層1の上に、第2の配線層6を形成する。そして、図12(c)の様に、第1の樹脂層1、第2の配線層6の上に、第2の樹脂層2を形成する。この際、第2の樹脂層2を、後の工程で切断される領域(切断領域9)から退避させて形成する。図12(c)の様に、第3の配線層7、第3の樹脂層3、第4の配線層8も同様にして形成する。
その後、図12(d)の様に、第4の樹脂層4を、第2及び第3の樹脂層2及び3を覆うように形成することによって、第1の樹脂層1と第4の樹脂層4のみが外表面に露出するように形成できる。
具体的な実施形態としては、上記した図11の実施形態と同様である。この実施形態の製造方法によって、最上層と最下層の樹脂層1と4のみが外部に露出する多層配線基板10を容易に作成可能となる。
図13(a)乃至(e)は、図3の実施形態に係る多層配線基板(半導体装置)の製造方法を説明するための図である。
本実施形態においては、図13(a)の様に、支持基板17上に第1の樹脂層1を、後の工程で切断される領域(切断領域9)から退避させて形成する。
第1の樹脂層1の上に第1の配線層5を形成した後に、図13(b)及び(c)の様に、第2の配線層6から第4の配線層8まで、同様にして積層形成する。
第4の配線層8まで形成した後、図13(d)の様に、第4の樹脂層4を、第1乃至第3の樹脂層1〜3の端面を覆うように形成する。第4の樹脂層4の形成が完了した後、図13(e)の様に、支持基板17を除去する。
具体的な実施形態としては、上記した図11の実施形態と同様である。この実施形態の製造方法によって、切断領域9から退避形成させた全ての樹脂層1〜3の端面を、切断される単一の樹脂層4により覆う構造を有する多層配線基板10を容易に形成することが可能となる。
図14(a)乃至(d)は、図4の実施形態に係る多層配線基板(半導体装置)の製造方法を説明するための図である。
本実施形態においては、図14(a)の様に、支持基板17上に第1の樹脂層1を、後の工程で切断される領域(切断領域9A)から退避させて形成すると共に、2つの分離領域1Aを切断領域9Aに分断配置するように形成する。
その後、図14(b)の様に、第1の樹脂層1の上に、第1の配線層5と接続させて第2の配線層6を形成する。第2の配線層6を形成した後、第2の樹脂層2を形成する。第2の樹脂層2は、第1の樹脂層1、第2の配線層6、後の工程で切断される領域(切断領域9)の全てを覆うように形成する。すなわち、多層配線基板を切断して個片化される左右の配線基板が第2の樹脂層2のみによって連続して配設される。
具体的な実施形態としては、上記した図11の実施形態と同様である。この製造方法を用いることによって、第1の樹脂層1の形成時に、同時に分断される分離領域1Aを形成することが可能であるため、容易に、クラッシャブルゾーン9Aを配置した多層配線基板10を形成することが可能となる。
本実施形態においては、図15(a)の様に、支持基板17上に第1の樹脂層1を、後の工程で切断される領域(切断領域9A)から退避させて形成すると共に、2つの分離領域1Aを切断領域9Aに分断配置するように形成する。
その後、図15(b)の様に、第1の樹脂層1の上に、第1の配線層5と接続して第2の配線層6を形成する。第2の配線層6を形成した後、第2の樹脂層2を形成する。第2の樹脂層2は、第1の樹脂層1の形成時に分断配置された、面積の小さい分離領域1A上で、分断させて形成する。
その後、図15(c)の様に、第3及び第4の配線層7、8と、第3及び第4の樹脂層3、4をそれぞれ形成する。最後に、図15(d)の様に、支持基板17を除去する。第3及び第4の樹脂層3、4は、後の工程で切断される領域(切断領域9A)から退避させて形成する。
上記した図14の実施形態と同様、図15のような製造方法によって、より効果的なクラッシャブルゾーン9Aを配置した多層配線基板10を容易に形成することが可能となる。
図16(a)乃至(d)は、図6の実施形態に係る多層配線基板(半導体装置)の製造方法を説明するための図である。
本実施形態においては、図16(a)の様に、支持基板17上に第1の配線層5及び第1の樹脂層1を形成する。図16(b)の様に、第1の樹脂層1上に第2の配線層6を形成した後、第2の樹脂層2を、後の工程で分断される領域(分離領域9)より退避させて形成する。第3の配線層7と、第3の樹脂層3も同様に形成する。
第3の樹脂層3を形成した後、第4の配線層8を形成する。このとき、図16(c)の様に、第2及び第3の樹脂層2、3の端面を覆うように金属膜11を同時に形成する。
その後、図16(d)の様に、第4の樹脂層4を形成し、支持基板17を除去する。
図16の実施態様において、各配線層5〜8の材質、厚さはそれぞれ、第1の配線層5がNi/Au/Ni=0.1μm/0.5μm/3.5μm、第2及び第3の配線層6、7がCu=3μm、第4の配線層8がCu/Ni/Au=3μm/3.5μm/0.2μmである。
具体的な実施形態は、上記した図11の実施形態と同様である。第4の配線層8の形成と同時に、第2及び第3の樹脂層2、3の端面を覆う金属膜11を形成することによって、工程を増やすことなく、金属膜11を形成した多層配線基板10を容易に形成することが可能となる。
図17(a)乃至(d)は、図7の実施形態に係る多層配線基板(半導体装置)の製造方法を説明するための図である。
本実施形態においては、図17(a)の様に、支持基板17上に第1の配線層5と、第1の樹脂層1を形成する。更に、第2の配線層6を形成した後、第2の樹脂層2を、後の工程で分断される領域(分離領域9)より退避させて形成する。
第3の配線層7と第3の樹脂層3も同様に形成する。第3の樹脂層3を形成した後、図17(b)の様に、第4の配線層8を形成する。このとき、図17(b)の様に、第2及び第3の樹脂層2、3の端面を覆うように金属膜11を形成する。
その後、図17(c)の様に、第4の樹脂層4を形成する。第4の樹脂層4を形成した後、第4の樹脂層4の端面を覆い、かつ第2及び第3の樹脂層2、3の端面を覆っている金属膜11と接続されるように、第2の金属膜12を形成する。図17(d)の様に、第2の金属膜12を形成した後、支持基板17を除去する。
具体的な実施形態は、上記した図11の実施形態と同様である。この製造方法を用いることによって、金属膜11及び12を形成した多層配線基板10を容易に形成することが可能となる。
図18(a)乃至(d)は、図8の実施形態に係る多層配線基板(半導体装置)の製造方法を説明するための図である。
本実施形態においては、図18(a)の様に、支持基板17上に第1の配線層5と第1の樹脂層1を形成する。第1の樹脂層1の上に第2の配線層6を形成する。第2の樹脂層2は、後の工程で切断される領域(切断領域9)から退避させて形成する。第3の配線層7を形成し、第2の樹脂層2と同様に第3の樹脂層3を形成する。第2及び第3の樹脂層2、3には、第1の配線層5に接続される貫通したビア19が形成される。第4の配線層8を形成し、第4の樹脂層4を形成する。
図18(b)の様に、第4の樹脂層4にも、第1の配線層5に接続される、第2〜第4の樹脂層2〜4を貫通するビア19が形成される。
第4の樹脂層4を形成した後、図18(c)の様に、この貫通ビア19を通して、第1の配線層5と接続され、かつ、第2〜第4の樹脂層2〜4の端面を覆うように金属膜14を形成する。その後、図18(d)の様に、支持基板17を除去する。
具体的な実施形態は、基本的には、上記した図11の実施形態と同様である。本実施形態の多層配線基板10においては、第2〜第4の樹脂層2〜4の端面を覆う金属膜14と、第1の配線層5とを接続するため、第2〜第4の樹脂層2〜4に貫通ビア19が設けられている。
上記した感光性ポリイミド樹脂を用いることにより、この貫通ビア19は容易に形成可能であり、図18の製造方法を用いることによって、この実施形態の多層配線基板10を容易に形成することが可能となる。
図19(a)〜(d)は、図9の実施形態に係る多層配線基板(半導体装置)の製造方法を説明するための図である。
本実施形態においては、図19(a)の様に、支持基板17上に第1の配線層5と第1の樹脂層1を形成する。第1の樹脂層1の上に第2の配線層6を形成する。第2の樹脂層2は、後の工程で切断される領域(切断領域9)から退避させて形成する。更に、第3の配線層7を形成し、第2の樹脂層2と同様に第3の樹脂層3を形成する。第2及び第3の樹脂層2、3には、第1の配線層5に接続される貫通したビア19が形成される。第4の配線層8を形成し、第4の樹脂層4を形成する。
図19(b)の様に、第4の樹脂層4にも、第1の配線層5に接続される、第2〜第4の樹脂層2〜4を貫通するビア19が形成される。第2〜第4の樹脂層2〜4を貫通するように形成されているビア19には、それぞれ第2及び第3の配線層6、7のグランド配線15が接続されている。
第4の樹脂層を形成した後、図19(c)の様に、この貫通ビア19を通して、第1の配線層5と、第2及び第3の配線層6、7のグランド配線15と接続され、且つ、第2〜第4の樹脂層2の端面を覆うように金属膜14を形成する。その後、図19(d)の様に、支持基板17を除去する。
具体的な実施形態は、基本的に、上記した図18の実施形態と同様である。本実施形態の多層配線基板10においては、第2〜第4の樹脂層2〜4の端面を覆う金属膜14と、第1の配線層5のグランド配線15を接続するため、各樹脂層に形成される貫通ビア19に、各配線層のグランド配線が露出するように形成される。この形成は、フォトリソグラフィ工程によって、各配線層、各樹脂層の形成時と同時に行えることから、この製造方法によって、この実施形態の多層配線基板10を容易に形成することが可能となる。
図20(a)乃至(d)は、図10の実施形態に係る多層配線基板(半導体装置)の製造方法を説明するための図である。
本実施形態においては、図20(a)の様に、支持基板17上に第1の配線層5を形成する際、後の工程で切断される領域(切断領域9)にも、同時に金属膜を形成する。その後、図20(b)及び(c)の様に、第1の樹脂層1から第4の配線層8までを、上記したいずれかの方法にて形成する。図20(d)の様に、支持基板17を除去する工程で、切断領域9に形成された金属膜を同時に除去する。
具体的な実施形態は、基本的に、上記した図11の実施形態と同様である。切断される領域に形成する金属膜は、第1の配線層5の形成と同時に形成する。
第1の配線層5を構成する金属は、支持基板17の除去時にエッチング除去されないよう、ストッパーとなる金属を、第1の樹脂層1と第2の樹脂層2とで挟んだ構造で形成されている。このとき、第1の樹脂層1に形成するビアの大きさより、第2の樹脂層2に形成するビアの大きさを小さくすることにより、ストッパーとなる金属を形成する。
切断領域9に形成する金属部分5Aについては、第1及び第2の樹脂層1、2のビアを同じ大きさに形成する。このように形成することにより、支持基板17除去時のエッチング処理時に、エッチャントがストッパー金属を回り込んで、この金属膜を完全に除去することが可能となる。図20の製造方法を用いることによって、この実施形態の多層配線基板10を容易に形成することが可能となる。
図21(a)乃至(d)は、図1乃至図3の多層配線基板を切断して個片化した中継基板の構成をそれぞれ示す断面図である。
図21の実施形態においては、切断領域9が単一の樹脂層のみで形成される構成であることから、多層配線基板10の切断面に切断時の機械的損傷は殆ど無く、信頼性が良好な中継基板を形成することができる。
図21(c)及び(d)に示す中継基板においては、他の樹脂層の切断面(端面)を更に樹脂層で覆うことにより信頼性を向上させている。
各樹脂層1〜4の厚さは、4〜6μm程度であり、各配線層5〜8の厚さは、いずれの層も3〜8μm程度である。各樹脂層1〜4の材質は、ポリイミド系、フェノール系、エポキシ系、シリコン系、BCBのいずれかの樹脂からなる。各配線層5〜8は、Cu、Ni、Auのいずれかの金属を単体、あるいは組み合わせて形成される。
図22(a)乃至(e)は、図4及び図5の多層配線基板を切断して個片化した中継基板の構成をそれぞれ示す断面図である。
各樹脂層1〜4の厚さは、4〜6μm程度であり、各配線層5〜8の厚さは、いずれの層も3〜8μm程度である。各樹脂層1〜4の材質は、ポリイミド系、フェノール系、エポキシ系、シリコン系、BCBのいずれかの樹脂からなる。各配線層5〜8は、Cu、Ni、Auのいずれかの金属を単体、あるいは組み合わせて形成されている。
図23(a)及び(b)は、図6の多層配線基板を切断して個片化した中継基板の構成をそれぞれ示す断面図である。
各樹脂層1〜4の厚さは、4〜6μm程度であり、各配線層5〜8の厚さは、いずれの層も3〜8μm程度である。各樹脂層1〜4の材質は、ポリイミド系、フェノール系、エポキシ系、シリコン系、BCBのいずれかの樹脂からなる。各配線層5〜8は、Cu、Ni、Auのいずれかの金属を単体、あるいは組み合わせて形成されている。
図24(a)及び(b)は、図7の多層配線基板を切断して個片化した中継基板の構成をそれぞれ示す断面図である。
各樹脂層1〜4の厚さは、4〜6μm程度であり、各配線層5〜8の厚さは、いずれの層も3〜8μm程度である。各樹脂層1〜4の材質は、ポリイミド系、フェノール系、エポキシ系、シリコン系、BCBのいずれかの樹脂からなる。各配線層5〜8は、Cu、Ni、Auのいずれかの金属を単体、あるいは、組み合わせて形成されている。
図25(a)、(b)、(c)は、図8及び図9の多層配線基板を切断して個片化した中継基板の構成をそれぞれ示す断面図である。
図25(a)及び(b)の実施形態においては、第1の樹脂層1上に形成された配線層13と、第2乃至第4御樹脂層2〜4の端面外周部を保護する金属膜14とを接続することによって、より信頼性の高い中継基板を形成することができる。
また、図25(c)の実施形態においては、外周の金属膜14を、各樹脂層のグランド配線15と接続することによって、電気的特性を向上させた中継基板を形成することができる。
各樹脂層1〜4の厚さは、4〜6μm程度であり、各配線層5〜8の厚さは、いずれの層も3〜8μm程度である。各樹脂層1〜4の材質は、ポリイミド系、フェノール系、エポキシ系、シリコン系、BCBのいずれかの樹脂からなる。各配線層5〜8は、Cu、Ni、Auのいずれかの金属を単体、あるいは組み合わせて形成されている。従って、本実施形態の中継基板の構成によれば、上述の図8及び図9の多層配線基板と同様の効果を得ることができる。
(付記1)
樹脂層上に配線層が形成された配線基板が複数積層された多層配線基板であって、前記複数の配線基板のうち1つの配線基板の樹脂層を除く全ての配線基板の樹脂層及び配線層は同じ位置で分離されていることを特徴とする多層配線基板。
(付記2)
前記複数の配線基板のうち1つの前記配線基板は、積層された複数の配線基板の中間の配線基板であって、該配線基板の樹脂層が分離部において外側の配線基板の樹脂層と同じ面に屈曲して延在していることを特徴とする付記1記載の多層配線基板。
(付記3)
前記複数の配線基板のうち1つの前記配線基板は、積層された複数の配線基板の外側の配線基板であって、該配線基板の樹脂層が分離部において他方の外側の配線基板の樹脂層と同じ面に屈曲して延在していることを特徴とする付記1記載の多層配線基板。
(付記4)
前記複数の配線基板のうち1つの前記配線基板は、積層された複数の配線基板の外側の配線基板であって、他方の外側の配線基板の樹脂層が他の分離された配線基板の樹脂層の端面を被覆していることを特徴とする付記1記載の多層配線基板。
(付記5)
前記複数の配線基板のうち1つの前記配線基板は、積層された複数の配線基板の外側の配線基板であって、分離された他の配線基板の樹脂層の端面が金属膜で被覆されていることを特徴とする付記1記載の多層配線基板。
(付記6)
前記複数の配線基板のうち1つの前記配線基板は、積層された複数の配線基板の外側の配線基板であって、分離された他の配線基板の樹脂層に貫通するビアが形成されていることを特徴とする付記1記載の多層配線基板。
(付記7)
前記複数の配線基板の樹脂層のうち、最上層と最下層の樹脂層のみが外部に露出していることを特徴とする付記1記載の多層配線基板。
(付記8)
前記複数の配線基板のうち1つの前記配線基板の樹脂層が他の全ての樹脂層の端面を被覆して形成されることを特徴とする付記1記載の多層配線基板。
(付記9)
前記複数の配線基板の樹脂層のうち1つの前記配線基板の樹脂層以外の少なくとも2層以上の樹脂層の端面が金属膜により被覆されることを特徴とする付記1記載の多層配線基板。
(付記10)
前記金属膜を形成する金属は前記複数の配線基板の配線層のうち1つの配線層を形成する金属と同一の金属であることを特徴とする付記9記載の多層配線基板。
(付記11)
前記金属膜は2種類以上の金属を含むことを特徴とする付記9記載の多層配線基板。
(付記12)
前記金属膜は前記複数の配線基板の樹脂層のうち最上層の樹脂層上に形成された金属膜と電気的に接続されることを特徴とする付記9記載の多層配線基板。
(付記13)
多層配線基板の製造方法であって、支持基板上に第1の配線層と第1の樹脂層を形成する第1の工程と、前記第1の樹脂層上に、分割して第2の配線層と第2の樹脂層を形成する第2の工程と、前記第2の樹脂層上に複数の配線層及び樹脂層を交互に形成する第3の工程と、前記支持基材を除去する第4の工程とを有することを特徴とする多層配線基板の製造方法。
(付記14)
前記第2の樹脂層上に前記第2の樹脂層よりも狭い面積の第3の配線層及び第3の樹脂層を形成する第5の工程と、前記第3の樹脂層上に第4の配線層を形成し、前記第2、第3の樹脂層の端面を覆う様に第4の樹脂層を形成する第6の工程とを有することを特徴とする付記13記載の多層配線基板の製造方法。
(付記15)
前記第3の工程の後に、前記複数の積層された樹脂層の端面を覆う金属層を形成する第7の工程を有することを特徴とする付記13記載の多層配線基板の製造方法。
(付記16)
多層配線基板の製造方法であって、支持基板上に第1の配線層と第1の樹脂層を分割して形成する第1の工程と、前記第1の樹脂層上に、第2の配線層を形成し、該第2の配線層及び第1の樹脂層上に第2の樹脂層を形成する第2の工程と、前記第2の樹脂層上に分割して複数の配線層及び樹脂層を交互に形成する第3の工程と、前記支持基材を除去する第4の工程とを有することを特徴とする多層配線基板の製造方法。
(付記17)
前記複数の配線基板の樹脂層のうち、最上層と最下層の樹脂層のみが外部に露出するように形成されることを特徴とする付記13記載の多層配線基板の製造方法。
(付記18)
前記複数の配線基板のうち1つの前記配線基板の樹脂層が他の全ての樹脂層の端面を被覆して形成されることを特徴とする付記13記載の多層配線基板の製造方法。
(付記19)
前記複数の配線基板の樹脂層のうち1つの前記配線基板の樹脂層以外の少なくとも2層以上の樹脂層の端面を金属膜で被覆するように形成することを特徴とする付記13記載の多層配線基板の製造方法。
(付記20)
前記少なくとも2層以上の樹脂層の端面を覆う前記金属膜の形成と、前記複数の配線基板の配線層のうち1つの配線層の形成とを同一の金属を用いて同時に行うことを特徴とする付記19記載の多層配線基板の製造方法。
1A 分離領域
2 第2の樹脂層
2A 薄膜化した樹脂層
3 第3の樹脂層
4 第4の樹脂層
5 第1の配線層
5A エッチング除去される金属膜
6 第2の配線層
7 第3の配線層
8 第4の配線層
9 切断領域
9A クラッシャブルゾーン
10 多層配線基板
11 金属膜
12 金属膜
13 金属膜
14 金属膜
15 グランド配線
17 支持基板
19 ビア
Claims (2)
- 樹脂層上に配線層が形成された配線基板が複数積層された多層配線基板であって、
前記複数の配線基板のうち1つの配線基板の樹脂層を除く全ての配線基板の樹脂層及び配線層は同じ位置で分離されており、
前記複数の配線基板のうち1つの前記配線基板は、積層された複数の配線基板の中間の配線基板であって、該配線基板の樹脂層が分離部において外側の配線基板の樹脂層と同じ面に屈曲して延在していることを特徴とする多層配線基板。 - 樹脂層上に配線層が形成された配線基板が複数積層された多層配線基板であって、
前記複数の配線基板のうち1つの配線基板の樹脂層を除く全ての配線基板の樹脂層及び配線層は同じ位置で分離されており、
前記複数の配線基板のうち1つの前記配線基板は、積層された複数の配線基板の外側の配線基板であって、該配線基板の樹脂層が分離部において他方の外側の配線基板の樹脂層と同じ面に屈曲して延在していることを特徴とする多層配線基板。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005105232A JP4688545B2 (ja) | 2005-03-31 | 2005-03-31 | 多層配線基板 |
TW094123710A TWI281234B (en) | 2005-03-31 | 2005-07-13 | Multilayer wiring board and its manufacturing method |
US11/180,780 US7355124B2 (en) | 2005-03-31 | 2005-07-14 | Multilayer wiring board and its manufacturing method |
CNB2005100879151A CN100477193C (zh) | 2005-03-31 | 2005-07-29 | 多层接线板及其制造方法 |
US12/021,548 US7915538B2 (en) | 2005-03-31 | 2008-01-29 | Multilayer wiring board and its manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005105232A JP4688545B2 (ja) | 2005-03-31 | 2005-03-31 | 多層配線基板 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010276000A Division JP5170227B2 (ja) | 2010-12-10 | 2010-12-10 | 多層配線基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006286967A JP2006286967A (ja) | 2006-10-19 |
JP4688545B2 true JP4688545B2 (ja) | 2011-05-25 |
Family
ID=37030651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005105232A Expired - Fee Related JP4688545B2 (ja) | 2005-03-31 | 2005-03-31 | 多層配線基板 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7355124B2 (ja) |
JP (1) | JP4688545B2 (ja) |
CN (1) | CN100477193C (ja) |
TW (1) | TWI281234B (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4688545B2 (ja) * | 2005-03-31 | 2011-05-25 | 富士通セミコンダクター株式会社 | 多層配線基板 |
JP2008016630A (ja) * | 2006-07-06 | 2008-01-24 | Matsushita Electric Ind Co Ltd | プリント配線板およびその製造方法 |
TWI324380B (en) * | 2006-12-06 | 2010-05-01 | Princo Corp | Hybrid structure of multi-layer substrates and manufacture method thereof |
US7777257B2 (en) * | 2007-02-14 | 2010-08-17 | Freescale Semiconductor, Inc. | Bipolar Schottky diode and method |
JP2008294367A (ja) * | 2007-05-28 | 2008-12-04 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2009146988A (ja) * | 2007-12-12 | 2009-07-02 | Fujitsu Ltd | 配線基板の個片化方法およびパッケージ用基板 |
US20100073894A1 (en) * | 2008-09-22 | 2010-03-25 | Russell Mortensen | Coreless substrate, method of manufacturing same, and package for microelectronic device incorporating same |
JP2013084770A (ja) * | 2011-10-11 | 2013-05-09 | Disco Abrasive Syst Ltd | ウェーハの研削方法 |
JP6158676B2 (ja) * | 2013-10-15 | 2017-07-05 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
JP2016157721A (ja) * | 2015-02-23 | 2016-09-01 | 京セラ株式会社 | 配線基板の製造方法 |
JP6724775B2 (ja) * | 2016-12-28 | 2020-07-15 | 凸版印刷株式会社 | 配線基板の個片化方法及びパッケージ用基板 |
JP7202785B2 (ja) * | 2018-04-27 | 2023-01-12 | 新光電気工業株式会社 | 配線基板及び配線基板の製造方法 |
WO2024047872A1 (ja) * | 2022-09-02 | 2024-03-07 | 株式会社レゾナック | 電子部品装置を製造する方法 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07142823A (ja) * | 1993-11-12 | 1995-06-02 | Ibiden Co Ltd | 多連状の電子部品搭載用基板及びその製造方法 |
JPH10135157A (ja) * | 1996-10-25 | 1998-05-22 | Murata Mfg Co Ltd | 多層配線基板およびその製造方法 |
JP2000151102A (ja) * | 1998-11-16 | 2000-05-30 | Matsushita Electric Ind Co Ltd | 多層回路基板の製造方法 |
JP2002064271A (ja) * | 2000-06-09 | 2002-02-28 | Matsushita Electric Ind Co Ltd | 複合配線基板及びその製造方法 |
JP2003101162A (ja) * | 2001-09-21 | 2003-04-04 | Kyocera Corp | フレキシブルプリント基板 |
JP2003209357A (ja) * | 2002-01-15 | 2003-07-25 | Sony Corp | 多層基板製造方法 |
JP2003304038A (ja) * | 2002-04-11 | 2003-10-24 | Fuji Photo Film Co Ltd | 配線基板 |
JP2004319607A (ja) * | 2003-04-14 | 2004-11-11 | North:Kk | 多層配線回路基板とその製造方法 |
JP2004319962A (ja) * | 2002-12-13 | 2004-11-11 | Victor Co Of Japan Ltd | フレックスリジッドプリント配線板及びその製造方法 |
JP2005079402A (ja) * | 2003-09-01 | 2005-03-24 | Fujikura Ltd | 回路基板およびその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02197190A (ja) * | 1989-01-26 | 1990-08-03 | Shin Kobe Electric Mach Co Ltd | 多層印刷配線板 |
TW382736B (en) * | 1996-04-18 | 2000-02-21 | Eastern Kk | Circuit board for a semiconductor device and method of making the same |
JPH1027971A (ja) | 1996-07-10 | 1998-01-27 | Nec Corp | 有機薄膜多層配線基板の切断方法 |
US5773764A (en) * | 1996-08-28 | 1998-06-30 | Motorola, Inc. | Printed circuit board panel |
JP4470693B2 (ja) * | 2004-11-02 | 2010-06-02 | セイコーエプソン株式会社 | プリンタホスト、印刷装置状態情報表示プログラムおよびプリンタホストにおける印刷装置の状態情報表示方法 |
JP4688545B2 (ja) * | 2005-03-31 | 2011-05-25 | 富士通セミコンダクター株式会社 | 多層配線基板 |
-
2005
- 2005-03-31 JP JP2005105232A patent/JP4688545B2/ja not_active Expired - Fee Related
- 2005-07-13 TW TW094123710A patent/TWI281234B/zh not_active IP Right Cessation
- 2005-07-14 US US11/180,780 patent/US7355124B2/en not_active Expired - Fee Related
- 2005-07-29 CN CNB2005100879151A patent/CN100477193C/zh not_active Expired - Fee Related
-
2008
- 2008-01-29 US US12/021,548 patent/US7915538B2/en not_active Expired - Fee Related
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07142823A (ja) * | 1993-11-12 | 1995-06-02 | Ibiden Co Ltd | 多連状の電子部品搭載用基板及びその製造方法 |
JPH10135157A (ja) * | 1996-10-25 | 1998-05-22 | Murata Mfg Co Ltd | 多層配線基板およびその製造方法 |
JP2000151102A (ja) * | 1998-11-16 | 2000-05-30 | Matsushita Electric Ind Co Ltd | 多層回路基板の製造方法 |
JP2002064271A (ja) * | 2000-06-09 | 2002-02-28 | Matsushita Electric Ind Co Ltd | 複合配線基板及びその製造方法 |
JP2003101162A (ja) * | 2001-09-21 | 2003-04-04 | Kyocera Corp | フレキシブルプリント基板 |
JP2003209357A (ja) * | 2002-01-15 | 2003-07-25 | Sony Corp | 多層基板製造方法 |
JP2003304038A (ja) * | 2002-04-11 | 2003-10-24 | Fuji Photo Film Co Ltd | 配線基板 |
JP2004319962A (ja) * | 2002-12-13 | 2004-11-11 | Victor Co Of Japan Ltd | フレックスリジッドプリント配線板及びその製造方法 |
JP2004319607A (ja) * | 2003-04-14 | 2004-11-11 | North:Kk | 多層配線回路基板とその製造方法 |
JP2005079402A (ja) * | 2003-09-01 | 2005-03-24 | Fujikura Ltd | 回路基板およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20060219429A1 (en) | 2006-10-05 |
TWI281234B (en) | 2007-05-11 |
TW200634999A (en) | 2006-10-01 |
US20080124529A1 (en) | 2008-05-29 |
US7915538B2 (en) | 2011-03-29 |
JP2006286967A (ja) | 2006-10-19 |
CN100477193C (zh) | 2009-04-08 |
CN1841719A (zh) | 2006-10-04 |
US7355124B2 (en) | 2008-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4688545B2 (ja) | 多層配線基板 | |
US9859201B2 (en) | Wiring substrate, semiconductor device, and method for manufacturing wiring substrate | |
JP6076653B2 (ja) | 電子部品内蔵基板及び電子部品内蔵基板の製造方法 | |
JP5649490B2 (ja) | 配線基板及びその製造方法 | |
US7843059B2 (en) | Electronic parts packaging structure | |
JP6133227B2 (ja) | 配線基板及びその製造方法 | |
JP4803844B2 (ja) | 半導体パッケージ | |
JP5392847B2 (ja) | 配線基板、半導体装置及びそれらの製造方法 | |
US8729401B2 (en) | Wiring substrate and method of manufacturing the same | |
JP5547615B2 (ja) | 配線基板、半導体装置及び配線基板の製造方法 | |
JP2008300507A (ja) | 配線基板とその製造方法 | |
JP2006222164A (ja) | 半導体装置及びその製造方法 | |
JP5362569B2 (ja) | インターポーザー及びインターポーザーの製造方法 | |
JP2008160019A (ja) | 電子部品 | |
JP2017112209A (ja) | 配線基板、半導体装置及び配線基板の製造方法 | |
US8349736B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JPWO2008044537A1 (ja) | 半導体パッケージおよび半導体パッケージの製造方法 | |
JP6533680B2 (ja) | 配線基板、半導体装置及び配線基板の製造方法 | |
JP6505521B2 (ja) | 配線基板、半導体装置及び配線基板の製造方法 | |
JP5170227B2 (ja) | 多層配線基板及びその製造方法 | |
JP3860028B2 (ja) | 半導体装置 | |
JP2013021085A (ja) | インターポーザ及びその製造方法、並びに半導体装置及びその製造方法 | |
JP5033682B2 (ja) | 半導体素子およびその製造方法並びに半導体装置およびその製造方法 | |
JP2010092974A (ja) | 半導体装置及びその製造方法、並びに電子装置 | |
JP4528018B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080125 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100930 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101012 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101210 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110118 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110215 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4688545 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |