TWI828398B

TWI828398B - 半導體結構及其形成方法

Info

Publication number: TWI828398B
Application number: TW111141353A
Authority: TW
Inventors: 蔡守騏; 任楷
Original assignee: 華邦電子股份有限公司
Priority date: 2022-10-31
Filing date: 2022-10-31
Publication date: 2024-01-01
Also published as: TW202420598A

Abstract

提供半導體結構及其形成方法。所述半導體結構包括第一功函數層、第二功函數層、保護層、閘極堆疊物、第一襯層、第二襯層、平坦化層及閘極插塞。第一功函數層設置在基板上。第二功函數層設置在第一功函數層上。保護層設置在第二功函數層上。閘極堆疊物設置在保護層上。第一襯層設置於閘極堆疊物上。第二襯層設置於第一襯層上。平坦化層設置於第二襯層上。閘極插塞設置在平坦化層上且與第一功函數層及第二功函數層接觸。

Description

半導體結構及其形成方法

本發明係關於半導體結構及其形成方法，特別是關於包括與雙功函數(dual work function)字元線接觸的閘極插塞的半導體結構及其形成方法。

隨著半導體裝置微縮化的趨勢，動態隨機存取記憶體(dynamic random access memory，DRAM)的尺寸也持續縮減，以增加積集度並提升效能。然而，持續縮減的尺寸使得鄰近的元件之間產生諸如閘極誘導的汲極漏電流(gate induced drain leakage，GIDL)的問題，從而對於記憶體的性能造成不良影響。

鑒於上述問題，本發明藉由設置第一襯層及第二襯層以作為不同元件的蝕刻停止層(etch stop layer)，來減少形成半導體結構的蝕刻製程期間中對於其他元件的蝕刻損壞，進而改善半導體結構的電性性質、可靠性及/或製程裕度(process window)。

在本揭露的一些實施例中，提供半導體結構。所述半導體結構包括第一功函數層、第二功函數層、保護層、閘極堆疊物、第一襯層、第二襯層、平坦化層及閘極插塞。第一功函數層設置在基板上。第二功函數層設置在第一功函數層上。保護層設置在第二功函數層上。閘極堆疊物設置在保護層上。第一襯層設置於閘極堆疊物上。第二襯層設置於第一襯層上。平坦化層設置於第二襯層上。閘極插塞設置在平坦化層上且與第一功函數層及第二功函數層接觸。

在本揭露的一些實施例中，提供半導體結構的形成方法。所述形成方法包括形成第一功函數層在基板上。形成第二功函數層在第一功函數層上。形成保護層在第二功函數層上。形成閘極堆疊物在保護層上。形成第一襯層在閘極堆疊物上。形成第二襯層在第一襯層上。形成平坦化層在第二襯層上。執行蝕刻製程，以移除第二功函數層並暴露第一功函數層。形成閘極插塞，以使閘極插塞與第一功函數層及第二功函數層接觸。

在本文中，如第1圖至第15圖所示的剖面示意圖顯示沿著平行於字元線WL的延伸方向截取的剖面圖。

參照第1圖，其是根據本發明的一些實施例，繪示半導體結構的剖面示意圖。在一些實施例中，可提供基板100。基板100可為矽(silicon)晶圓、塊材(bulk)半導體、或絕緣上覆半導體(semiconductor-on-insulator，SOI)基板。其他基板100的種類例如為多層基板或漸變基板。基板100可包括主動區AA及鄰近主動區AA的周邊區PA。

可形成隔離結構110於基板100中，以提供電性隔離。隔離結構110可包括第一隔離材料111、第二隔離材料112及/或第三隔離材料113。舉例而言，可形成複數個溝槽(未顯示)於基板100的主動區AA及周邊區PA中。其中，複數個溝槽的深度及/或形狀可根據間距及所需的電性性質調整。接著，順應性地形成第一隔離材料111在主動區AA及周邊區PA中的複數個溝槽中，再形成第二隔離材料112在第一隔離材料111上。接著，在一些實施例中，形成第三隔離材料113在周邊區PA的溝槽中且形成在第二隔離材料112上。在一些實施例中，可進一步執行蝕刻製程，以暴露第三隔離材料113的側表面。

在一些實施例中，可藉由諸如化學氣相沉積(chemical vapor deposition，CVD)製程的沉積製程來形成第一隔離材料111、第二隔離材料112及/或第三隔離材料113。在一些實施例中，第一隔離材料111、第二隔離材料112及/或第三隔離材料113可包括或可為諸如氧化矽(silicon oxide，SiO_x)的氧化物(oxide)、諸如氮化矽(silicon nitride，SiN)的氮化物(nitride)、諸如氮氧化矽(silicon oxynitride，SiON)的氮氧化物(oxynitride)、其它合適的介電材料、其類似物或其組合，然本揭露不限於此。舉例而言，第一隔離材料111可為氧化矽，第二隔離材料112可為氮化矽，且第三隔離材料113可為旋塗玻璃(spin on glass，SOG)氧化物。

如第1圖所示，可形成閘極介電層120於基板100上。在一些實施例中，可藉由諸如化學氣相沉積製程的沉積製程來形成閘極介電層120。在一些實施例中，閘極介電層120可包括或可為諸如氧化矽的氧化物、諸如氮化矽的氮化物、諸如氮氧化矽的氮氧化物、高介電常數(high dielectric constant，high-k)介電材料、其它合適的介電材料、其類似物或其組合，然本揭露不限於此。在一些實施例中，閘極介電層120可作為後續形成的字元線(例如，字元線WL)的介電層。由於第1圖顯示沿著字元線WL的延伸方向截取的剖面圖，因此閘極介電層120為不連續(discontinuous)的。

在一些實施例中，可形成字元線WL於閘極介電層120上。在一些實施例中，字元線WL的頂表面可低於第三隔離材料113的頂表面，因此字元線WL可為埋入式字元線(buried word line)。在一些實施例中，字元線WL可包括具有不同功函數的材料，因此後續形成的半導體結構可作為雙功函數記憶體。舉例而言，字元線WL可包括第一功函數層200及第二功函數層300，第一功函數層200設置於閘極介電層120上，且第二功函數層300設置於第一功函數層200上。在一些實施例中，第二功函數層300可與第三隔離材料113接觸。在一些實施例中，第二功函數層300可連續地(continuously)在第一功函數層200頂表面上延伸。具體而言，位於第三隔離材料113上方的第二功函數層300可為連續地設置。亦即，在鄰近主動區AA及周邊區PA的交界處的第二功函數層300可為連續的。

在一些實施例中，可藉由化學氣相沉積製程或物理氣相沉積(physical vapor deposition，PVD)製程來形成字元線WL。字元線WL可包括或可為多晶矽(polycrystalline silicon)；非晶矽(amorphous silicon)；諸如鎢(W)、銅(Cu)、銀(Ag)、金(Au)、鈷(Co)的金屬；諸如氮化鎢(tungsten nitride，WN)、氮化鈦(titanium nitride，TiN)的金屬氮化物(metal nitride)；導電金屬氧化物(conductive metal oxide)；其他合適的材料；其類似物或其組合，但本揭露不限制於此。在一些實施例中，第一功函數層200可為鎢，且第二功函數層300可為多晶矽，因此字元線WL可為包括鎢及多晶矽的雙功函數字元線。

如第1圖所示，可進一步形成緩衝層130於閘極介電層120及字元線WL之間，從而提升閘極介電層120及字元線WL之間的相容性，進而提升半導體結構的可靠性。在一些實施例中，緩衝層130可藉由化學氣相沉積製程或物理氣相沉積製程來形成，且緩衝層130可為氮化鈦(TiN)。在另一些實施例中，可省略緩衝層130。

參照第2圖，可形成保護層400於第二功函數層300上，以保護位於保護層400下方的諸如第二功函數層300、第一功函數層200的元件。在一些實施例中，保護層400覆蓋第二功函數層300的頂表面，且與第三隔離材料113接觸。在一些實施例中，保護層400的頂表面可與第三隔離材料113的頂表面齊平。因此，一旦保護層400形成，可視為完成本揭露的埋入式字元線。

可藉由化學氣相沉積製程來形成保護層400，且保護層400可包括或可為諸如氧化矽的氧化物、諸如氮化矽的氮化物、諸如氮氧化矽的氮氧化物、其它合適的介電材料、其類似物或其組合，然本揭露不限於此。在一些實施例中，保護層400可為氮化矽。在一些實施例中，形成保護層400之後，保護層400及位於保護層400下方的元件可作為一級電路，且位於保護層400上方的元件可為二級電路或更高級的電路。

接著，形成閘極堆疊物500於保護層400上。閘極堆疊物500可包括設置於主動區AA中的第一閘極堆疊物500A及第二閘極堆疊物500B及設置於周邊區PA中的第三閘極堆疊物500C。在一些實施例中，閘極堆疊物500可作為二級電路的周邊電路閘極，以傳輸訊號至字元線WL。在一些實施例中，後續形成的周邊電路導電插塞(例如，第15圖所示的閘極插塞810)可設置於第二閘極堆疊物500B及第三閘極堆疊物500C之間，從而於字元線WL的末端電性連接。

閘極堆疊物500可更包括閘極結構、第一間隔物層580及第二間隔物層590。閘極結構可彼此間隔地設置於保護層400上。閘極結構可更包括依序設置於保護層400上的介電層510、介電層520、導電層530、緩衝層540、導電層550、介電層560及介電層570。

在一些實施例中，可省略緩衝層540。在一些實施例中，介電層510可為SOG氧化物，介電層520可為氮化矽，導電層530可為多晶矽，緩衝層540可為氮化鈦，導電層550可為鎢，且介電層560及介電層570可為氮化矽。接著，可使順應性形成的介電層510、介電層520、導電層530、緩衝層540、導電層550、介電層560及介電層570圖案化，以形成彼此分離的複數個閘極結構。

如第2圖所示，可形成第一間隔物層580及第二間隔物層590在閘極結構上。在一些實施例中，可順應性地形成第一間隔物層580在介電層510、介電層520、導電層530、緩衝層540、導電層550、介電層560及介電層570上，接著對第一間隔物層580執行蝕刻製程，以暴露保護層400的頂表面的一部分400E。其中，第一間隔物層580可設置於閘極結構的頂表面及側表面上。接著，可順應性地形成第二間隔物層590在第一間隔物層580上，且第二間隔物層590覆蓋保護層400的頂表面的暴露部分400E。在一些實施例中，第一間隔物層580、第二間隔物層590及保護層400彼此接觸。在一些實施例中，第一間隔物層580及第二間隔物層590的材料及形成方法可與緩衝層130的材料及形成方法相同或不同。在一些實施例中，第一間隔物層580可為氧化矽，且第二間隔物層590可為氮化矽。

參照第3圖，形成第一襯層610在閘極堆疊物500上。舉例而言，第一襯層610可順應性地形成在第二間隔物層590上。在一些實施例中，第一襯層610的材料及形成方法可與第一間隔物層580及/或第二間隔物層590的材料及形成方法相同或不同。在一些實施例中，第一襯層610可包括氧化矽。在一些實施例中，因為介於第一閘極堆疊物500A與第二閘極堆疊物500B之間的間距小於介於第二閘極堆疊物500B與第三閘極堆疊物500C之間的間距，因此第一襯層610可填充在第一閘極堆疊物500A與第二閘極堆疊物500B之間。因此，第一襯層610可覆蓋介於第一閘極堆疊物500A與第二閘極堆疊物500B之間的第二間隔物層590。在一些實施例中，介於第一閘極堆疊物500A與第二閘極堆疊物500B之間的第一襯層610的頂表面高於介於第二閘極堆疊物500B與第三閘極堆疊物500C之間的第一襯層610的頂表面。

參照第4圖，使用第二間隔物層590作為蝕刻停止層，藉由蝕刻製程來移除第一襯層610的一部分，以暴露閘極堆疊物500的暴露部分590E。第一襯層610暴露介於第二閘極堆疊物500B與第三閘極堆疊物500C之間的第二間隔物層590的頂表面。舉例而言，蝕刻製程可包括乾式蝕刻、濕式蝕刻、或其他合適的蝕刻方式。乾式蝕刻可包括但不限於電漿蝕刻、無電漿氣體蝕刻、濺射蝕刻(sputter etching)、離子研磨(ion milling)、反應性離子蝕刻(reactive ion etching，RIE)。濕式蝕刻可包括但不限於使用酸性溶液、鹼性溶液或是溶劑來移除待移除結構。在一些實施例中，藉由乾式蝕刻製程來移除第一襯層610。

參照第5圖，形成第二襯層620在第一襯層610上，且覆蓋閘極堆疊物500的暴露部分590E。舉例而言，第二襯層620順應性地形成在第一襯層610及第二間隔物層590的暴露部分590E上。因此，在一些實施例中，第一襯層610、第二襯層620及第二間隔物層590彼此接觸。第二襯層620的材料及形成方法可與第一襯層610的材料及形成方法相同或不同。在一些實施例中，第二襯層620可包括氮化矽。類似地，在一些實施例中，介於第一閘極堆疊物500A與第二閘極堆疊物500B之間的第二襯層620的頂表面高於介於第二閘極堆疊物500B與第三閘極堆疊物500C之間的第二襯層620的頂表面。

參照第6圖，可毯覆式地形成平坦化層630在第二襯層620上。平坦化層630的材料及形成方法可與第一襯層610及/或第二襯層620的材料及形成方法相同或不同。在一些實施例中，平坦化層630可為SOG氧化物。

參照第7圖，可使用第二襯層620作為蝕刻停止層，對平坦化層630執行化學機械研磨(chemical mechanical polishing，CMP)製程，以使第二襯層620的頂表面與平坦化層630的頂表面齊平。舉例而言，當CMP製程偵測到第二襯層620的氮化矽的訊號，即停止執行CMP製程。

參照第8圖，在一些實施例中，可形成蓋層640於平坦化層630上。蓋層640的材料及形成方法可與平坦化層630的材料及形成方法相同或不同。在一些實施例中，蓋層640可為氮化物。舉例而言，蓋層640可作為字元線WL的阻障層或蝕刻停止層。

參照第9圖，可形成圖案化光阻層650在蓋層640上並暴露蓋層640的一部分。舉例而言，毯覆式地形成光阻層的材料於蓋層640上，形成遮罩(未顯示)在光阻層上，並圖案化光阻層的材料，之後移除遮罩，以形成圖案化光阻層650。圖案化光阻層650的圖案可對應於後續形成的導電層(例如，導電層800)的圖案。舉例而言，圖案化光阻層650的第一開口710可對應於後續形成的閘極插塞810，且圖案化光阻層650的第二開口720可對應於後續形成的導線820。

參照第10圖，移除蓋層640的一部分，使第一開口710及第二開口720朝向基板100延伸，從而暴露平坦化層630及第二襯層620的頂表面。在一些實施例中，使用乾式蝕刻製程並控制執行乾式蝕刻製程的厚度，來移除蓋層640並保留第二襯層620。

參照第11圖，使用第二襯層620作為蝕刻停止層來執行第一蝕刻製程P11，以移除部分平坦化層630。因此，可使第一開口710朝向基板100延伸，且第一開口710可暴露第二襯層620。在一些實施例中，平坦化層630與第二襯層620可具有不同的蝕刻選擇比。在一些實施例中，由於平坦化層630可包括氧化矽，且第二襯層620可包括氮化矽，因此利用氧化矽與氮化矽之間的蝕刻選擇比，諸如5:1~10:1，在移除平坦化層630的情況下實質上保留第二襯層620。

參照第12圖，使用第一襯層610及字元線WL的第二功函數層300作為蝕刻停止層來執行第二蝕刻製程P12，以移除第二襯層620、閘極堆疊物500的第二間隔物層590及保護層400。因此，可使第一開口710及第二開口720朝向基板100延伸，且第一開口710可暴露第二功函數層300，而第二開口720可暴露第一襯層610。在一些實施例中，第一襯層610與第二襯層620可具有不同的蝕刻選擇比。在一些實施例中，第一襯層610與第二間隔物層590可具有不同的蝕刻選擇比。在一些實施例中，第一襯層610與保護層400可具有不同的蝕刻選擇比。在一些實施例中，由於第一襯層610可包括氧化矽，且第二襯層620、第二間隔物層590及保護層400可包括氮化矽，因此利用氧化矽與氮化矽之間的蝕刻選擇比，諸如1:5~1:10，在移除第二襯層620、第二間隔物層590及保護層400的情況下實質上保留第一襯層610。

在一些實施例中，第二蝕刻製程P12可同時移除圖案化光阻層650。在另一些實施例中，可藉由執行諸如灰化製程的進一步製程來移除圖案化光阻層650。

參照第13圖，在一些實施例中，使用第一襯層610作為蝕刻停止層來執行第三蝕刻製程P13，以移除第二功函數層300。因此，可使第一開口710朝向基板100延伸，且第一開口710可暴露第一功函數層200。在一些實施例中，第一襯層610與第二功函數層300可具有不同的蝕刻選擇比。在一些實施例中，由於第一襯層610可包括氧化矽，且第二功函數層300可包括多晶矽，因此利用氧化矽與多晶矽之間的蝕刻選擇比，諸如1:5~1:10，在移除第二功函數層300的情況下實質上保留第一襯層610。

在一些實施例中，執行第三蝕刻製程P13可藉由使用第一襯層610作為遮罩(mask)，來移除第二功函數層300。在一些實施例中，第一開口710可具有實質上垂直的側表面。從而，第二功函數層300亦可具有實質上垂直的側表面，所以能夠避免電場集中，進而提高字元線WL的電場分布的均勻性。在一些實施例中，第二功函數層300的側表面與保護層400的側表面實質上齊平。

在一些實施例中，在移除第二功函數層300的期間可進一步移除第一功函數層200的一部分，而增加後續形成的導電插塞(例如，閘極插塞810)與字元線WL的接觸面積，來提升後續形成閘極插塞的製程裕度及可靠性。在一些實施例中，第二功函數層300的側表面與第一功函數層200的側表面可為垂直側表面且可實質上齊平。

在一些實施例中，可在形成平坦化層630之後，執行諸如第一蝕刻製程P11、第二蝕刻製程P12及第三蝕刻製程P13的蝕刻製程。換句話說，在用於形成第一開口710及第二開口720的製程期間中，可同時移除第二功函數層300。因此，可省略在形成平坦化層630之前，先以額外遮罩來圖案化第二功函數層300的製程，進而減少製程數量並減少遮罩數量，從而降低製程成本。再者，在形成平坦化層630之後執行第三蝕刻製程P13，能夠使第二功函數層300的側表面為垂直側表面。

在一些實施例中，周邊閘極接觸物(未顯示)可設置在介於第一閘極堆疊物500A及第二閘極堆疊物500B之間，且周邊閘極接觸物可與後續形成的導線(例如，導線820)電性連接。在一些實施例中，周邊閘極接觸物可包括矽(silicon)，然而由於矽與多晶矽的蝕刻選擇比難以區分，因此周邊閘極接觸物可能受到多晶矽的第三蝕刻製程P13的破壞。然而在本揭露中，因為第一襯層610設置在第一閘極堆疊物500A及第二閘極堆疊物500B之間，所以第一襯層610可實質上覆蓋且保護周邊閘極接觸物不受第三蝕刻製程P13的損害，進而提升半導體結構的可靠性。

如第13圖所示，在一些實施例中，作為氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)結構的平坦化層630、第二襯層620及第一襯層610可設置於閘極堆疊物500上。在一些實施例中，作為氧化物-氮化物-氧化物-氮化物-氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)結構的平坦化層630、第二襯層620、第一襯層610、第二間隔物層590及第一間隔物層580可設置於閘極結構上。因此，藉由上述ONO結構或ONONO結構作為各元件的蝕刻停止層，從而提升半導體結構的可靠性。

參照第14圖，執行第四蝕刻製程P14，以移除第一襯層610及第二間隔物層590。因此，可使第二開口720朝向基板100延伸，且第二開口720可暴露保護層400。在一些實施例中，第四蝕刻製程P14可包括藉由使用第二間隔物層590作為蝕刻停止層，來移除第一襯層610；以及使用乾式蝕刻製程並控制執行乾式蝕刻製程的厚度，來移除第二間隔物層590並保留保護層400。在一些實施例中，可藉由執行第四蝕刻製程P14來暴露周邊閘極接觸物。

參照第15圖，可形成閘極插塞810在平坦化層630上，且閘極插塞810可與第二功函數層300及第一功函數層200接觸，以獲得半導體結構1。在一些實施例中，毯覆式地形成導電層800在蓋層640上且在第一開口710及第二開口720中，以在第一開口710中形成閘極插塞810並在第二開口720中形成導線820。在一些實施例中，導電層800可包括閘極插塞810及導線820。在一些實施例中，導電層800的材料及形成方法可與字元線WL的材料及形成方法相同或不同。在一些實施例中，導電層800可為鎢。

在一些實施例中，閘極插塞810可與字元線WL的一端接觸。換句話說，閘極插塞810可延伸穿過蓋層640、平坦化層630、第二襯層620、第二間隔物層590、保護層400及第二功函數層300，而與第二功函數層300及第一功函數層200接觸。因此，在閘極插塞810與第二功函數層300及第一功函數層200之兩者接觸的情況下，閘極插塞810可同時控制第二功函數層300及第一功函數層200之兩者，進而提升半導體結構1的可操控性。

在一些實施例中，導線820可與介於第一閘極堆疊物500A及第二閘極堆疊物500B之間的周邊閘極接觸物電性連接，以控制第一閘極堆疊物500A及/或第二閘極堆疊物500B。

在一些實施例中，半導體結構1可作為記憶體結構。在一些實施例中，可對半導體結構1執行諸如沉積製程、蝕刻製程等進一步製程，以形成記憶體結構。

綜上所述，本發明的半導體結構包括與第一功函數層及第二功函數層接觸的閘極插塞，因此閘極插塞能夠同時控制第一功函數層及第二功函數層，從而增加與字元線的接觸面積，以提升半導體結構的可操控性。本發明的半導體結構包括作為蝕刻停止層的第一襯層及第二襯層，以降低執行蝕刻製程期間對於其他元件的損壞。因此，能夠減少元件之間的漏電流，並提升半導體結構的使用壽命，從而增加半導體結構的可靠性。

再者，本發明的半導體結構的形成方法藉由按照特定順序設置具有不同蝕刻選擇比的第一襯層、第二襯層及平坦化層，保護周邊電路接觸物不受到蝕刻製程的破壞，從而在降低光罩數量的情況下，維持半導體結構的可靠性。另外，本發明的半導體結構的形成方法提供具有齊平的側表面的第一功函數層及第二功函數層，以提升半導體結構的電場分布的均勻性。

前述內容概述本揭露的數個實施例的部件，使得所屬技術領域中具有通常知識者可以更好地理解本揭露的態樣。所屬技術領域中具有通常知識者應當理解的是，他們可以容易地將本揭露用作改變、取代、替代及/或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或達到相同的優點。所屬技術領域中具有通常知識者亦應理解的是，這樣的等效構造未脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，他們可以在本文中進行各種改變、替換及變更。

1:半導體結構 100:基板 110:隔離結構 111:第一隔離材料 112:第二隔離材料 113:第三隔離材料 120:閘極介電層 130, 540:緩衝層 200:第一功函數層 300:第二功函數層 400:保護層 400E, 590E:部分 500:閘極堆疊物 500A:第一閘極堆疊物 500B:第二閘極堆疊物 500C:第三閘極堆疊物 510, 520, 560, 570:介電層 530, 550, 800:導電層 580:第一間隔物層 590:第二間隔物層 610:第一襯層 620:第二襯層 630:平坦化層 640:蓋層 650:圖案化光阻層 710:第一開口 720:第二開口 810:閘極插塞 820:導線 AA:主動區 PA:周邊區 P11:第一蝕刻製程 P12:第二蝕刻製程 P13:第三蝕刻製程 P14:第四蝕刻製程 WL:字元線

第1圖至第15圖分別是根據本發明的一些實施例，繪示在各個階段形成半導體結構的剖面示意圖。

1:半導體結構

100:基板

111:第一隔離材料

112:第二隔離材料

113:第三隔離材料

120:閘極介電層

130:緩衝層

200:第一功函數層

300:第二功函數層

400:保護層

500:閘極堆疊物

500A:第一閘極堆疊物

500B:第二閘極堆疊物

500C:第三閘極堆疊物

580:第一間隔物層

590:第二間隔物層

610:第一襯層

620:第二襯層

630:平坦化層

640:蓋層

800:導電層

810:閘極插塞

820:導線

WL:字元線

Claims

一種半導體結構，包括：一第一功函數層，設置在一基板上；一第二功函數層，設置在該第一功函數層上；一保護層，設置在該第二功函數層上；一閘極堆疊物，設置在該保護層上；一第一襯層，設置於該閘極堆疊物上；一第二襯層，設置於該第一襯層上；一平坦化層，設置於該第二襯層上；以及一閘極插塞，設置在該平坦化層上且與該第一功函數層及該第二功函數層接觸。
如請求項1所述的半導體結構，其中該第一功函數層的側表面與該第二功函數層的側表面齊平。
如請求項1所述的半導體結構，其中該閘極插塞延伸穿過該平坦化層、該第二襯層、該保護層及該第二功函數層。
如請求項1所述的半導體結構，其中該第一襯層與該第二襯層具有不同蝕刻選擇比，且該平坦化層與該第二襯層具有不同蝕刻選擇比。
如請求項1所述的半導體結構，其中該平坦化層的頂表面與該第二襯層的頂表面齊平。
如請求項1所述的半導體結構，其中該閘極堆疊物更包括：一閘極結構，設置在該保護層上；以及一間隔物層，設置在該閘極結構上，其中該第一襯層與該第二襯層接觸該間隔物層。
一種半導體結構的形成方法，包括：形成一第一功函數層在一基板上；形成一第二功函數層在該第一功函數層上；形成一保護層在該第二功函數層上；形成一閘極堆疊物在該保護層上；形成一第一襯層在該閘極堆疊物上；形成一第二襯層在該第一襯層上；形成一平坦化層在該第二襯層上；執行一蝕刻製程，以移除該第二功函數層並暴露該第一功函數層；以及形成一閘極插塞，以使該閘極插塞與該第一功函數層及該第二功函數層接觸。
如請求項7所述的形成方法，其中在形成該平坦化層之後執行該蝕刻製程。
如請求項7所述的形成方法，其中執行該蝕刻製程更包括：使用該第二襯層作為蝕刻停止層來執行一第一蝕刻製程，以移除該平坦化層；使用該第一襯層作為蝕刻停止層來執行一第二蝕刻製程，以移除該第二襯層及該保護層；以及使用該第一襯層作為蝕刻停止層來執行一第三蝕刻製程，以移除該第二功函數層。
如請求項7所述的形成方法，其中：形成該第一襯層更包括：形成該第一襯層在該閘極堆疊物上；移除該第一襯層的一部分，以暴露該閘極堆疊物的一暴露部分，其中該第二襯層覆蓋該閘極堆疊物的該暴露部分。