KR100245084B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 반도체기판 상부에 패드절연막과 제1절연막을 형성하고 상기 제1절연막과 패드절연막 및 일정두께의 반도체기판을 식각하여 얕은 트렌치를 형성한 다음, 상기 트렌치 표면을 산화시켜 열산화막을 형성하고 상기 반도체기판 상부에 제2절연막을 일정두께 형성한 다음, 상기 제2절연막을 이방성식각하여 제2절연막 스페이서를 형성하고 상기 제1절연막과 제2절연막 스페이서를 이용하여 상기 열산화막과 일정두께의 반도체기판을 식각함으로써 깊은 트렌치를 형성한 다음, 상기 트렌치를 제3절연막으로 매립하고 상기 제1,2,3절연막을 CMP 하여 상부면이 평탄하고 버즈빅이 적으며 누설전류가 감소된 소자분리막을 용이하게 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 소자분리막 형성방법
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 트렌치 소자분리(trench isolation) 방법과 로코스 (LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS라 함) 방법을 이용하여 고집적화에 충분한 소자분리막을 형성하는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역(isolation region)의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
소자분리막을 제조하는 종래기술로는 절연물 분리방식의 LOCOS 방법, 실리콘기판 상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. (Poly-Buffed LOCOS, 이하에서 PBL 이라 함) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치(trench)방법 등이 있다.
그러나, 상기 LOCOS 방법으로 소자분리산화막을 형성하는 경우는, 미세화할때 공정상 또는 전기적인 문제가 발생하며 버즈빅(bird's beak)에 의한 활성영역이 축소되어 반도체소자의 고집적화를 어렵게 한다.
그리고, 상기 PBL 을 사용하는 경우, 필드산화시에 산소의 측면확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속공정에 어려움을 준다. 그리고, 기판상부의 다결정실리콘층으로 인하여 필드산화시 기판내부로 형성되는 소자분리막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.
또한, 상기 트렌치 소자분리방법은, 소자분리영역과 활성영역의 경계부에 턱짐현상이 발생하여 소자의 누설전류를 발생시킨다.
상기한 바와 같이 종래기술에 따른 반도체소자의 소자분리막 형성방법은, 반도체소자가 고집적화됨에 따라 누설전류 및 버즈빅 등의 단점으로 작용하여 반도체소자의 소자분리 특성을 저하시킴으로써 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게하는 문제점이 있다.
따라서, 본 발명의 상기한 종래기술의 문제점을 해결하기 위하여, LOCOS 방법과 트렌치 방법을 병행하여 작은 버즈빅을 가지며, 누설전류가 적은 소자분리막을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1d도는 본 발명의 제1실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.
제2a도 내지 제2d도는 본 발명의 제2실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 31 : 반도체기판 13, 43 : 패드절연막
15, 45 : 제1질화막 17, 37 : 얕은 트렌치
19, 39 : 열산화막 21, 41 : 제2질화막
22, 42 : 깊은 트렌치 23, 43 : 소자분리막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 반도체기판 상부에 패드절연막과 제1절연막을 형성하는 공정과, 상기 제1절연막과가 패드절연막 및 일정두께의 반도체기판을 식각하여 얕은 트렌치를 형성하는 공정과, 상기 트렌치 표면을 산화시켜 열산화막을 형성하는 공정과, 상기 반도체기판 상부에 제2절연막을 일정두께 형성하는 공정과, 상기 제2절연막을 이방성식각하여 제2절연막 스페이서를 형성하는 공정과, 상기 제1절연막과 제2절연막 스페이서를 이용하여 상기 열산화막과 일정두께의 반도체기판을 식각함으로써 깊은 트렌치를 형성하는 공정과, 상기 트렌치를 제3절연막으로 매립하는 공정과 상기 제1, 2, 3 절연막을 CMP 하여 평탄화시키는 공정을 포함하는 것을 제1특징으로 한다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은,
반도체기판 상부에 패드절연막과 제1절연막을 형성하는 공정과,
상기 제1절연막과 패드절연막 및 일정두께의 반도체기판을 식각하여 얕은 트렌치를 형성하는 공정과,
상기 트렌치 표면을 산화시켜 열산화막을 형성하는 공정과,
상기 반도체기판 상부에 제2절연막을 일정두께 형성하는 공정과,
상기 제2절연막을 이방성식각하여 제2절연막 스페이서를 형성하는 공정과,
상기 제1절연막과 제2절연막 스페이서를 이용하여 상기 열산화막과 일정두께의 반도체기판을 식각함으로써 깊은 트렌치를 형성하는 공정과,
상기 트렌치를 열산화시키고 상부를 평탄화식각하여 소자분리막을 형성하는 공정을 포함하는 것을 제2특징으로 한다.
한편, 상기 목적을 달성하기 위한 본 발명의 원리는, LOCOS 기술을 이용하여 반도체기판을 노출시키고, 상기 반도체기판을 얕게 식각하여 얕은 트렌치를 형성한 다음, 필드산화공정을 실시하여 열산화막을 형성하고 상기 LOCOS 기술의 질화막패턴 측벽에 스페이서를 형성한 다음, 상기 질화막패턴과 스페이서를 이용하여 상기 열산화막과 일정두께의 반도체기판을 식각하여 예정된 깊이의 트렌치를 형성하고 이를 매립한 다음, CMP 공정을 실시하여 턱짐현상이 없고 버즈빅이 적으며 상부면이 평탄화된 소자분리막을 형성함으로써 소자분리특성을 향상시키는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제2d도는 본 발명의 제1실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 패드절연막(13)과 제1질화막(15)을 각각 일정두께 형성한다.
그리고, 소자분리마스크(도시안됨)를 이용한 식각공정으로 상기 제1질화막(15)과 패드절연막(13)을 식각하여 제1질화막(15)패턴과 패드절연막(13)패턴을 형성한다.
연속적으로, 상기 반도체기판(11)을 1000~2000Å 정도의 깊이로 식각하여 얕은 트렌치(17)를 형성한다. (제1a도)
그 다음에, 상기 얕은 트렌치(17)를 열산화시켜 열산화막(19)을 형성한다. 이때, 상기 제1질화막(15)패턴이 버즈빅을 억제하는 역할을 한다. (제1b도)
그리고, 전체표면상부에 제2질화막(21)을 50~300Å 정도의 두께로 형성한다. 그리고, 상기 제2질화막(21)을 이방석식각하여 상기 제1질화막(15)패턴과 패드절연막(13)패턴 측벽에 제2질화막(21) 스페이서를 형성한다.
그 다음에, 상기 제1질화막(15)패턴과 제2질화막(21) 스페이서를 마스크로하여 상기 열산화막(19)을 식각하여 깊은 트렌치(22)를 형성한다.
이때, 상기 깊은 트렌치(22)는 3000~6000Å 정도의 깊이로 형성한다. (제1c도)
그 다음에, 상기 트렌치(22)를 산화막(23)으로 매립한다. 그리고, 상기 CMP공정을 실시하여 상부면이 평탄한 트렌치형 소자분리막(23)을 형성한다. (제1d도)
제2a도 내지 제2d도는 본 발명의 제2실시예에 따른 반도체소자의 소자분리막형성방법을 도시한 단면도이다.
먼저, 반도체기판(31)상부에 패드절연막(33)과 제1질화막(35)을 각각 일정두계 형성한다.
그리고, 소자분리마스크(도시안됨)를 이용한 식각공정으로 상기 제1질화막(35)과 패드절연막(33)을 식각하여 제1질화막(35)패턴과 패드절연막(33)패턴을 형성한다.
연속적으로, 상기 반도체기판(31)을 1000~2000Å 정도의 깊이로 식각하여 얕은 트렌치(37)를 형성한다. (제2a도)
그 다음에, 상기 얕은 트렌치(37)를 열산화시켜 열산화막(39)을 형성한다. 이때, 상기 제1질화막(35)패턴이 버즈빅을 억제하는 역할을 한다. (제2b도)
그리고, 전체표면상부에 제2질화막(41)을 50~300Å 정도의 두께로 형성한다. 그리고, 상기 제2질화막(41)을 이방석식각하여 상기 제1질화막(35)패턴과 패드절연막(33)패턴 측벽에 제2질화막(41) 스페이서를 형성한다.
그 다음에, 상기 제1질화막(35)패턴과 제2질화막(41) 스페이서를 마스크로하여 상기 열산화막(39)을 식각하여 깊은 트렌치(42)를 형성한다.
이때, 상기 깊은 트렌치(42)는 3000~6000Å 정도의 깊이로 형성한다. (제2c도)
그 다음에, 상기 깊은 트렌치(42)를 열산화시키고 상기 제1,2질화막(35, 41)과 패드절연막(33)을 제거함으로써 소자분리막(43)을 형성한다. (제2d도)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 소자분리마스크를 이용하여 절연막패턴을 형성하고 이를 이용하여 얕은 트렌치를 형성한 후, 상기 트렌치 표면을 산화시키고, 상기 절연막패턴 측벽에 절연막 스페이서를 형성한 다음, 상기 절연막패턴과 절연막 스페이서를 마스크로 하여 상기 깊은 트렌치를 형성하고 상기 깊은 트렌치를 매립하는 평탄화된 소자분리막을 형성하여 반도체소자의 누설전류를 감소시키고 버즈빅을 감소시킬 수 있어 소자분리 특성을 향상시켜, 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (5)

  1. 반도체기판 상부에 패드절연막과 제1절연막을 형성하는 공정과, 상기 제1절연막과 패드절연막 및 일정두께의 반도체기판을 식각하여 얕은 트렌치를 형성하는 공정과, 상기 트렌치 표면을 산화시켜 열산화막을 형성하는 공정과, 상기 반도체기판 상부에 제2절연막을 일정두께 형성하는 공정과, 상기 제2절연막을 이방성식각하여 제2절연막 스페이서를 형성하는 공정과, 상기 제1절연막과 제2절연막 스페이서를 이용하여 상기 열산화막과 일정두께의 반도체기판을 식각함으로써 깊은 트렌치를 형성하는 공정과, 상기 트렌치를 제3절연막으로 매립하는 공정과, 상기 제1,2,3절연막을 CMP하여 평탄화시키는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
  2. 제1항에 있어서, 상기 제1,2절연막은 질화막으로 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  3. 제1항에 있어서, 상기 얕은 트렌치는 1000~2000Å 정도의 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  4. 제1항에 있어서, 상기 깊은 트렌치는 2000~6000Å 정도의 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  5. 반도체기판 상부에 패드절연막과 제1절연막을 형성하는 공정과, 상기 제1절연막과 패드절연막 및 일정두께의 반도체기판을 식각하여 얕은 트렌치를 형성하는 공정과, 상기 트렌치 표면을 산화시켜 열산화막을 형성하는 공정과, 상기 반도체기판 상부에 제2절연막을 일정두께 형성하는 공정과, 상기 제2절연막을 이방성식각하여 제2절연막 스페이서를 형성하는 공정과, 상기 제1절연막과 제2절연막 스페이서를 이용하여 상기 열산화막과 일정두께의 반도체기판을 식각함으로써 깊은 트렌치를 형성하는 공정과, 상기 트렌치를 열산화시키고 상부를 평탄화식각하여 소자분리막을 형성하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
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