KR20030086835A - 시스템 온 칩 소자의 제조방법 - Google Patents
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Abstract
본 발명의 목적은 로직 공정의 변경없이도 디램의 캐패시터 면적을 증대시킬 수 있는 시스템 온 칩 소자의 제조방법을 제공하는 것이다. 상기 목적을 달성하기 위하여, 본 발명은 소자분리막을 구비한 반도체 기판 상에 캐패시터들이 형성될 기판 영역을 노출시키는 산화막 패턴을 형성하는 단계; 상기 노출된 기판 영역들 상에 도핑된 실리콘 에피층을 성장시키는 단계; 상기 산화막 패턴을 제거하는 단계; 상기 기판의 전면 상에 게이트용 산화막 및 폴리실리콘막을 차례로 형성하는 단계; 상기 기판의 적소에 게이트 전극들이 형성되고 실리콘 에피층을 감싸는 형태로 게이트용 산화막 및 폴리실리콘막의 적층막들이 잔류되도록 게이트용 폴리실리콘막 및 산화막을 패터닝하는 단계; 상기 게이트 전극들 양측의 기판 표면에 LDD 영역을 형성하고 게이트 전극 양측 가장자리 아래의 기판 부분 표면에 할로 영역을 형성하는 단계; 상기 게이트 전극 및 잔류된 적층막의 양측벽에 스페이서를 형성하는 단계; 상기 게이트 전극들 사이의 기판 표면에 소오스/드레인 영역을 형성하는 단계; 및 상기 게이트 전극들 표면 및 잔류된 적층막 표면에 실리사이드를 형성하여 트랜지스터 및 평판 캐패시터를 형성하는 단계를 포함하는 시스템 온 칩 소자의 제조방법을 제공하며, 본 발명에 따르면, 디램 캐패시터의 면적 증대를 통해 로직의 성능 저하없이 고용량의 디램을 탑재한 시스템 온 칩 소자를 구현할 수 있다.
Description
본 발명은 시스템 온 칩 소자의 제조방법에 관한 것으로, 보다 상세하게는, 로직 공정의 변경없이 디램의 캐패시터 면적을 증대시킬 수 있는 시스템 온 칩 소자의 제조방법에 관한 것이다.
시스템 온 칩 소자(Systam on Chip : 이하, SoC)는 디램(DRAM)과 같은 메모리(Memory)와 로직(Logic)을 단일 칩에 구현한 소자로서, 최근들어 그 관심이 높아지고 있다. 특히, 이러한 SoC 소자는 메모리와 로직이 단일 칩에 구현되는 것과 관련해서 칩의 크기가 증가하고 제조 공정이 복잡하며 제조 수율이 낮다는 단점이 있지만, 그럼에도 불구하고 단일 칩에 메모리와 로직이 구현되는 것으로부터 기존 칩들에 비해 고속 및 저전력 구동이 가능한 잇점을 갖기 때문에 그 사용이 점차 증가되는 추세에 있다.
한편, 상기 SoC 소자는 디램 공정을 기본으로 로직 공정을 적용하는 방식과 로직 공정을 기본으로 디램 공정을 적용하는 방식에 의해 구현될 수 있다. 그런데, 상기 방식들 모두는 디램의 캐패시터 공정으로 인한 써멀 버짓(Thermal Budget)이 로직 공정에 비해 상당히 크기 때문에 로직의 성능(performance)에 나쁜 영향을 미치고 있으며, 또한, 0.25㎛ 이하의 로직 공정에서 채택하고 있는 티타늄 또는 코발트-실리사이드(Ti or Co-silicide)가 써멀 버짓으로 인해 응집(agglomeration)됨으로써, 접합 누설 및 게이트 전극의 저항 증가를 유발하게 된다.
따라서, 상기한 문제를 해결하기 위해, 종래에는 1M 디램 이하에서 적용되었던 평판 캐패시터를 디램 캐패시터에 적용함으로써 로직 공정과 동일하게 SoC 소자를 제조하고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 SoC 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 내에 공지의 STI(Shallow Trench Isolation) 공정 따라 트렌치형의 소자분리막들(2)을 형성한다. 그런다음, 기판(1)의 소정 부분 상에 제1이온주입 마스크(3)을 형성한 상태에서 웰 형성 및 문턱전압(Vt) 조절용 이온주입 공정을 수행한다.
다음으로, 도 1b에 도시된 바와 같이, 제1이온주입 마스크를 제거한 상태에서, 소자분리막(2)을 포함한 기판(1)의 전면 상에 게이트용 산화막(4) 및 폴리실리콘막(5)을 차례로 형성하고, 상기 막들(5, 4)을 패터닝하여 게이트 전극들(6)을 형성한다. 이때, 상기 게이트용 폴리실리콘막(5) 및 산화막(4)의 패터닝시에는 캐패시터가 형성될 기판 영역 상에도 상기 막들(5, 4)을 잔류시키며, 이렇게 잔류된 적층막은 제조 완료된 SoC 소자에서 각각 유전체막 및 전극막으로 기능하여 평판 캐패시터를 구성하게 된다.
계속해서, 기판(1)의 소정 부분 상에 제2이온주입 마스크(7)를 형성한 상태에서 LDD 이온주입 및 할로(halo) 이온주입을 수행하고, 이를 통해, 인접된 게이트 전극들(6) 사이의 기판 표면에 LDD 영역(8)을 형성하고, 그리고, 상기 게이트 전극(6) 양측 가장자리 아래의 기판 표면에 할로 영역(9)을 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 제2이온주입 마스크를 제거한 상태에서, 상기 결과물 상에 산화막과 질화막의 적층막으로된 절연막을 증착하고, 이를 블랭킷(blanket) 식각하여 상기 게이트 전극(6)의 양측벽에 스페이서(10)를 형성한다. 그런다음, 기판(1)의 소정 부분 상에 제3이온주입 마스크(11)를 형성한 후, 소오스/드레인 이온주입 및 열처리를 차례로 행하여 기판(1)의 적소에 소오스/드레인 영역(12)을 형성한다.
그리고나서, 도 1d에 도시된 바와 같이, 제3이온주입 마스크를 제거한 상태에서 게이트 전극(4)의 표면 상에 공지의 공정에 따라 실리사이드(13)를 형성함으로써 기판(1)의 적소에 트랜지스터(14) 및 평판 캐패시터(15)를 형성한다.
이후, 도시하지는 않았으나, 배선 공정을 포함한 일련의 후속 공정을 진행하여 디램과 로직을 혼합한 SoC 소자를 완성한다.
그러나, 종래의 SoC 소자의 제조방법은 평판 캐패시터의 적용을 통해 써멀 버짓에 기인하는 로직의 성능 저하를 방지할 수는 있으나, 칩 크기가 제한됨에 따라 디램의 캐패시터 용량 증가에 한계가 있으며, 그래서, 4M 디램 이상에 상기 평판 캐패시터를 적용함에 어려움이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 로직 공정의 변경없이 디램의 캐패시터 면적을 증대시킬 수 있는 SoC 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 로직 공정의 변경없이 디램의 캐패시터 면적의 증대를 통해 고집적화를 달성할 수 있는 SoC 소자의 제조방법을 제공함에 그 다른 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 시스템 온 칩 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 시스템 온 칩 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 소자분리막
23 : 제1이온주입 마스크 24 : 산화막 패턴
25 : 실리콘 에피층 26 : 게이트용 산화막
27 : 게이트용 폴리실리콘막 28 : 게이트 전극
29 : 제2이온주입 마스크 30 : LDD 영역
31 : 할로 영역 32 : 스페이서
33 : 제3이온주입 마스크 34 : 소오스/드레인 영역
35 : 실리사이드 36 : 트랜지스터
37 : 평판 캐패시터
상기와 같은 목적을 달성하기 위하여, 본 발명은 소자분리막들을 구비한 반도체 기판 상에 캐패시터들이 형성될 기판 영역을 노출시키는 산화막 패턴을 형성하는 단계; 상기 노출된 기판 영역들 상에 도핑된 실리콘 에피층을 성장시키는 단계; 상기 실리콘 에피층들이 잔류되도록 상기 산화막 패턴을 제거하는 단계; 상기 실리콘 에피층들을 포함한 기판의 전면 상에 게이트용 산화막 및 폴리실리콘막을 차례로 형성하는 단계; 상기 기판의 적소에 게이트 전극들이 형성됨과 동시에 상기 실리콘 에피층을 감싸는 형태로 게이트용 산화막 및 폴리실리콘막의 적층막들이 잔류되도록 상기 게이트용 폴리실리콘막 및 산화막을 패터닝하는 단계; 상기 게이트 전극들 양측의 기판 표면에 LDD 영역을 형성함과 동시에 게이트 전극의 양측 가장자리 아래의 기판 부분 표면에 할로 영역을 형성하는 단계; 상기 게이트 전극들의 양측벽 및 잔류된 산화막 및 폴리실리콘막의 적층막들 양측벽에 스페이서를 형성하는 단계; 상기 게이트 전극들 사이의 기판 표면에 소오스/드레인 영역을 형성하는 단계; 및 상기 게이트 전극들 표면 및 잔류시킨 적층막 표면에 실리사이드를 형성하여 트랜지스터 및 평판 캐패시터를 형성하는 단계를 포함하는 시스템 온 칩 소자의 제조방법을 제공한다.
또한, 본 발명의 방법은 상기 실리콘 에피층을 형성하는 단계 전 또는 후, 문턱전압(Vt) 조절용 이온주입을 수행하는 단계를 더 포함한다.
상기 실리콘 에피층을 형성하는 단계는, 노출된 기판 표면에의 자연산화막 제거를 위하여 HF 계열의 케미컬을 이용한 전처리를 수행하는 단계와, 수소 어닐링을 통해 실리콘 에피 성장이 일어날 기판 부분을 수소로 패시베이션(passivation)시키는 단계와, 실리콘 에피층이 성장되기에 충분한 조건 하에서 소정 두께로 도핑된 실리콘 에피층을 성장시키는 단계로 구성된다.
여기서, 상기 수소 어닐링은 800∼1,000℃의 온도 범위에서 H2를 분당 1∼20리터를 흘려주며, 10∼300초 동안 수행함이 바람직하다.
상기 실리콘 에피층의 성장은 650∼900℃의 온도 및 10mtorr∼10torr의 압력 범위에서 SiH2Cl2및 HCl 가스를 각각 40∼80sccm 및 10∼200sccm 정도 흘려주면서 1,000∼3,000Å의 두께로 성장시킴이 바람직하다. 이때, 상기 SiH2Cl2가스 대신에 SiH4또는 Si2H6가스를 사용하고, 상기 HCl 가스 대신에 Cl2가스를 사용하는 것도 가능하다. 또한, 상기 실리콘 에피층은 그 성장시에 BH3또는 PH3가스를 2∼50sccm 범위에서 흘려주어 도핑되도록 함이 바람직하다.
게다가, 본 발명의 방법은 상기 게이트용 산화막 및 폴리실리콘막을 차례로 형성하는 단계 후, 상기 게이트용 폴리실리콘막 및 산화막을 패터닝하는 단계 전, 게이트 전극의 공핍(depletion)을 방지하기 위해 프리 도핑(pre doping) 이온주입을 수행하는 단계를 더 포함하며, 상기 이온주입은 바람직하게 5∼45°각도로 기울여 수행하면서 45∼90°씩 회전시켜 수행한다.
본 발명에 따르면, 게이트 산화막의 형성 이전에 캐패시터가 형성될 기판 부분에 실린더 형상의 실리콘 에피층을 형성해 줌으로써 로직 공정의 변경없이도 디램의 캐패시터 면적을 용이하게 증가시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 SoC 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 공지의 STI 공정에 따라 반도체 기판(21)의 적소에 액티브 영역을 한정하는 트렌치형의 소자분리막들(22)을 형성한다. 그런다음, 상기 기판(21)의 소정 부분 상에 제1이온주입 마스크(23)을 형성하고, 웰 형성 및 문턱전압(Vt) 조절용 이온주입 공정을 수행한다.
다음으로, 도 2b에 도시된 바와 같이, 제1이온주입 마스크를 제거한 상태에서, 400∼650℃의 온도 범위에서 CVD(Chemical Vapor Deposition) 공정을 통해 반도체 기판(21)의 전면 상에 500∼10,000Å의 두께로 산화막을 증착한 후, 상기 산화막의 일부분을 선택적으로 식각하여 디램 캐패시터에서의 스토리지 노드가 형성될 기판 부분을 노출시키는 산화막 패턴(24)을 형성한다. 그런다음, 노출된 기판 부분 상에 선택적 에피텍셜 성장(Selective Epitaxial Growth : 이하, SEG) 공정을 통해 도핑된 실리콘 에피층(25)을 성장시킨다.
여기서, 상기 SEG 공정에 따른 실리콘 에피층(25)의 성장 공정은 다음과 같이 수행한다.
우선, 전처리로서 HF 계열의 케미컬을 이용하여 노출된 기판 표면에서의 자연산화막을 제거한다.
그런다음, 수소 어닐링을 통해 에피 성장이 되어질 기판을 수소로 패시베이션(passivation)시킨다. 이때, 수소 어닐링은 800∼1,000℃의 온도 범위에서 H2를 분당 1∼20 리터를 흘려주며, 약 10∼300초 동안 수행한다.
이어서, 650∼900℃의 온도 및 10mtorr∼10torr의 압력 범위에서 SiH2Cl2및 HCl 가스를 각각 40∼80sccm 및 10∼200sccm 정도 흘려주어 노출된 기판 부분 상에 1,000∼3,000Å의 두께로 실리콘 에피층을 성장시킨다. 이때, 소오스 가스로서 상기 SiH2Cl2가스 대신에 SiH4또는 Si2H6가스를 사용할 수 있으며, 아울러, 첨가 가스로서 HCl 가스 대신에 Cl2가스를 사용할 수 있다. 또한, 상기 실리콘 에피층의 성장시에는 BH3또는 PH3가스를 2∼50sccm 범위에서 흘려주어 원하는 도전형으로 도핑되도록 한다.
계속해서, 도 2c에 도시된 바와 같이, HF 계열의 케미컬을 이용한 습식 식각 공정을 통해 산화막 패턴을 제거한다. 이 결과, 디램 캐패시터의 스토리지 노드가 형성될 기판 부분 상에는 실린더 형상의 실리콘 에피층(25)이 잔류된다.
한편, 상기 웰 형성 및 문턱전압 조절용 이온주입은 동시에 수행하였지만, 웰 형성을 위한 이온주입만을 수행한 후에 실리콘 에피층을 형성하고, 그리고나서, 문턱전압 조절을 위한 이온주입을 수행하는 것도 가능하다.
다음으로, 도 2d에 도시된 바와 같이, 실린더 형상의 실리콘 에피층(25)을 포함한 기판(21)의 전면 상에 게이트용 산화막(26)과 폴리실리콘막(27)을 차례로 형성한다. 그런다음, 게이트 전극의 공핍(depletion)을 방지하기 위해 상기 폴리실리콘막(27) 내에 프리 도핑(pre doping) 이온주입을 수행한다. 이때, 상기 이온주입은 SEG 공정으로 성장된 실리콘 에피층(25) 아래까지 도핑될 수 있도록 5∼45°의 각도로 기울여 경사 이온주입으로 수행하며, 아울러, 45∼90°씩 회전시켜 캐패시터 전체에 이온주입되도록 수행한다.
그 다음, 도 2e에 도시된 바와 같이, 상기 게이트용 산화막(26) 및 폴리실리콘막(27)을 패터닝하여 소자분리막들(22)에 의해 한정된 액티브 영역 상에 게이트 전극들(28)을 형성한다. 이때, 상기 패터닝은 디램 캐패시터가 형성될 기판 영역, 즉, 실리콘 에피층(25)의 표면 상에도 상기 실리콘 에피층(25)을 감싸는 형태로 폴리실리콘막(27) 및 산화막(26)이 잔류되도록 수행한다. 이어서, 기판(21)의 소정 부분 상에 제2이온주입 마스크(29)를 형성한 후, LDD 이온주입 및 할로 이온주입을 수행하고, 이를 통해, 노출된 기판 표면에 LDD 영역(30)을 형성하고, 그리고, 게이트 전극(26)의 양측 가장자리 아래의 기판 부분 표면에 할로 영역(31)을 형성한다.
다음으로, 도 2f에 도시된 바와 같이, 제2이온주입 마스크를 제거한 상태에서, 상기 결과물 상에 산화막과 질화막의 적층막으로된 절연막을 증착하고, 이를 블랭킷 식각하여 게이트 전극(28)의 양측벽 및 실리콘 에피층을 감싸도록 패터닝된 폴리실리콘막(27)의 양측벽에 스페이서(32)를 형성한다. 그런다음, 기판(21)의 소정 영역 상에 제3이온주입 마스크(33)를 형성한 후, 소오스/드레인 이온주입 및 열처리를 차례로 행하여 기판(21)의 적소에 소오스/드레인 영역(34)을 형성한다.
그리고나서, 도 2g에 도시된 바와 같이, 제3이온주입 마스크를 제거한 후, 게이트 전극(28)의 표면 상에 공지의 공정에 따라 실리사이드(35)를 형성하여, 트랜지스터(36) 및 평판 캐패시터(37)를 형성한다. 상기 평판 캐패시터(37)에 있어서, 기판(21)과 산화막(26) 및 폴리실리콘막(27)은 각각 스토리지 노드, 유전체막 및 플레이트 노드로 기능하며, 특히, 실리콘 에피층(25)이 구비됨에 따라 전체적으로 실린더 구조를 갖게 되고, 이에 따라, 고용량을 갖게 된다.
이후, 도시하지는 않았으나, 배선 공정을 포함한 일련의 후속 공정을 진행하여 SoC 소자를 완성한다.
본 발명의 방법에 따르면, 평판 캐패시터는 게이트 산화막 형성 이전에 캐패시터가 형성될 영역에 실린더 형상의 실리콘 에피층을 형성해 줌으로써 로직 공정의 변경없이도 매우 용이하게 그 면적을 증대시킬 수 있다.
따라서, 디램에 악영향을 미치지 않으면서 기존의 로직 공정을 적용하면서도 평판 캐패시터의 면적 증대를 통해 그 용량을 향상시킬 수 있다.
이상에서와 같이, 본 발명은 디램에 평판 캐패시터를 적용함에 따라 써멀 버짓에 기인하는 로직의 성능 저하를 초래하지 않으면서도 로직 공정을 변경함이 없이 마스크 공정의 추가만으로 디램 캐패시터 면적을 증대시킬 수 있으며, 그래서, 4M 이상의 고집적화된 디램을 탑재한 SoC 소자를 용이하게 구현할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (9)
- 소자분리막들을 구비한 반도체 기판 상에 캐패시터들이 형성될 기판 영역을 노출시키는 산화막 패턴을 형성하는 단계;상기 노출된 기판 영역들 상에 도핑된 실리콘 에피층을 성장시키는 단계;상기 실리콘 에피층들이 잔류되도록 상기 산화막 패턴을 제거하는 단계;상기 실리콘 에피층들을 포함한 기판의 전면 상에 게이트용 산화막 및 폴리실리콘막을 차례로 형성하는 단계;상기 기판의 적소에 게이트 전극들이 형성됨과 동시에 상기 실리콘 에피층을 감싸는 형태로 게이트용 산화막 및 폴리실리콘막의 적층막들이 잔류되도록 상기 게이트용 폴리실리콘막 및 산화막을 패터닝하는 단계;상기 게이트 전극들 양측의 기판 표면에 LDD 영역을 형성함과 동시에 게이트 전극의 양측 가장자리 아래의 기판 부분 표면에 할로 영역을 형성하는 단계;상기 게이트 전극들의 양측벽 및 잔류된 산화막 및 폴리실리콘막의 적층막들 양측벽에 스페이서를 형성하는 단계;상기 게이트 전극들 사이의 기판 표면에 소오스/드레인 영역을 형성하는 단계; 및상기 게이트 전극들 표면 및 잔류시킨 적층막 표면에 실리사이드를 형성하여 트랜지스터 및 평판 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 시스템 온 칩 소자의 제조방법.
- 제 1 항에 있어서, 상기 실리콘 에피층을 형성하는 단계 전 또는 후,문턱전압(Vt) 조절용 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 하는 시스템 온 칩 소자의 제조방법.
- 제 1 항에 있어서, 상기 실리콘 에피층을 성장시키는 단계는노출된 기판 표면에의 자연산화막 제거를 위하여 HF 계열의 케미컬을 이용한 전처리를 수행하는 단계;수소 어닐링을 통해 실리콘 에피 성장이 이루어질 기판 부분을 수소로 패시베이션(passivation)시키는 단계; 및실리콘 에피층이 성장되기에 적절한 조건 하에서 소정 두께로 도핑된 실리콘 에피층을 성장시키는 단계로 구성되는 것을 특징으로 하는 시스템 온 칩 소자의 제조방법.
- 제 3 항에 있어서, 상기 수소 어닐링은800∼1,000℃의 온도 범위에서 H2를 분당 1∼20 리터를 흘려주며, 10∼300초 동안 수행하는 것을 특징으로 하는 시스템 온 칩 소자의 제조방법.
- 제 3 항에 있어서, 상기 실리콘 에피층은650∼900℃의 온도 및 10mtorr∼10torr의 압력 범위에서 SiH2Cl2및 HCl 가스를 각각 40∼80sccm 및 10∼200sccm 정도 흘려주면서, 1,000∼3,000Å의 두께로 성장시키는 것을 특징으로 하는 시스템 온 칩 소자의 제조방법.
- 제 5 항에 있어서, 상기 SiH2Cl2가스 대신에 SiH4또는 Si2H6가스를 사용하고, 상기 HCl 가스 대신에 Cl2가스를 사용하는 것을 특징으로 하는 시스템 온 칩 소자의 제조방법.
- 제 5 항에 있어서, 상기 실리콘 에피층은그 성장시에 BH3또는 PH3가스를 2∼50sccm 범위에서 흘려주어 도핑되도록 하는 것을 특징으로 하는 시스템 온 칩 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트용 산화막 및 폴리실리콘막을 차례로 형성하는 단계 후, 상기 게이트용 폴리실리콘막 및 산화막을 패터닝하는 단계 전,게이트 전극의 공핍을 방지하기 위해 프리 도핑 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 하는 시스템 온 칩 소자의 제조방법.
- 제 8 항에 있어서, 상기 이온주입은 5∼45°각도로 기울여 수행하면서 45∼90°씩 회전시켜 수행하는 것을 특징으로 하는 시스템 온 칩 소자의 제조방법.
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