TWI443830B - 用以在ｂｉｃｍｏｓ－ｄｍｏｓ製程中提高崩潰電壓及特定導通電阻之ｌｄｐｍｏｓ結構 - Google Patents

Description

用以在BICMOS-DMOS製程中提高崩潰電壓及特定導通電阻之LDPMOS結構

本發明是有關於一種半導體，且特別是有關於功率金屬-氧化層-半導體電晶體、其製造方法及使用方法。

側向式雙重擴散之金屬-氧化層-半導體(LDMOS)場效電晶體(MOSFET)係為一種被製造成具有共面的汲極與源極區之MOSFET。具有P通道之LDMOS裝置可被稱為LDPMOS裝置。這些裝置通常被使用於高電壓應用，且當設計這種LDPMOS裝置時，很重要的是讓此裝置具有很高的崩潰電壓(BVD)，同時在操作期間亦顯現出低特定導通電阻(R_onsp )。藉由設計具有低R_onsp 與高BVD之LDPMOS裝置，可在高電壓應用中達到低功率損失。此外，當電晶體在飽和狀態時，低R_onsp 可促進高汲極電流(I_dsat )。當設計這種LDPMOS裝置時會遭遇的一項問題，係為傾向於將BVD最大化之那些方法亦傾向於對R_onsp 具有負面影響，反之亦然。換言之，一種折衷方案(例如，逆關係)係典型地呈現在BVD與R_onsp 之最佳化之間。

因此，在習知技術中存在有可提供在大BVD與小R_onsp 之間之有效折衷之側向式功率MOSFET配置之需求。

本發明藉由提供一種半導體結構來處理此需求，此半導體結構在崩潰電壓(BVD)與特定導通電阻(R_onsp )之間顯現出有效的折衷。於此依據一實施例所揭露之本發明包含一第一導電型式之一基板，而一磊晶層形成於基板上方。一第二導電型式之一第一井區可能形成於磊晶層中，第二導電型式之一第二井區係類似地形成於磊晶層中，並與第一井區隔開。第一導電型式之一第三井區可能形成於第一井區與第二井區之間。第一導電型式之一場區可能形成於第三井區之一表面，並與第一和第二井區隔開，場區具有形成於其之一表面上並延伸進入場區之一第一導電型態之汲極區。

本發明之另一實施例更包含第二導電型式之一埋入區，其形成於磊晶層中並延伸進入基板。依據本實施例，第一井區從磊晶層之一表面延伸至埋入區之一上部範圍(例如表面)，第一井區覆蓋於埋入區之一部分上並側向延伸超過埋入區(例如通過埋入區之右範圍)。本實施例之第二井區亦從磊晶層之表面延伸至埋入區上部範圍，覆蓋埋入區之一部分，並側向延伸超過埋入區(例如通過埋入區之左範圍)。場區係與埋入區隔開。

雖然為了利用功能說明之文法上的流暢性而已經或即將說明本發明之設備與方法，但是可以很清處理解到以下的申請專利範圍，除非特別表示，否則不應被解釋成受限於「手段」或「步驟」限制之組成，但將取決於由以下申請專利範圍在均等論的定義之意思與等效設計的完整範疇。

說明或參考於此之任何特徵或其組合係包含在本發明之範疇之內，只要從上下文、說明書及熟習本項技藝者可清楚理解到之包含在任何這種組合之這些特徵並不會有不一致的現象即可。此外，所說明或參考之任何特徵或其組合，可能特別排除於本發明之任何實施例以外。為了總結本發明之目的，以下將說明並提及本發明之某些實施樣態、優點與嶄新的特徵。當然，吾人應理解到在本發明之任何特定實施例，並不需要將所有這些實施樣態、優點或特徵予以具體化。本發明之額外優點及實施樣態將從以下的詳細說明及申請專利範圍而得以更顯清楚。

為讓本發明之上述內容能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：

現在，本發明之實施例將被說明並顯示於附圖中，其實例應被解釋成配合某些實施例調整，而在關於每個實例之其他實施例中並非是如此。在某些實施樣態中，在附圖中與說明書中之所使用之類似或相同的參考數字標號表示相同、類似或相似的組件及/或元件，而依據其他實施例之相同的用法應不是如此。依據某些實施例，方向用語(例如，上、下、左、右、上升、下降、在上方、在上面、在下方、在下面、在後面與在前面)之使用應被照字面解釋，而於其他實施例之相同用法應不是如此。本發明可能配合傳統上所使用之各種積體電路製造及其他技術來實現，而為了需要提供對本發明之理解，於此只有包含通常被實現之如此多的製程步驟。本發明一般具有在半導體裝置與製程之領域之適用性。然而，為了說明的目的，下述說明係關於側向式雙重擴散之(MOSFET)及其相關的使用方法及製造方法。

尤其，請參見圖式，第1與2圖係為習知技術的側向式雙重擴散之P通道金屬-氧化層-半導體(LDPMOS)場效電晶體之剖面圖。在第1圖獲得一種相當的良好崩潰電壓(BVD)，所犧牲的是無法接受的大型特定導通電阻(R_onsp )。另一方面，當如於第2圖地改良R_ons 時，傾向於犧牲較小的BVD。

依據本發明實施例之第3圖之裝置包含P型基板100，於其中係形成N型隱埋層(NBL)305。P型磊晶層110覆蓋在基板100與NBL 305上面，磊晶層110具有形成於其中之第一與第二N井315與320。第一P井325係配置於第一與第二N井315與320之間，而第二P井355係配置成鄰近第二N井320並背對第一P井325。第一、第二與第三場氧化層(FOX)區345、346與347覆蓋在兩個N井315與320與兩個P井325與355上面，第一與第二FOX區345與346互相分離，而第一與第三FOX區345與347也是如此。P場域335係形成於第一P井325中，P場域335係與第一N井315、NBL 305及第二N井320隔開。P+/P-汲極區340係形成於在第一與第二FOX區345與346之間之P場域335之表面中。包含鄰接P+/P-區361之N+/N-區360之源極區362係形成於第二N井320中。高電壓閘極端子365覆蓋在第一FOX區345之一部分與第二N井320之一部分上面。層間介電層365覆蓋在除了汲極與源極區以外之所產生之結構之所有部分上面。

剛剛說明之典型實施例之結構顯現出特定導通電阻(R_onsp )範圍是從大約50到150，譬如95Ω-mm² ，而維持崩潰電壓(BVD)大約是25到45，譬如35V。如此，本發明可能注意到提供在BVD與R_onsp 之間之有效的折衷方案。

第3圖之實施例之特徵可與第1圖之習知技術的LDPMOS裝置對比。那個顯示之習知技術的裝置雖然包含類似及/或相似於在以上第3圖所提及之LDPMOS結構中之特徵，但並不包含P場域。如上所述，雖然所知到的第1圖之習知技術裝置顯現出相當的良好的崩潰電壓(BVD)性能，但其顯現出無法接受的巨大的特定導通電阻值，R_onsp 。舉例而言，具有大約35V之BVD之這種典型的裝置顯現出大約160mΩ-mm2之Ronsp。

關於改善第1圖之習知技術的裝置之R_onsp 特性之嘗試，第2圖之結構係形成類似於第1圖之結構，而具有大部分對應之元件，除了以下特徵以外：P場域230係形成於第一P井225中，第一P井225對應於第1圖之第一P井125，而P場域230從第一N井215延伸至第二N井220。在某種程度上，添加P場域230至第1圖之結構改善了裝置之R_onsp ，可在犧牲較小的BVD的情況下獲得改良。亦即，雖然R_ons 可能相對於第1圖之習知技術裝置而獲得從大約160至大約80mΩ-mm² 的改善，但是BVD可從大約35V減少至大約27V。

回至第3圖，吾人可注意到，包圍汲極區340並與NBL 305、第一N井315及第二N井320隔開之P場域335，係至少由於這種結構而能使本發明能區別於上述第1與2圖所提及之習知技術之例子之任一者。

熟習本項技藝者將理解到，N與P型材料、植入、沈積等等之各種參照可分別被P與N型參照所置換。亦即，N與P型參照可能被替換遍及此揭露內容，其接著可說明LDNMOS，而非LDPMOS結構。舉例而言，關於至少此種理由之LDPMOS結構之說明並非意意欲限制本發明之範疇。

第4圖係為總結包含可能被執行以製造例如顯示於第3圖以及第5A-5H圖之LDPMOS結構之製造步驟之方法之實施例之流程圖。除了依據本發明所製造之LDPMOS結構以外，前述的附圖說明了習知之NMOS電晶體、NPN雙載子接面電晶體(BJT)以及兩種習知技術的LDPMOS電晶體，後者已經在第1與2圖被提及。所有的前述結構可能利用已知之biCMOS-DMOS(BCD)製程來製造。因此，第5A-5I圖顯示出本發明可輕易地在已知BCD方法之範疇之內被實現。

請參考第3、4與5A-5I圖，所顯示的方法包含：於步驟400提供P型基板100，然後於步驟405形成NBL 305(第3與5A圖)於其中。舉例而言，可能使用光罩而於基板100上形成被刻以圖案之光阻層，此光阻層暴露出待植入之區域。然後可將N型摻質(例如，砷或磷)之原子植入到基板100之露出部分，其中植入濃度大約是10¹³ 至10¹⁵ ，譬如5×10¹⁴ 原子/cm² 。然後，可將光阻移除，並可執行注入程序以將N型原子注入至大約2至4之期望深度，譬如3微米。注入程序可包含施加高溫(例如，從大約1100至大約1300，譬如1200度C)持續一段延伸之時間(例如，大約2至大約10，譬如6小時)。接著，於步驟410可將P型磊晶層110(第3與5B圖)沈積於第5A圖之結構上。依據典型實施例，磊晶層110具有之厚度範圍是從3.5到大約5.5，譬如4.5微米。

於步驟415可能使用譬如光刻方法(類似於那些已經說明及/或熟知之方法)，來將第一與第二N井315與320(第3圖與5C)形成於磊晶層110中，以利用N型材料之原子植入N井315與320，其中植入濃度大約10¹² 至10¹³ ，譬如9×10¹² 原子/cm² 。依據一個實施例，第一N井315具有之寬度大約是從1.5到大約3.5，譬如2.5微米，並局部地延伸遍及(例如，接觸)NBL 305之一第一部分(例如，端緣)。第二N井320可具有之寬度大約從4至大約6，譬如5微米，並局部地延伸遍及(例如，接觸)NBL 305之另一部分(例如，對向部分或端部)。於步驟420，第一與第二P井325與355因此可形成於磊晶層110中，第一P井325係形成於第一與第二N井315與320之間，第二P井355係形成鄰近於背對第一P井325之第二N井320。第一與第二P井325與355之形成可包含對著對應於它們的印跡(例如，在N井315與320間之空間與鄰近第二N井320之空間)之區域進行圖案化/植入，所採用的是P型材料(例如，硼)之原子，濃度大約從10¹² 到10¹³ ，譬如8×10¹² 原子/cm² 。於步驟425可執行適當的注入程序以注入N與P井315、320、325及355到達大約與NBL 305之上部範圍相同的深度，其大約是從2到4，譬如3微米。

於步驟430，P場域335(第3圖與5D)可形成於P井325中，所採取的是藉由對P井325之表面之一部分刻以圖案並植入P型材料之原子，植入濃度大約從10¹² 到10¹³ ，譬如1×10¹³ 原子/cm² 。在所顯示的實施例中，一旦形成後，P場域335之對向側(例如，第一與第二範圍)就可能分別與第二N井320與第一N井315分離(亦即，藉由P井325之對應的部分)大約0.3至1.2，譬如0.7微米。然後注入程序可注入P場域335至一個深度，大約從0.2至0.6，譬如0.4微米，其對應於P場域335與NBL 305之分離距離，其距離大約從3.4到3.6，譬如3.2微米。

接著，於步驟435可將場氧化層(FOX)區345、346與347(第3圖與5F)形成於第5D圖之結構上。使用LOCOS製程，先將氮化矽成長遍及第5D圖之結構(例如，於其表面上)然後將氮化矽刻以圖案並蝕刻以暴露347區345區346區(第3與5E圖)。接著進爐管長出FOX 347區345區346區後再將氮化矽去除(第3與5E圖)。第一FOX區345之一部分可包含一薄區域351(第3圖)，其覆蓋於第二N井320之一部分上。

於步驟440可形成閘極電極350(第3與5G圖)以使FOX 345之一部分(包含薄區域351)覆蓋在源極362之一部分、第二N井320之一部分以及第一P井325之一部分上面。可能包含譬如多晶矽材料之閘極電極350可藉由以下方式而形成：沈積多晶矽遍及第5F圖之結構，然後執行圖案化及蝕刻以形成閘極電極350，如剛剛所說明的。

於步驟445，N+/N-區360可能藉由以下方式而形成：植入N型原子至在第一與第三FOX區345與347之間之空間之一部分之表面(例如，並與第三FOX區347接觸)。N+/N-區360之第一部分可能被輕微摻入雜質(N-)，而第二部分被摻入雜質到較高濃度之N型原子(N+)。舉例而言，(N-)部分可能被摻入雜質至一個濃度，其大約從10¹³ 到10¹⁴ ，譬如3×10¹³ 原子/cm² ，而(N+)部分可能被摻入雜質至一個濃度，其大約是從10¹⁵ 到10¹⁶ ，譬如3×10¹⁵ 原子/cm² 於步驟450，P LDD 340可能藉由以下方式而形成：植入P型材料之原子在第一與第二FOX區345與346之間(例如，並同時接觸)，如第3與5H圖所示。同時，可將P型材料之原子植入至源極362之P+/P-區361。汲極340與P+/P-區361之部分可能輕微被摻入雜質(P-)，而汲極340與P+/P-區361之其他部分可能被植入較高濃度(P+)之P型材料之原子。關於一個例子，(P-)區可能被摻入雜質至一個濃度，其大約是從10¹² 到10¹³ ，譬如7×10¹² 原子/cm² ，而(P+)區可能被摻入雜質至一個濃度，其大約是從10¹⁵ 到10¹⁶ ，譬如3×10¹⁵ 原子/cm² 。

於步驟455，可能使用習知之方法來形成對形成於先前步驟中之結構之應用依存的連接。舉例而言，數個通道370與380(第5I圖)可提供在元件之間之連接，這些元件例如是汲極D(亦即，在第5H圖之340)以及第一與第二金屬層375與385。保護層390可能被塗敷以覆蓋在所產生之結構上面。

綜上所述，雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．P型基板

105．．．N型隱埋層(NBL)

110．．．P型磊晶層

115．．．N型井(N-well)

120．．．N型井(N-well)

125．．．第一P井

140．．．汲極(Drain)

145．．．場氧化層(FOX)

146．．．場氧化層(FOX)

147．．．場氧化層(FOX)

155．．．P型井(P-well)

160．．．N+/N-區

161．．．P+/P-區

162．．．源極

165．．．中間介電層(ILD)

205．．．N型隱埋層(NBL)

215．．．第一N井

220．．．第二N井

225．．．第一P井

230．．．P場域

240．．．汲極

246．．．場氧化層(FOX)

245．．．場氧化層(FOX)

247．．．場氧化層(FOX)

255．．．P型井(P-well)

260．．．N+/N-區

261．．．P+/P-區

262．．．源極

265．．．中間介電層(ILD)

305．．．N型隱埋層(NBL)

315．．．第一N井

320．．．第一N井

325．．．第一P井

330．．．氮化矽

335．．．P場域

340．．．汲極/汲極區

345．．．第一FOX區

346．．．第二FOX區

347．．．第三FOX區

350．．．閘極電極

351．．．薄區域

355．．．第二P井

360．．．N+/N-區

361．．．P+/P-區

362．．．源極/源極區

365．．．層間介電層

370、380．．．通道

375．．．第一金屬層

385．．．第二金屬層

390．．．保護層

400-455．．．步驟

第1圖係為習知技術的側向式雙重擴散之P通道金屬-氧化層-半導體(LDPMOS)結構之第一例子之剖面圖；

第2圖係為習知技術的LDPMOS結構之第二例子之剖面圖；

第3圖係為依據本發明所製造之LDPMOS結構之剖面圖；

第4圖係為顯示依據本發明之LDPMOS結構之製造方法之實施例之流程圖；

第5A圖係為顯示在植入N型隱埋層於P型基板之後，在早期階段之用以製造一批半導體結構之剖面圖；

第5B圖係為顯示沈積P型磊晶層於第5A圖之結構上方之結果之剖面圖；

第5C圖係為描畫在第5B圖之結構中形成N與P井之效應之剖面圖；

第5D圖係為顯示在第5C圖之結構之一部分形成P場域之結果之剖面圖；

第5E圖係為具有氮化矽層圖案化之表面之第5D圖之結構剖面圖；

第5F圖係為在形成場氧化層(FOX)區於其表面上以後之第5D圖之結構剖面圖；

第5G圖係為顯示在第5F圖之結構上形成高電壓閘極結構之結果剖面圖；

第5H圖係為證明在第5G圖之結構上執行P與N型植入之結果之剖面圖；以及

第5I圖係為顯示被應用至第5H圖之結構之金屬層、通道及保護層之剖面圖。

100．．．P型基板

110．．．P型磊晶層

305．．．N型隱埋層(NBL)

315．．．第一N井

320．．．第一N井

325．．．第一P井

335．．．P場域

340．．．汲極/汲極區

345．．．第一FOX區

346．．．第二FOX區

347．．．第三FOX區

350．．．閘極電極

351．．．薄區域

355．．．第二P井

360．．．N+/N-區

361．．．P+/P-區

362．．．源極/源極區

365．．．層間介電層

Claims (20)

1. 一種半導體結構，包含：一第一導電型式之一基板；一磊晶層，形成於該基板上方；一第二導電型式之一第一井區，形成於該磊晶層中；該第二導電型式之一第二井區，形成於該磊晶層中並與該第一井區隔開；該第一導電型式之一第三井區，形成於該第一井區與該第二井區之間；該第一導電型式之一場區，形成於該第三井區之一表面中，並與該第一井區及該第二井區隔開；該第二導電型式之一埋入區，形成於該磊晶層中並延伸進入該基板，該場區係與該埋入區隔開；以及該第一導電型式之一汲極區，形成於該場區之一表面中並延伸進入該場區。
2. 如申請專利範圍第1項所述之半導體結構，其中該第一導電型式係為P型；且該第二導電型式係為N型。
3. 如申請專利範圍第1項所述之半導體結構，其中該第一導電型式係N型；且該第二導電型式係P型。
4. 如申請專利範圍第1項所述之半導體結構，其中該第一井區從該磊晶層之一表面延伸至該埋入區之一上部範圍，該第一井區覆蓋於該埋入區之一部分上並側 向延伸超過該埋入區；且該第二井區從該磊晶層之該表面延伸至該埋入區之該上部範圍，該第二井區覆蓋於該埋入區之一部分上並與超過該埋入區。
5. 如申請專利範圍第4項所述之半導體結構，更包含：一第一絕緣區，覆蓋於該第二井區之一部分、該第三井區之一部分、以及該場區之一部分上；以及一閘極電極，形成於在該第二井區之該部分之上方之該第一絕緣區上，並延伸遍及該第三井區之一部分。
6. 如申請專利範圍第5項所述之半導體結構，更包含一源極區，形成於該第二井區之一表面中並延伸進入該第二井區。
7. 如申請專利範圍第6項所述之半導體結構，其中該源極區包含：該第二導電型式之一第一部分；以及該第一導電型式之一第二部分，該第二部分鄰接該第一部分。
8. 如申請專利範圍第5項所述之半導體結構，更包含：一第二絕緣區，覆蓋於並延伸進入該第一井區，該第三井區之一部分與該場區之一部分，該第二絕緣區延伸至該汲極區；該第一導電型式一第四井區，其與背對該第三井區之 該第二井區鄰接；以及一第三絕緣區，覆蓋於並延伸進入該第四井區與該第二井區之一部分，該第三絕緣區亦延伸至該源極區。
9. 如申請專利範圍第8項所述之半導體結構，其中該些絕緣區包含場氧化層。
10. 一種方法，包含以下步驟：形成一隱埋層於一第一導電型式之一基板；沈積該第一導電型式之一磊晶層於該基板及該隱埋層之上；形成一第二導電型式之第一與第二井於該磊晶層中；形成該第一導電型式之一第三井在該第一與第二井之間；形成該第一導電型式之一場區於該第三井中，該場區與該第一與第二井及該隱埋層隔開；以及形成該第一導電型式之一汲極區於該場區中。
11. 如申請專利範圍第10項所述之方法，其中：該第一導電型式係為P型；該第二導電型式係為N型；且該場區之形成係在注入該第一、第二及第三井之後。
12. 如申請專利範圍第10項所述之方法，其中：該第一導電型式係為N型；該第二導電型式係為P型；且該場區之形成係在注入該第一、第二及第三井之後。
13. 如申請專利範圍第10項所述之方法，其中： 該隱埋層係由具有第二導電型式之材料所形成；形成該第一及該第二井包括摻雜第二導電形式之原子於該磊晶層之一表面；以及形成該第三井包括摻雜第一導電形式之原子於該磊晶層之該表面。
14. 如申請專利範圍第13項所述之方法，其中形成該第一、該第二及該第三井更包括趨入該些井至與該隱埋層之一上範圍同樣的深度。
15. 如申請專利範圍第10項所述之方法，更包括：形成一第一絕緣層覆蓋於部分之該第二井、部分之該第三井及部分之該場區；以及形成一第二絕緣層覆蓋於部分之該第一井、部分之該第三井及部分之該場區、該第一絕緣層係與該第二絕緣層分離；沈積一氧化層；以及圖案化及蝕刻該氧化層。
16. 如申請專利範圍第15項所述之方法，其中形成該第一及該第二絕緣層包括：沈積一氧化層；及圖案化及蝕刻該氧化層。
17. 如申請專利範圍第15項所述之方法，其中形成該第一及該第二絕緣層包括部分氧化之矽。
18. 如申請專利範圍第10項所述之方法，更包括：形成具有第一導電形式之一輕摻雜汲極區於該場區 之第一及第二絕緣層之間之空間；及形成一源極區於該第二井之一表面。
19. 如申請專利範圍第15項所述之方法，其中形成該源極區包括：形成具有該第二導電形式之一第一區；以及形成具有該第一導電形式之一第二區。
20. 一種半導體結構，依據如申請專利範圍第10項之該方法所製造出。