CN102097485B - Edmos晶体管及其制作方法 - Google Patents

Edmos晶体管及其制作方法 Download PDF

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Abstract

本发明提供了一种EDMOS晶体管及其制作方法，所述晶体管包括：具有深掺杂阱的半导体衬底；位于深掺杂阱内且相邻的第一掺杂阱和第二掺杂阱；位于第一掺杂阱和第二掺杂阱上方的栅介质层；栅极，位于所述栅介质层表面；源区，位于所述第一掺杂阱内；漏区，位于所述第二掺杂阱内，且所述漏区位于第二掺杂阱的远离所述栅极和源区的一侧；轻掺杂区，位于所述第二掺杂阱内，所述轻掺杂区的一个侧面与所述栅极和栅介质层的一个侧面相对，且所述轻掺杂区的另一个侧面与所述漏区之间具有间隙，所述轻掺杂区与第二掺杂阱的导电类型相反；位于所述深掺杂阱表面的层间介质层、源区导电插塞和漏区导电插塞。本发明提高了EDMOS晶体管的关断电压。

Description

EDMOS晶体管及其制作方法
技术领域
本发明涉及半导体技术领域，特别涉及EDMOS晶体管及其制作方法。
背景技术
在功率集成电路的发展中，为了将功率开关以及控制电路整合在一起而开发的单芯片制程，尤其是目前用于制作单片集成电路的扩展漏极金属氧化物半导体(ExtendDrinMOS，EDMOS)制程，为一主流趋势。
请参考图1，为现有的EDMOS晶体管结构示意图。所述EDMOS晶体管包括：
半导体衬底100；位于所述半导体衬底100内的深掺杂阱101；位于所述深掺杂阱101内的P型掺杂阱102；位于所述深掺杂阱101内的N型掺杂阱103，所述N型掺杂阱103与所述P型掺杂阱102相邻；位于所述深掺杂阱101表面的栅介质层104，所述栅介质层104覆盖部分所述P型掺杂阱102和N型掺杂阱103；位于所述栅介质层104表面的栅极105；侧墙107，位于所述栅极105两侧；源区108，位于所述栅极105和侧墙107一侧的P型掺杂阱102内；漏区109，位于所述栅极105和侧墙107另一侧的N型掺杂阱103内；层间介质层110，位于所述深掺杂阱102表面；源区导电插塞111，位于所述源区108表面的层间介质层110内；漏区导电插塞112，位于所述漏区109表面的层间介质层110内。
在公开号为CN101197291A的中国专利申请中可以发现更多关于现有的EDMOS信息。
在实际中，现有的EDMOS晶体管的关断电压(BreakdownVoltage，BV)偏低，无法满足应用的要求。
发明内容
本发明解决的问题是提供了一种EDMOS晶体管及其制作方法，提高了EDMOS晶体管的关断电压，满足了应用的要求。
为解决上述问题，本发明提供了一种EDMOS晶体管，包括：
半导体衬底；
深掺杂阱，位于所述半导体衬底内；
第一掺杂阱，位于所述深掺杂阱内；
第二掺杂阱，位于所述深掺杂阱内，且所述第二掺杂阱与所述第一掺杂阱相邻；
栅介质层，位于所述第一掺杂阱和第二掺杂阱上方，所述栅介质层部分覆盖所述第一掺杂阱和第二掺杂阱；
栅极，位于所述栅介质层表面；
源区，位于所述第一掺杂阱内；
漏区，位于所述第二掺杂阱内，且所述漏区位于所述第二掺杂阱的远离所述栅极和源区的一侧；
轻掺杂区，位于所述第二掺杂阱内，所述轻掺杂区的一个侧面与所述栅极和栅介质层的一个侧面相对，且所述轻掺杂区的另一个侧面与所述漏区之间具有间隙，所述轻掺杂区与第二掺杂阱的导电类型相反；
层间介质层，位于所述深掺杂阱表面；
源区导电插塞，位于所述源区上的层间介质层内；
漏区导电插塞，位于所述漏区上的层间介质层内。
可选地，所述栅极与所述漏区之间的距离范围为0.4～0.8微米，所述轻掺杂区与所述漏区之间的距离不小于0.3微米。
可选地，所述深掺杂阱的导电类型为N型，所述第一掺杂阱的导电类型为P型，所述第二掺杂阱的导电类型为N型，所述源区和漏区的导电类型为N型，所述轻掺杂区的导电类型为P型。
可选地，所述轻掺杂区的掺杂离子为硼离子、二氟化硼离子或铟离子。
相应地，本发明还提供一种EDMOS晶体管的制作方法，包括：
提供半导体衬底，所述半导体衬底内形成有深掺杂阱；
在所述深掺杂阱内形成相邻的第一掺杂阱和第二掺杂阱；
在所述部分所述第一掺杂阱和第二掺杂阱的表面依次形成栅介质层和栅极，所述栅介质层和栅极部分覆盖所述第一掺杂阱和第二掺杂阱；
在所述第二掺杂阱内形成轻掺杂区，所述轻掺杂区的一个侧面与所述栅介质层和栅极的一个侧面相对；
在所述栅介质层和栅极两侧的形成源区和漏区，所述源区位于所述第一掺杂阱内，所述漏区位于所述第二掺杂阱内，所述漏区位于所述第二掺杂阱的远离所述源区和栅极的一侧，且所述漏区与所述轻掺杂区之间具有间隙；
在所述深掺杂阱表面形成层间介质层；
在所述层间介质层内形成源区导电插塞和漏区导电插塞，所述源区导电插塞位于所述源区上的层间介质层内，所述漏区导电插塞位于所述漏区上的层间介质层内。
可选地，所述栅极与所述漏区之间的距离范围为0.4～0.8微米，所述轻掺杂区与所述漏区之间的距离不小于0.3微米。
可选地，所述深掺杂阱的导电类型为N型，所述第一掺杂阱的导电类型为P型，所述第二掺杂阱的导电类型为N型，所述源区和漏区的导电类型为N型，所述轻掺杂区的导电类型为P型。
可选地，所述轻掺杂区的掺杂离子为硼离子、二氟化硼离子或铟离子。
与现有技术相比，本发明具有以下优点：
本发明提供的EDMOS晶体管包括位于深掺杂阱内的第一掺杂阱和第二掺杂阱，所述第一掺杂阱内形成有源区，所述第二掺杂阱内形成有漏区，所述第二掺杂阱内还形成有与栅极相邻的轻掺杂区，所述轻掺杂区与所述漏区之间具有间隙，从而在所述栅极施加控制电压时，在所述第二掺杂阱内形成耗尽层，由所述耗尽层形成的电场会集中在栅极的边缘，由于耗尽层形成的电场会降低EDMOS的工作电压，本发明的轻掺杂区可以将栅极边缘由于耗尽层电荷形成的电场分散，从而防止了耗尽层形成的电场对EDMOS的工作电压的降低，提高了EDMOS的的工作电压，并且所述轻掺杂区可以利用标准的MOS晶体管制作轻掺杂区的离子注入工艺形成，从而能够与标准的MOS工艺兼容，无需改变EDMOS的栅介质层的厚度的前提下，实现了EMOD工作电压的提高。
附图说明
图1是现有技术的EDMOS晶体管结构示意图；
图2是本发明的EDMOS晶体管结构示意图；
图3是本发明的EDMOS晶体管制作方法流程示意图；
图4～图7是本发明一个实施例的EDMOS晶体管制作方法剖面结构示意图。
具体实施方式
现有的EDMOS晶体管的关断电压偏低。以3.3V开启电压的EDMOS晶体管为例，其关断电压仅为6V，而实际需要其关断电压大于10V，无法满足应用要求。发明人发现，由于EDMOS晶体管的关断电压取决于栅介质层的厚度，该厚度越大，EDMOS晶体管的关断电压越高。但是由于EDMOS晶体管通常与标准的CMOS晶体管一起制作，其利用标准的CMOS晶体管的制作流程和相应地掩膜版，从而该栅介质层与标准的CMOS晶体管的栅介质层的厚度相同。若要提高所述栅介质层厚度以提高EDMOS晶体管的关断电压，需要专门的掩膜版制作相应的介质层，这会增加EDMOS晶体管的制作成本，同时需要改变现有的MOS的制造工艺。
为了解决上述问题，发明人提出一种EDMOS晶体管，能够利用标准的CMOS制作工艺制作，并且能够提高EDMOS晶体管的关断电压。请参考图2，所述EDMOS晶体管包括：
半导体衬底200；
深掺杂阱201，位于半导体衬底200内；
第一掺杂阱202，位于深掺杂阱201内；
第二掺杂阱203，位于所述深掺杂阱201内，且所述第二掺杂阱203与所述第一掺杂阱202相邻；
栅介质层204，位于所述第一掺杂阱201和第二掺杂阱203上方，所述栅介质层204部分覆盖所述第一掺杂阱201和第二掺杂阱203；
栅极205，位于所述栅介质层204表面；
侧墙207，位于所述栅介质层204和栅极205两侧的第一掺杂阱202和第二掺杂阱203表面；
源区208，位于所述第一掺杂阱202内，且所述源区208的位置与所述第一掺杂阱202上方的侧墙207对应；
漏区209，位于第二掺杂阱203内，且所述漏区209位于远离所述栅极205、栅介质层204、所述第二掺杂阱203上方的侧墙207的一侧的第二掺杂阱203内；
轻掺杂区206，位于所述第二掺杂阱203内，所述轻掺杂区206的一个侧面与所述栅极205、栅介质层204的一个侧面相对，且所述轻掺杂区206与所述漏区209之间具有间隙，所述轻掺杂区206与第二掺杂阱203的导电类型相反；
层间介质层210，位于所述深掺.杂阱201表面；
源区导电插塞211，位于所述源区208上的层间介质层210内；
漏区导电插塞212，位于所述漏区209上的层间介质层210内。
其中，所述半导体衬底200的材质为硅、锗硅或绝缘体上硅。作为本发明的一个实施例，所述半导体衬底200的材质为硅。所述半导体衬底200上还制作了CMOS晶体管。由于CMOS晶体管的结构与现有技术相同，作为本领域技术人员的公知技术，在此不做详述。
所述栅介质层204的材质为绝缘材质，例如所述栅介质层204可以为氧化硅、氮化硅、碳化硅或氮氧化硅。作为一个实施例，所述栅介质层204的材质为氧化硅，其可以利用氧化工艺制作。需要说明的是，所述栅介质层204与所述半导体衬底200上形成的CMOS晶体管的栅介质层的厚度相同，所述栅介质层204与所述CMOS晶体管的栅介质层的厚度相同，利用相同的工艺步骤制作。作为一个实施例，所述栅介质层204的厚度范围为10～150埃。
所述栅极205的厚度与所述半导体衬底200上形成的CMOS晶体管的栅极的厚度相同，并且所述栅极205与所述CMOS晶体管的栅极利用相同的工艺步骤制作。作为一个实施例，所述栅极205的材质为多晶硅，其厚度范围为1000～8000埃。
所述栅极205与所述漏区209的距离范围为0.4～0.8微米。需要说明的是，本发明所述的栅极205与漏区209的距离是指：所述栅极205的与所述轻掺杂区206相对的一个侧面与所述漏区209的与所述轻掺杂区206相对的一个侧面之间沿沟道长度方向的尺寸。
所述侧墙207为单层的氮化硅层或所述侧墙207为氧化硅-氮化硅-氧化硅构成的多层ONO结构。
所述第一掺杂阱202与所述第二掺杂阱203相邻，且所述所述第一掺杂阱202与所述第二掺杂阱203的导电类型相反。作为一个实施例，所述第一掺杂阱202的导电类型为N型，所述第二掺杂阱203的导电类型为N型。所述第一掺杂阱202的掺杂杂质为硼离子、氟化硼离子或铟离子，所述第一掺杂阱202的掺杂杂质的浓度范围为1e17～5e17cm-3。所述第二掺杂阱203的掺杂杂质为磷离子、砷离子或锑离子。所述第二掺杂阱203的掺杂杂质浓度范围为1e17～5e17cm-3。本发明所述的第一掺杂阱202与所述第二掺杂阱203相邻，是指所述第一掺杂阱202的垂直于沟道长度方向的一个侧面与所述第二掺杂阱203的垂直于沟道长度方向的一个侧面正对。
所述源区208的导电类型与所述第一掺杂阱202的导电类型相同。作为一个实施例，所述源区208的导电类型为N型。
所述漏区209位于所述第二掺杂阱203的远离所述栅极205、栅介质层204的一侧，所述漏区209与所述第二掺杂阱203之间具有距离。所述漏区209的导电类型与所述源区208的导电类型相同，且所述漏区209与所述第二掺杂阱203的导电类型相同。作为一个实施例，所述漏区209的导电类型为N型。所述漏区209与所述源区208利用源/漏离子注入(SDimplant)制作。所述源/漏离子注入的掺杂离子为磷离子、砷离子或锑离子，所述源区208的掺杂杂质的浓度范围为1e20～3e20cm-3，所述源区208的深度范围为0.2～0.3um。
所述轻掺杂区206位于所述栅极205与所述漏区206之间。所述轻掺杂区206与所述漏区206之间的距离L不小于0.3微米。所述轻掺杂区205与所述漏区206之间的距离L是指，所述轻掺杂区205的垂直于沟道长度方向的、且远离所述栅极205、源区208的一个侧面与所述漏区206的垂直于沟道长度方向的、靠近所述栅极205、源区208的一个侧面之间的距离。
所述轻掺杂区206与半导体衬底200上的CMOS晶体管的轻掺杂区利用同一离子注入工艺制作。作为一个实施例，所述轻掺杂区206的掺杂杂质为硼离子、氟化硼离子或铟离子，所述轻掺杂区206的掺杂杂质的浓度范围为4e18～8e18cm-3，所述轻掺杂区206的深度范围为0.1～0.2um。
所述层间介质层210的材质为绝缘材质，所述绝缘材质可以为氧化硅、氮化硅、碳化硅或氮氧化硅。所述源区导电插塞211和漏区导电插塞212的材质为钨。
发明人进行了测试，发现利用本发明的方法可以提高EDMOS晶体管的关断电压。以3.3V开启电压的EDMOS晶体管为例，在栅介质层厚度不变的情况下，本发明的EDMOS晶体管的关断电压大于12V，从而满足了要求的10V。
相应地，本发明还提供一种EDMOS晶体管的制作方法，请参考图3所示的本发明的EDMOS晶体管制作方法流程示意图。所述方法包括：
步骤S1，提供半导体衬底，所述半导体衬底内形成有深掺杂阱；
步骤S2，在所述深掺杂阱内形成相邻的第一掺杂阱和第二掺杂阱；
步骤S3，在所述部分所述第一掺杂阱和第二掺杂阱的表面依次形成栅介质层和栅极，所述栅介质层和栅极部分覆盖所述第一掺杂阱和第二掺杂阱；
步骤S4，在所述第二掺杂阱内形成轻掺杂区，所述轻掺杂区的一个侧面与所述栅介质层和栅极的一个侧面相对；
步骤S5，在所述栅介质层和栅极两侧的形成源区和漏区，所述源区位于所述第一掺杂阱内，所述漏区位于所述第二掺杂阱内，所述漏区位于所述第二掺杂阱的远离所述源区和栅极的一侧，且所述漏区与所述轻掺杂区之间具有间隙；
步骤S6，在所述深掺杂阱表面形成层间介质层；
步骤S7，在所述层间介质层内形成源区导电插塞和漏区导电插塞，所述源区导电插塞位于所述源区上的层间介质层内，所述漏区导电插塞位于所述漏区上的层间介质层内。
下面结合实施例对本发明的技术方案进行详细地说明。为了更好地说明本发明的技术方案，请结合图4～图7所示的本发明一个实施例的EDMOS晶体管制作方法剖面结构示意图。
首先，请参考图4，提供半导体衬底200，所述半导体衬底200内形成有深掺杂阱201。所述半导体衬底200的材质可以为硅、锗硅或绝缘体上硅。所述深掺杂阱201通过离子注入形成，所述离子注入的掺杂杂质为磷离子、砷离子或锑离子，所述离子注入的能量范围为1000～1500KeV，剂量范围为5e12～1e13cm-2，形成的深掺杂阱201的深度范围为1.5～2um。
需要说明的是，在制作所述EDMOS晶体管的同时，还要在所述半导体衬底200上制作CMOS晶体管，由于所述CMOS晶体管的制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。
然后，请继续参考图4，在所述深掺杂阱201内形成相邻的第一掺杂阱202和第二掺杂阱203。所述第一掺杂阱202与所述第二掺杂阱203具有相反的导电类型。本实施例中，所述第一掺杂阱202的导电类型为P型，所述第二掺杂阱203的导电类型为N型。
所述第一掺杂阱202和第二掺杂阱203可以通过扩散工艺或离子注入工艺形成。在本发明的优选实施例中，所述第一掺杂阱202和第二掺杂阱203均通过离子注入形成，其中所述第一掺杂阱202的掺杂离子为硼离子、氟化硼离子或铟离子，所述掺杂离子的能量范围为150～250KeV，所述掺杂离的剂量范围为1e13～2e13cm-2，形成的第一掺杂阱202的深度范围为0.5～0.8um；所述第二掺杂阱203的掺杂离子为磷离子、砷化硼离子或锑离子，所述掺杂离子的能量范围为150～400KeV，所述掺杂离的剂量范围为5e12～1e13cm-2，形成的第二掺杂阱203的深度范围为0.5～0.8um。
然后，请参考图5，在所述部分所述第一掺杂阱202和第二掺杂阱203的表面依次形成栅介质层204和栅极205，所述栅介质层204和栅极205部分覆盖所述第一掺杂阱202和第二掺杂阱203。
所述栅介质层204的材质选自绝缘材质，例如所述栅介质层204的材质可以为氮化硅、氧化硅、碳化硅或氮氧化硅。所述栅介质层204与所述半导体衬底200上形成的CMOS晶体管的栅介质层利用同一工艺步骤制作。所述栅介质层204的厚度与所述CMOS晶体管的栅介质层的厚度相同。作为本发明的一个实施例，所述栅介质层204的材质为氧化硅，其厚度范围为10～150埃，所述栅介质层204利用高温氧化工艺制作。
所述栅极205的材质为多晶硅，所述栅极205的厚度范围为500～8000埃，所述栅极205可以利用化学气相沉积工艺制作。
然后，仍然参考图5，在所述第二掺杂阱203内形成轻掺杂区206，所述轻掺杂区206与所述栅介质层204和栅极205相邻。
所述轻掺杂区206与所述半导体衬底200内的CMOS晶体管利用同一离子注入工艺形成，所述离子注入工艺为轻掺杂离子注入(Lightlydopeddrain，LDD)。所述轻掺杂离子注入的掺杂离子为硼离子、氟化硼离子或铟离子，所述轻掺杂离子注入的能量范围为20～40KeV，剂量范围为2e13-8e13cm-2。
然后，请参考图6，在所述栅介质层204和栅极205两侧的半导体衬底200表面形成侧墙207，所述侧墙207分别位于所述栅极205一侧的第一掺杂阱202表面和所述栅极205另一侧的第二掺杂阱203表面。所述侧墙207为单层的氮化硅结构或多层的氧化硅-氮化硅-氧化硅组成的ONO结构。
所述侧墙207的制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。
然后，请参考图7，在所述栅介质层204和栅极205两侧的形成源区208和漏区209，所述源区208位于所述第一掺杂阱202内，所述漏区209位于所述第二掺杂阱203内，所述漏区209位于所述第二掺杂阱203的远离所述栅介质层204和栅极205一侧，且所述漏区209与所述轻掺杂区206间具有间隙。
作为本发明的一个实施例，所述源区208和漏区209利用源/漏离子注入(SDimplant)形成。所述源/漏离子注入的掺杂杂质为磷离子、砷离子或锑离子，所述源/漏离子注入的能量范围为30～60KeV，剂量范围为2e14～3e15cm-2。所述漏区209与所述栅极205、栅介质层204之间的距离为0.4～0.8微米，所述漏区209与所述轻掺杂区206之间的距离不小于0.3微米。
然后，请参考图7，在所述深掺杂阱201的表面形成层间介质层210，所述层间介质层210的材质为氮化硅、氧化硅或氮氧化硅，其制作方法可以为公知的化学气相沉积工艺。
然后，请继续参考图7，在所述层间介质层210内形成源区导电插塞211和漏区导电插塞212，所述源区导电插塞211位于所述源区208上的层间介质层210内，所述漏区导电插塞212位于所述漏区219上的层间介质层210内。
综上，本发明提供的EDMOS晶体管及其制作方法，所述EDMOS晶体管在第二掺杂阱内形成与栅极相邻的轻掺杂区，所述轻掺杂区与所述漏区之间具有间隙，从而在所述栅极施加控制电压时，在所述第二掺杂阱内形成耗尽层，由所述耗尽层形成的电场会集中在栅极的边缘，由于耗尽层形成的电场会降低EDMOS的工作电压，本发明的轻掺杂区可以将栅极边缘由于耗尽层电荷形成的电场分散，从而防止了耗尽层形成的电场对EDMOS的工作电压的降低，提高了EDMOS的的工作电压，并且所述轻掺杂区可以利用标准的MOS晶体管制作轻掺杂区的离子注入工艺形成，因此本发明在不改变栅介质层厚度的情况下，提高了EDMOS晶体管的关断电压，并且本发明的方法可以与标准的CMOS制作工艺集成，满足了应用的需求。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (8)

1.一种EDMOS晶体管，包括：
半导体衬底；
深掺杂阱，位于所述半导体衬底内；
第一掺杂阱，位于所述深掺杂阱内；
第二掺杂阱，位于所述深掺杂阱内，且所述第二掺杂阱与所述第一掺杂阱相邻；
栅介质层，位于所述第一掺杂阱和第二掺杂阱上方，所述栅介质层部分覆盖所述第一掺杂阱和第二掺杂阱；
栅极，位于所述栅介质层表面；
源区，位于所述第一掺杂阱内；
漏区，位于所述第二掺杂阱内，且所述漏区位于所述第二掺杂阱的远离所述栅极和源区的一侧；
其特征在于，还包括：
轻掺杂区，位于所述第二掺杂阱内，所述轻掺杂区的一个侧面与所述栅极和栅介质层的一个侧面相对，且所述轻掺杂区的另一个侧面与所述漏区之间具有间隙，所述轻掺杂区与第二掺杂阱的导电类型相反；
层间介质层，位于所述深掺杂阱表面；
源区导电插塞，位于所述源区上的层间介质层内；
漏区导电插塞，位于所述漏区上的层间介质层内。
2.如权利要求1所述的EDMOS晶体管，其特征在于，所述栅极与所述漏区之间的距离范围为0.4～0.8微米，所述轻掺杂区与所述漏区之间的距离不小于0.3微米。
3.如权利要求1所述的EDMOS晶体管，其特征在于，所述深掺杂阱的导电类型为N型，所述第一掺杂阱的导电类型为P型，所述第二掺杂阱的导电类型为N型，所述源区和漏区的导电类型为N型，所述轻掺杂区的导电类型为P型。
4.如权利要求3所述的EDMOS晶体管，其特征在于，所述轻掺杂区的掺杂离子为硼离子、二氟化硼离子或铟离子。
5.一种如权利要求1所述的EDMOS晶体管的制作方法，包括：
提供半导体衬底，所述半导体衬底内形成有深掺杂阱；
在所述深掺杂阱内形成相邻的第一掺杂阱和第二掺杂阱；
在所述部分所述第一掺杂阱和第二掺杂阱的表面依次形成栅介质层和栅极，所述栅介质层和栅极部分覆盖所述第一掺杂阱和第二掺杂阱；
在所述栅介质层和栅极两侧的形成源区和漏区，所述源区位于所述第一掺杂阱内，所述漏区位于所述第二掺杂阱内，所述漏区位于所述第二掺杂阱的远离所述源区和栅极的一侧；
其特征在于，还包括：
在所述第二掺杂阱内形成轻掺杂区，所述轻掺杂区的一个侧面与所述栅介质层和栅极的一个侧面相对；
且所述漏区与所述轻掺杂区之间具有间隙；
在所述深掺杂阱表面形成层间介质层；
在所述层间介质层内形成源区导电插塞和漏区导电插塞，所述源区导电插塞位于所述源区上的层间介质层内，所述漏区导电插塞位于所述漏区上的层间介质层内。
6.如权利要求5所述的EDMOS晶体管的制作方法，其特征在于，所述栅极与所述漏区之间的距离范围为0.4～0.8微米，所述轻掺杂区与所述漏区之间的距离不小于0.3微米。
7.如权利要求5所述的EDMOS晶体管的制作方法，其特征在于，所述深掺杂阱的导电类型为N型，所述第一掺杂阱的导电类型为P型，所述第二掺杂阱的导电类型为N型，所述源区和漏区的导电类型为N型，所述轻掺杂区的导电类型为P型。
8.如权利要求7所述的EDMOS晶体管的制作方法，其特征在于，所述轻掺杂区的掺杂离子为硼离子、二氟化硼离子或铟离子。
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