JPWO2010023722A1 - 半導体装置及びその製造方法 - Google Patents
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Abstract
Description
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
まず、第1の実施の形態について説明する。
図1は第1の実施の形態の半導体装置の構成例を示す図である。
図2は第1の実施の形態の素子分離領域及びウェル形成工程の要部断面模式図である。
素子分離領域2及びp型ウェル4の形成後は、ドレイン側の低濃度不純物領域7aを形成する領域を開口させたレジスト20を形成し、そのレジスト20をマスクにしてn型不純物をイオン注入し、LDD領域として機能する低濃度不純物領域7aを形成する。低濃度不純物領域7aの不純物濃度は、1×1017cm-3〜1×1018cm-3に調整することが好ましい。低濃度不純物領域7aは、例えば、リン(P)を、加速電圧200keV、ドーズ量1×1013cm-2の条件でイオン注入することにより形成することができる。なお、n型不純物には、Pのほか、ヒ素(As)、アンチモン(Sb)等を用いることもできる。
図4は第1の実施の形態のゲート絶縁膜及びゲート電極形成工程の要部断面模式図である。
図5は第1の実施の形態のチャネル不純物領域及びソース側低濃度不純物領域形成工程の要部断面模式図である。
チャネル不純物領域9及び低濃度不純物領域7bの形成後は、まず、CVD法により、第1,第2絶縁膜12a,12bとして酸化シリコン膜(SiO)及び窒化シリコン(SiN)膜をこの順で半導体基板3全面に積層形成する。酸化シリコン膜は、例えば膜厚10nmで形成し、窒化シリコン膜は、例えば膜厚30nmで形成する。
側壁絶縁膜10及びシリサイドブロック11の形成後は、まず、形成する高濃度不純物領域8aとゲート電極6との間に設けるオフセット部分を被覆するレジスト23を形成する。そして、そのレジスト23をマスクにしてn型不純物をイオン注入し、ドレイン側及びソース側に高濃度不純物領域8a,8bを形成する。このイオン注入時には、同時にゲート電極6にもn型不純物がイオン注入される。高濃度不純物領域8a,8bは、例えば、Pを、加速電圧10keV、ドーズ量5×1015cm-2の条件でイオン注入することにより形成することができる。
このように、ドレイン側の高濃度不純物領域8aは、レジスト23により、ゲート電極6のドレイン側エッジ6aから所定のオフセットが設けられて、半導体基板3内に形成される。また、ソース側の高濃度不純物領域8bは、ゲート電極6及び側壁絶縁膜10がマスクとなって自己整合的に、半導体基板3内の低濃度不純物領域7bの外側に形成される。
この図8の例では、レジスト22を、シリサイドブロック11を形成する領域からゲート電極6のエッジ6aにより近い領域まで形成する。そして、そのレジスト22をマスクにしてエッチングすることで、ドレイン側に側壁絶縁膜10とシリサイドブロック11とを一体化して形成している。このような一体化した側壁絶縁膜10及びシリサイドブロック11を形成した上で、上記図7の工程、さらにシリサイド化を行う。
但し、レジスト22は、ゲート電極6上方にまで延びるように形成することは避けた方が好ましい。そのようにレジスト22を形成すると、それに先立ってゲート電極6上面に形成されている第1,第2絶縁膜12a,12bが、レジスト22によりエッチングから保護され、ゲート電極6上面に残るようになる。その場合、高濃度不純物領域8a,8bを形成するためのイオン注入、及びゲート電極6へのイオン注入を行った後、シリサイド化を行うと、ゲート電極6表面については部分的にしかシリサイド層13cが形成されなくなる。そのため、ゲート電極6の低抵抗化、及び高周波特性の向上が阻害されてしまう。
次に、第2の実施の形態について説明する。
図9に第2の実施の形態に係るn型のMISトランジスタ30を例示する。この図9に示すMISトランジスタ30は、ソース−ドレイン間の横方向について略均一な濃度プロファイルのチャネル不純物領域31を有している点で、上記第1の実施の形態のMISトランジスタ1と相違する。
上記図2に示したような素子分離領域2及びp型ウェル4の形成後、図10に示すように、半導体基板3表面に対し、法線方向からチャネル不純物であるp型不純物をイオン注入し、チャネル不純物領域31を形成する。チャネル不純物領域31は、例えば、Bを、加速電圧30keV、ドーズ量5×1012cm-2の条件でイオン注入することにより形成することができる。
チャネル不純物領域31の形成後は、ドレイン側の低濃度不純物領域7aを形成する領域を開口させたレジスト20を形成し、それをマスクにしてn型不純物をイオン注入し、低濃度不純物領域7aを形成する。低濃度不純物領域7aの形成後、レジスト20を除去し、例えば、1000℃で10秒のアニールを行う。
アニール後は、熱酸化膜の形成、及びポリシリコンの堆積を行い、それらをドライエッチングによって加工し、ゲート電極6及びゲート絶縁膜5を形成する。ゲート電極6及びゲート絶縁膜5は、低濃度不純物領域7a端部と所定距離L1だけオーバーラップするように、加工する。
ゲート電極6及びゲート絶縁膜5の形成後は、ソース側を開口させたレジスト21を形成し、それをマスクにしてn型不純物をイオン注入し、ソース側の低濃度不純物領域7bを形成する。
低濃度不純物領域7bの形成後は、半導体基板3全面に第1,第2絶縁膜12a,12bを積層形成した後、その上に、シリサイドブロック11を形成する領域を被覆するレジスト22を形成する。レジスト22は、例えば、ゲート電極6のドレイン側のエッジ6aから合わせ精度以上の距離L2以上離した位置に形成する。そして、このレジスト22をマスクにしてドライエッチングを行い、ゲート電極6の側壁に側壁絶縁膜10を形成すると共に、シリサイドブロック11を形成する。
側壁絶縁膜10及びシリサイドブロック11の形成後は、まず、形成する高濃度不純物領域8aとゲート電極6との間に設けるオフセット部分を被覆するレジスト23を形成する。その際、レジスト23をゲート電極6上にも形成する場合には、その被覆量L3を、例えば、ゲート電極6に注入された不純物の、その後のアニールによる拡散長以下に設定する。
図16はMISトランジスタの適用例の説明図であって、(A)は適用機器の概略図、(B)は入出力電力の説明図、(C)は電力増幅の説明図である。
2 素子分離領域
3 半導体基板
4 p型ウェル
5 ゲート絶縁膜
6 ゲート電極
6a エッジ
7a,7b 低濃度不純物領域
8a,8b 高濃度不純物領域
9,31 チャネル不純物領域
10 側壁絶縁膜
11 シリサイドブロック
12a,12b 第1,第2絶縁膜
13a,13b,13c,13d シリサイド層
20,21,22,23 レジスト
40 携帯機器
41 送信モジュール
42 アンテナ
43 パワーアンプ
Claims (19)
- 半導体基板上に第1絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁に形成された第2絶縁膜と、
前記ゲート電極の一方側の前記半導体基板内に、前記ゲート電極の前記一方側の端部にオーバーラップして形成された第1導電型の第1不純物領域と、
前記ゲート電極の他方側の前記半導体基板内に形成された第1導電型の第2不純物領域と、
前記一方側の前記半導体基板内に、前記第1不純物領域に隣接し前記第2絶縁膜から離間して形成された、第1導電型で前記第1不純物領域より高い不純物濃度の第3不純物領域と、
前記他方側の前記半導体基板内に前記第2不純物領域に隣接して形成された、第1導電型で前記第2不純物領域より高い不純物濃度の第4不純物領域と、
前記ゲート電極及び前記第3,第4不純物領域の表面に形成されたシリサイド層と、
を有することを特徴とする半導体装置。 - 前記半導体基板内の前記第1,第2不純物領域間に第2導電型の第5不純物領域を有し、前記第5不純物領域の不純物濃度が、前記第2不純物領域側に比べて前記第1不純物領域側で低いことを特徴とする請求の範囲第1項記載の半導体装置。
- 前記半導体基板内の前記第1,第2不純物領域間に第2導電型の第5不純物領域を有し、前記第5不純物領域の不純物濃度が、前記第1,第2不純物領域間では前記半導体基板平面方向について均一であることを特徴とする請求の範囲第1項記載の半導体装置。
- 前記ゲート電極の上面全体にシリサイド層が形成されていることを特徴とする請求の範囲第1項から第3項のいずれかに記載の半導体装置。
- 前記第1不純物領域表面に形成されたシリサイド層を有し、前記第1不純物領域表面のシリサイド層と、前記第3不純物領域表面のシリサイド層とは、電気的に分離されていることを特徴とする請求の範囲第1項から第4項のいずれかに記載の半導体装置。
- 前記第1不純物領域上に、前記第2絶縁膜と分離して形成された第3絶縁膜を有することを特徴とする請求の範囲第1項から第5項のいずれかに記載の半導体装置。
- 前記第1不純物領域上に、前記第2絶縁膜と一体に形成された第3絶縁膜を有することを特徴とする請求の範囲第1項から第5項のいずれかに記載の半導体装置。
- 前記第1不純物領域は、前記ゲート電極に対して非自己整合的に、前記ゲート電極の前記一方側の端部にオーバーラップして形成されていることを特徴とする請求の範囲第1項から第7項のいずれかに記載の半導体装置。
- 前記第2不純物領域は、前記ゲート電極に対して自己整合的に形成されていることを特徴とする請求の範囲第1項から第8項のいずれかに記載の半導体装置。
- 半導体基板の所定領域に第1導電型の第1不純物領域を形成する工程と、
前記半導体基板上に、前記第1不純物領域の端部とオーバーラップするように、第1絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の他方側の前記半導体基板内に第1導電型の第2不純物領域を形成する工程と、
前記ゲート電極の側壁に第2絶縁膜を形成する工程と、
前記ゲート電極の一方側の前記第2絶縁膜から所定距離の前記第1不純物領域をマスクして、前記一方側及び前記他方側の前記半導体基板内にそれぞれ、前記第1,第2不純物領域に隣接する、第1導電型で前記第1,第2不純物領域より高い不純物濃度の第3,第4不純物領域を形成する工程と、
前記ゲート電極及び前記第3,第4不純物領域の表面にシリサイド層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記他方側の前記半導体基板内に、第2導電型の第5不純物領域を形成した後、前記第2不純物領域を形成することを特徴とする請求の範囲第10項記載の半導体装置の製造方法。
- 前記第1不純物領域の形成前に、前記半導体基板内に第2導電型の第5不純物領域を形成することを特徴とする請求の範囲第10項記載の半導体装置の製造方法。
- 前記ゲート電極の上面全体にシリサイド層を形成することを特徴とする請求の範囲第10項から第12項のいずれかに記載の半導体装置の製造方法。
- 前記一方側の前記第2絶縁膜から所定距離の前記第1不純物領域をマスクする際には、前記ゲート電極の前記一方側の端部を被覆し、前記一方側の端部から前記第1不純物領域を部分的に被覆するレジストを形成し、
前記レジストの前記ゲート電極の前記一方側の端部の被覆量は、前記第3,第4不純物領域の形成時に前記ゲート電極の前記レジストで被覆されない領域に導入される不純物の拡散長以下に設定することを特徴とする請求の範囲第10項から第13項のいずれかに記載の半導体装置の製造方法。 - 前記ゲート電極の側壁に前記第2絶縁膜を形成する際には、前記第2絶縁膜と共に、前記第1不純物領域上に前記第2絶縁膜と分離して第3絶縁膜を形成することを特徴とする請求の範囲第10項から第14項のいずれかに記載の半導体装置の製造方法。
- 前記ゲート電極及び前記第3,第4不純物領域表面にシリサイド層を形成すると共に、前記第2,第3絶縁膜の間の前記第1不純物領域上に、前記第3不純物領域表面のシリサイド層と電気的に分離されたシリサイド層を形成することを特徴とする請求の範囲第15項記載の半導体装置の製造方法。
- 前記ゲート電極の側壁に前記第2絶縁膜を形成する際には、前記第2絶縁膜と一体に、前記第2絶縁膜から所定距離の前記第1不純物領域上に延在する第3絶縁膜を形成することを特徴とする請求の範囲第10項から第13項のいずれかに記載の半導体装置の製造方法。
- 前記第1不純物領域を、前記ゲート電極に対して非自己整合的に、前記ゲート電極の前記一方側の端部にオーバーラップするように形成することを特徴とする請求の範囲第10項から第17項のいずれかに記載の半導体装置の製造方法。
- 前記第2不純物領域を、前記ゲート電極に対して自己整合的に形成することを特徴とする請求の範囲第10項から第18項のいずれかに記載の半導体装置の製造方法。
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