JPH0621441A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPH0621441A JPH0621441A JP17511992A JP17511992A JPH0621441A JP H0621441 A JPH0621441 A JP H0621441A JP 17511992 A JP17511992 A JP 17511992A JP 17511992 A JP17511992 A JP 17511992A JP H0621441 A JPH0621441 A JP H0621441A
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- JP
- Japan
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- type
- drain
- channel
- source
- mos transistor
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Abstract
(57)【要約】
【目的】ホットキャリアの発生を有効に抑制しながら、
オン電流が大きく取れるＭＯＳトランジスタを提供す
る。 【構成】ｎ型のソース１０４ａとｎ型のドレイン１０５
ａとの間のチャネルの導電型は、ソース１０４ａ側では
ボロン拡散層１０８ａによりｐ型となり、ドレイン１０
５ａ側ではリン拡散層１０９ａによりｎ型になってい
る。ｐ型の不純物濃度とｎ型の不純物濃度とはそれぞれ
ソース１０４ａ端とドレイン１０５ａ端とで最も高く、
それぞれ単調に変化している。
オン電流が大きく取れるＭＯＳトランジスタを提供す
る。 【構成】ｎ型のソース１０４ａとｎ型のドレイン１０５
ａとの間のチャネルの導電型は、ソース１０４ａ側では
ボロン拡散層１０８ａによりｐ型となり、ドレイン１０
５ａ側ではリン拡散層１０９ａによりｎ型になってい
る。ｐ型の不純物濃度とｎ型の不純物濃度とはそれぞれ
ソース１０４ａ端とドレイン１０５ａ端とで最も高く、
それぞれ単調に変化している。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタに関
する。
する。
【０００２】
【従来の技術】近年、半導体デバイスの微細化は急速に
進み、開発レベルでは０．５μｍ以下のデザインルール
が使われ始めようとしている。ＭＯＳトランジスタの微
細化においての最大の課題は、オン電流などデバイスの
基本特性を損なわずにいかにホットキャリア効果を抑制
するかという点にある。
進み、開発レベルでは０．５μｍ以下のデザインルール
が使われ始めようとしている。ＭＯＳトランジスタの微
細化においての最大の課題は、オン電流などデバイスの
基本特性を損なわずにいかにホットキャリア効果を抑制
するかという点にある。
【０００３】デバイスの微細化は必然的に内部の電界を
高めることになり、特にドレイン端で発生する高電界に
よってキャリア温度は高くなり、容易に界面準位を発生
させたりゲート絶縁膜中にキャリアが注入されたりして
デバイス特性が劣化するようになる。これを防ぐために
はドレイン端での電界を緩和させるデバイス構造の工夫
が必要である。
高めることになり、特にドレイン端で発生する高電界に
よってキャリア温度は高くなり、容易に界面準位を発生
させたりゲート絶縁膜中にキャリアが注入されたりして
デバイス特性が劣化するようになる。これを防ぐために
はドレイン端での電界を緩和させるデバイス構造の工夫
が必要である。
【０００４】ＭＯＳトランジスタの断面図である図４を
参照すると、ホットキャリア効果を抑制する最も一般的
なＬＤＤ型のＭＯＳトランジスタは、ｐ型の半導体基板
２０１上に設けられたゲート絶縁膜２０２を介してゲー
ト電極２０３と、ゲート電極２０３の側面に設けられた
サイドウォール２１０と、サイドウォール２１０に自己
整合的に半導体基板２０１表面に設けられた一対の低濃
度のｎ型のＬＤＤ２１９と、それぞれゲート電極２０３
に自己整合的に半導体基板２０１表面に設けられた高濃
度のｎ型のソース２０４ａ，および高濃度のｎ型のドレ
イン２０５ａとから構成される。ホットキャリア効果の
抑制には、ドレイン２０５ａ端の先にＬＤＤ２１９を付
加することが重要である。この場合、一般には動作上の
対称性を確保するためにソース２０４ａ側にもＬＤＤ２
１９を設ける。ＬＤＤ２１９は、通常サイドウォール２
１０の形成前にイオン注入により形成され、イオン注入
量，注入エネルギー，サイドウォール２１０幅などが設
計パラメータとなる。このような構造でホットキャリア
の発生を単に抑えようとするだけならば、サイドウォー
ル２１０の幅（＝ＬＤＤ２１９の長さ）を十分長くし、
必要なバイアス条件でＬＤＤ２１９の領域を空乏化する
ようにＬＤＤ２１９中の不純物濃度を低く設定すればよ
い。しかしこの場合にはＬＤＤ２１９の寄生抵抗によっ
てオン電流が低減してしまうので、無闇にＬＤＤ２１９
の長さを長くすることも不純物濃度を低くすることをで
きない。すなわち、ホットキャリアの抑制効果とオン電
流とはトレードオフの関係にある。
参照すると、ホットキャリア効果を抑制する最も一般的
なＬＤＤ型のＭＯＳトランジスタは、ｐ型の半導体基板
２０１上に設けられたゲート絶縁膜２０２を介してゲー
ト電極２０３と、ゲート電極２０３の側面に設けられた
サイドウォール２１０と、サイドウォール２１０に自己
整合的に半導体基板２０１表面に設けられた一対の低濃
度のｎ型のＬＤＤ２１９と、それぞれゲート電極２０３
に自己整合的に半導体基板２０１表面に設けられた高濃
度のｎ型のソース２０４ａ，および高濃度のｎ型のドレ
イン２０５ａとから構成される。ホットキャリア効果の
抑制には、ドレイン２０５ａ端の先にＬＤＤ２１９を付
加することが重要である。この場合、一般には動作上の
対称性を確保するためにソース２０４ａ側にもＬＤＤ２
１９を設ける。ＬＤＤ２１９は、通常サイドウォール２
１０の形成前にイオン注入により形成され、イオン注入
量，注入エネルギー，サイドウォール２１０幅などが設
計パラメータとなる。このような構造でホットキャリア
の発生を単に抑えようとするだけならば、サイドウォー
ル２１０の幅（＝ＬＤＤ２１９の長さ）を十分長くし、
必要なバイアス条件でＬＤＤ２１９の領域を空乏化する
ようにＬＤＤ２１９中の不純物濃度を低く設定すればよ
い。しかしこの場合にはＬＤＤ２１９の寄生抵抗によっ
てオン電流が低減してしまうので、無闇にＬＤＤ２１９
の長さを長くすることも不純物濃度を低くすることをで
きない。すなわち、ホットキャリアの抑制効果とオン電
流とはトレードオフの関係にある。
【０００５】ホットキャリアの抑制と高いオン電流とを
同時に実現するには、理想的にはどのような動作状態に
あってもチャネル内の横方向電界を均一にすることであ
る。すなわち、オン状態においてはチャネルの全ての領
域でキャリアの面密度ができるだけ一定であることが理
想的である。これはチャネルに沿って局所的にしきい電
圧を変化させることにより、キャリアの面密度が一定に
することができる。ＬＤＤ型ＭＯＳトランジスタは通常
のドレインを有するＭＯＳトランジスタに較べるとチャ
ネル内の横方向電界の均一性には貢献しているが、図５
（ｂ）に示すように、ドレイン端近傍で極大となって均
一性が崩れ、必ずしも十分とはいえない。これは、図５
（ａ）に示すように、チャネルが形成される基板表面の
不純物濃度やＬＤＤ中の濃度がそれぞれ横方向で一定だ
からである。
同時に実現するには、理想的にはどのような動作状態に
あってもチャネル内の横方向電界を均一にすることであ
る。すなわち、オン状態においてはチャネルの全ての領
域でキャリアの面密度ができるだけ一定であることが理
想的である。これはチャネルに沿って局所的にしきい電
圧を変化させることにより、キャリアの面密度が一定に
することができる。ＬＤＤ型ＭＯＳトランジスタは通常
のドレインを有するＭＯＳトランジスタに較べるとチャ
ネル内の横方向電界の均一性には貢献しているが、図５
（ｂ）に示すように、ドレイン端近傍で極大となって均
一性が崩れ、必ずしも十分とはいえない。これは、図５
（ａ）に示すように、チャネルが形成される基板表面の
不純物濃度やＬＤＤ中の濃度がそれぞれ横方向で一定だ
からである。
【０００６】ＭＯＳトランジスタの断面図である図６を
参照すると、別の構造によりホットキャリア効果を抑制
するＤＳＡ型のＭＯＳトランジスタは、ｐ型の半導体基
板２０１上に設けられたゲート絶縁膜２０２を介してゲ
ート電極２０３と、それぞれゲート電極２０３に自己整
合的に半導体基板２０１表面に設けられた高濃度のｎ型
のソース２０４ｂ，および高濃度のｎ型のドレイン２０
５ｂと、ソース２０４ｂを自己整合的に内包して半導体
基板２０１表面に設けられた（ＤＳＡ構造）の低濃度の
ｐ型のベース２１８とから構成される。ゲート電極２０
３は層間絶縁膜２０６により覆われている。このような
構造によりディープサブミクロンのＭＯＳトランジスタ
を形成すると、ベース２１８により、チャネルの全ての
領域で基板表面濃度を変えることができるので（ソース
２０４ｂ側のｐ型の不純物濃度を高く、ドレイン２０５
ｂ側のｐ型の不純物濃度を低くする）、ＬＤＤ型のＭＯ
Ｓトランジスタに比べるとチャネル内の横方向電界の均
一性はより進む。しかしながら、ソース２０４ｂ端で基
板表面濃度はＭＯＳトランジスタのしきい電圧を決める
ので無闇に高くすることができず、従ってドレイン２０
５ｂ端での基板表面濃度が仮に真性半導体のそれ程度に
薄くできても、チャネルに沿った局所的なしきい電圧の
ダイナミックレンジを広く取ることはできない。このた
め、オフ状態での横方向電界の均一性にはＤＳＡ構造は
かなり有効であるが、オン状態での均一化にはまだ不十
分であるといえる。
参照すると、別の構造によりホットキャリア効果を抑制
するＤＳＡ型のＭＯＳトランジスタは、ｐ型の半導体基
板２０１上に設けられたゲート絶縁膜２０２を介してゲ
ート電極２０３と、それぞれゲート電極２０３に自己整
合的に半導体基板２０１表面に設けられた高濃度のｎ型
のソース２０４ｂ，および高濃度のｎ型のドレイン２０
５ｂと、ソース２０４ｂを自己整合的に内包して半導体
基板２０１表面に設けられた（ＤＳＡ構造）の低濃度の
ｐ型のベース２１８とから構成される。ゲート電極２０
３は層間絶縁膜２０６により覆われている。このような
構造によりディープサブミクロンのＭＯＳトランジスタ
を形成すると、ベース２１８により、チャネルの全ての
領域で基板表面濃度を変えることができるので（ソース
２０４ｂ側のｐ型の不純物濃度を高く、ドレイン２０５
ｂ側のｐ型の不純物濃度を低くする）、ＬＤＤ型のＭＯ
Ｓトランジスタに比べるとチャネル内の横方向電界の均
一性はより進む。しかしながら、ソース２０４ｂ端で基
板表面濃度はＭＯＳトランジスタのしきい電圧を決める
ので無闇に高くすることができず、従ってドレイン２０
５ｂ端での基板表面濃度が仮に真性半導体のそれ程度に
薄くできても、チャネルに沿った局所的なしきい電圧の
ダイナミックレンジを広く取ることはできない。このた
め、オフ状態での横方向電界の均一性にはＤＳＡ構造は
かなり有効であるが、オン状態での均一化にはまだ不十
分であるといえる。
【０００７】
【発明が解決しようとする課題】上述したように、従来
の技術ではチャネルに沿った局所的なしきい電圧を連続
的かつ広い範囲で変化させることはできず、従ってチャ
ネル内の横方向電界の均一化は不十分であった。このた
め、高いホットキャリア抑制効果と、高いオン電流とを
同時に実現できないという問題があった。
の技術ではチャネルに沿った局所的なしきい電圧を連続
的かつ広い範囲で変化させることはできず、従ってチャ
ネル内の横方向電界の均一化は不十分であった。このた
め、高いホットキャリア抑制効果と、高いオン電流とを
同時に実現できないという問題があった。
【０００８】
【課題を解決するための手段】本発明のＭＯＳトランジ
スタは、半導体基板の表面における一導電型のソースと
一導電型のドレインとに挟まれているチャネルの導電型
がソース側では逆導電型，ドレイン側では一導電型であ
り、かつ、ソース端で最も高濃度の逆導電型，ドレイン
端で最も高濃度の一導電型であることと、チャネルの全
ての領域で逆導電型の不純物濃度，および一導電型の不
純物濃度がそれぞれ単調に変化してチャネルの途中で真
性となることを特徴としている。
スタは、半導体基板の表面における一導電型のソースと
一導電型のドレインとに挟まれているチャネルの導電型
がソース側では逆導電型，ドレイン側では一導電型であ
り、かつ、ソース端で最も高濃度の逆導電型，ドレイン
端で最も高濃度の一導電型であることと、チャネルの全
ての領域で逆導電型の不純物濃度，および一導電型の不
純物濃度がそれぞれ単調に変化してチャネルの途中で真
性となることを特徴としている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。説明の便宜上ｎチャネルＭＯＳトランジスタを例に
するが、ｐチャネルＭＯＳトランジスタに関しても本発
明は適用できる。
る。説明の便宜上ｎチャネルＭＯＳトランジスタを例に
するが、ｐチャネルＭＯＳトランジスタに関しても本発
明は適用できる。
【００１０】ｎチャネルＭＯＳトランジスタの製造方法
を説明するための工程順の断面図である図１を参照する
と、本発明の第１の実施例は、まず、真性のシリコン基
板からなる半導体基板１０１の表面に膜厚９ｎｍのシリ
コン酸化膜からなるゲート絶縁膜１０２を形成し、この
ゲート絶縁膜１０２上にゲート長０．４μｍのゲート電
極１０３を形成する〔図１（ａ）〕。次に、それぞれフ
ォトレジスト膜（図示せず）をマスクにして、ソース形
成予定領域の側にはボロン，ドレイン形成予定領域の側
にはリンをそれぞれ１×１０14ｃｍ-2程度半導体基板１
０１の表面に対して概略垂直にイオン注入し、１０００
℃，約１時間の熱処理を行ない、ボロン拡散層１０８
ａ，リン拡散層１０９ａを形成する〔図１（ｂ）〕。そ
の後、通常の砒素のイオン注入を行ない、高濃度のｎ型
のソース１０４ａ，および高濃度のｎ型のドレイン１０
５ａを形成する〔図１（ｃ）〕。この後、層間絶縁膜１
０６の堆積，および開口を行ない、金属配線１０７を形
成し、ｎチャネルＭＯＳトランジスタが完成する〔図１
（ｄ）〕。
を説明するための工程順の断面図である図１を参照する
と、本発明の第１の実施例は、まず、真性のシリコン基
板からなる半導体基板１０１の表面に膜厚９ｎｍのシリ
コン酸化膜からなるゲート絶縁膜１０２を形成し、この
ゲート絶縁膜１０２上にゲート長０．４μｍのゲート電
極１０３を形成する〔図１（ａ）〕。次に、それぞれフ
ォトレジスト膜（図示せず）をマスクにして、ソース形
成予定領域の側にはボロン，ドレイン形成予定領域の側
にはリンをそれぞれ１×１０14ｃｍ-2程度半導体基板１
０１の表面に対して概略垂直にイオン注入し、１０００
℃，約１時間の熱処理を行ない、ボロン拡散層１０８
ａ，リン拡散層１０９ａを形成する〔図１（ｂ）〕。そ
の後、通常の砒素のイオン注入を行ない、高濃度のｎ型
のソース１０４ａ，および高濃度のｎ型のドレイン１０
５ａを形成する〔図１（ｃ）〕。この後、層間絶縁膜１
０６の堆積，および開口を行ない、金属配線１０７を形
成し、ｎチャネルＭＯＳトランジスタが完成する〔図１
（ｄ）〕。
【００１１】上記第１の実施例では、ソース１０４ａと
ドレイン１０５ａとに挟まれたチャネルが形成されるべ
き半導体基板１０１の表面の不純物分布は、上記ボロン
拡散層１０８ａと上記リン拡散層１０９ａとに支配さ
れ、図２（ａ）に示すような分布になる。すなわちチャ
ネルのソース１０４ａ側ではｐ型でソース１０４ａ端が
最も濃度が高くドレイン１０５ａに向かうに従い徐々に
低くなり、チャネルの途中で真性になり、さらにｎ型に
反転し、ドレイン１０５ａに近ずくに従いｎ型不純物濃
度は徐々に高くなり、ドレイン１０５ａ端でチャネル中
のｎ型不純物濃度は最も高濃度となる。
ドレイン１０５ａとに挟まれたチャネルが形成されるべ
き半導体基板１０１の表面の不純物分布は、上記ボロン
拡散層１０８ａと上記リン拡散層１０９ａとに支配さ
れ、図２（ａ）に示すような分布になる。すなわちチャ
ネルのソース１０４ａ側ではｐ型でソース１０４ａ端が
最も濃度が高くドレイン１０５ａに向かうに従い徐々に
低くなり、チャネルの途中で真性になり、さらにｎ型に
反転し、ドレイン１０５ａに近ずくに従いｎ型不純物濃
度は徐々に高くなり、ドレイン１０５ａ端でチャネル中
のｎ型不純物濃度は最も高濃度となる。
【００１２】このような構造では、チャネルに沿って局
所的にしきい電圧を変化させることができ、ソース１０
４ａ端で通常回路が必要とする値（Ｖｔｓ）からドレイ
ン１０５ａ端で必要とされる大きな負の値まで広範囲に
連続的に変化させることができる。従って、ＭＯＳトラ
ンジスタがオン状態にあるとき、すなわちゲート電極１
０３にもドレイン１０５ａにも正の電圧が印加されてい
るとき、図２（ｂ）に示すように、チャネル領域におけ
る横方向電界は概略均一となる。つまり、局所的な高電
界によるホットキャリアの発生を妨げると同時に、高い
オン電流を得ることができる。また、チャネル中でボロ
ン拡散層１０８ａとリン拡散層１０９ａとが接している
ところでは、図２（ａ）に示すとうり表面濃度は低いの
で、オフ状態でのドレイン電圧はここで吸収され無闇に
電界が高まることはない。
所的にしきい電圧を変化させることができ、ソース１０
４ａ端で通常回路が必要とする値（Ｖｔｓ）からドレイ
ン１０５ａ端で必要とされる大きな負の値まで広範囲に
連続的に変化させることができる。従って、ＭＯＳトラ
ンジスタがオン状態にあるとき、すなわちゲート電極１
０３にもドレイン１０５ａにも正の電圧が印加されてい
るとき、図２（ｂ）に示すように、チャネル領域におけ
る横方向電界は概略均一となる。つまり、局所的な高電
界によるホットキャリアの発生を妨げると同時に、高い
オン電流を得ることができる。また、チャネル中でボロ
ン拡散層１０８ａとリン拡散層１０９ａとが接している
ところでは、図２（ａ）に示すとうり表面濃度は低いの
で、オフ状態でのドレイン電圧はここで吸収され無闇に
電界が高まることはない。
【００１３】本実施例に沿って実際に試作したＭＯＳト
ランジスタでは、通常のＭＯＳトランジスタに比べてオ
ン電流は約３０％増加し、ホットキャリアの発生の指標
となる基板電流は約１／１０に低下した。
ランジスタでは、通常のＭＯＳトランジスタに比べてオ
ン電流は約３０％増加し、ホットキャリアの発生の指標
となる基板電流は約１／１０に低下した。
【００１４】ｎチャネルＭＯＳトランジスタの製造方法
を説明するための工程順の断面図である図３を参照する
と、本発明の第２の実施例は、ゲート電極１０３までは
上記第１の実施例と同様に形成し、その後、ドレイン形
成予定領域を覆うフォトレジスト膜１１１ａを形成し、
このフォトレジスト膜１１１ａをマスクにしたボロンの
回転斜めイオン注入によりボロン拡散層１０８ｂを形成
する〔図３（ａ）〕。このフォトレジスト膜１１１ａを
除去した後、ソース形成予定領域を覆うフォトレジスト
膜１１１ｂを形成し、このフォトレジスト膜１１１ｂを
マスクにしたリンの回転斜めイオン注入によりリン拡散
層１０９ｂを形成する〔図３（ｂ）〕。拡散層１０８
ｂ，１０９ｂを活性化するための熱処理は、例えば９０
０℃，１０分間程度である。その後、砒素の垂直イオン
注入により、高濃度のｎ型のソース１０４ｂ，および高
濃度のｎ型のドレイン１０５ｂを形成する〔図３
（ｃ）〕。以降の工程は、上記第１の実施例と同じであ
る。
を説明するための工程順の断面図である図３を参照する
と、本発明の第２の実施例は、ゲート電極１０３までは
上記第１の実施例と同様に形成し、その後、ドレイン形
成予定領域を覆うフォトレジスト膜１１１ａを形成し、
このフォトレジスト膜１１１ａをマスクにしたボロンの
回転斜めイオン注入によりボロン拡散層１０８ｂを形成
する〔図３（ａ）〕。このフォトレジスト膜１１１ａを
除去した後、ソース形成予定領域を覆うフォトレジスト
膜１１１ｂを形成し、このフォトレジスト膜１１１ｂを
マスクにしたリンの回転斜めイオン注入によりリン拡散
層１０９ｂを形成する〔図３（ｂ）〕。拡散層１０８
ｂ，１０９ｂを活性化するための熱処理は、例えば９０
０℃，１０分間程度である。その後、砒素の垂直イオン
注入により、高濃度のｎ型のソース１０４ｂ，および高
濃度のｎ型のドレイン１０５ｂを形成する〔図３
（ｃ）〕。以降の工程は、上記第１の実施例と同じであ
る。
【００１５】上記第２の実施例は、第１の実施例に比べ
て、拡散層１０８ｂ，１０９ｂを活性化するための熱処
理の温度が低く，かつ時間が短かいため、ゲート絶縁膜
１０２に対する信頼性が優れている。
て、拡散層１０８ｂ，１０９ｂを活性化するための熱処
理の温度が低く，かつ時間が短かいため、ゲート絶縁膜
１０２に対する信頼性が優れている。
【００１６】
【発明の効果】以上説明したように本発明のＭＯＳトラ
ンジスタは、オン状態においてもチャネル領域における
横方向電界は概略均一となり、局所的な高電界によるホ
ットキャリアの発生を妨げると同時に、高いオン電流を
得ることができる。
ンジスタは、オン状態においてもチャネル領域における
横方向電界は概略均一となり、局所的な高電界によるホ
ットキャリアの発生を妨げると同時に、高いオン電流を
得ることができる。
【図１】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図２】上記第１の実施例の効果を説明するための図で
あり、チャネル領域における不純物濃度分布，横方向電
界を示す模式図である。
あり、チャネル領域における不純物濃度分布，横方向電
界を示す模式図である。
【図３】本発明の第２の実施例を説明するための工程順
の断面図である。
の断面図である。
【図４】従来のＬＤＤ型ＭＯＳトランジスタの断面図で
ある。
ある。
【図５】上記従来のＬＤＤ型ＭＯＳトランジスタの問題
点を説明するための図であり、チャネル領域における不
純物濃度分布，横方向電界を示す模式図である。
点を説明するための図であり、チャネル領域における不
純物濃度分布，横方向電界を示す模式図である。
【図６】従来のＤＳＡ型ＭＯＳトランジスタの断面図で
ある。
ある。
１０１，２０１ 半導体基板 １０２，２０２ ゲート絶縁膜 １０３，２０３ ゲート電極 １０４ａ，１０４ｂ，２０４ａ，２０４ｂ ｎ型のソ
ース １０５ａ，１０５ｂ，２０５ａ，２０５ｂ ｎ型のド
レイン １０６，２０６ 層間絶縁膜 １０７ 金属配線 １０８ａ，１０８ｂ ボロン拡散層 １０９ａ，１０９ｂ リン拡散層 １１０，２１０ サイドウォール １１１ａ，１１１ｂ フォトレジスト膜 ２１８ ベース ２１９ ｎ型のＬＤＤ
ース １０５ａ，１０５ｂ，２０５ａ，２０５ｂ ｎ型のド
レイン １０６，２０６ 層間絶縁膜 １０７ 金属配線 １０８ａ，１０８ｂ ボロン拡散層 １０９ａ，１０９ｂ リン拡散層 １１０，２１０ サイドウォール １１１ａ，１１１ｂ フォトレジスト膜 ２１８ ベース ２１９ ｎ型のＬＤＤ
Claims (1)
- 【請求項１】 半導体基板の表面における一導電型のソ
ースと一導電型のドレインとに挟まれているチャネルの
導電型が前記ソース側では逆導電型，前記ドレイン側で
は一導電型であり、かつ、前記ソース端で最も高濃度の
逆導電型，前記ドレイン端で最も高濃度の一導電型であ
ることと、 前記チャネルの全ての領域で前記逆導電型の不純物濃
度，および前記一導電型の不純物濃度がそれぞれ単調に
変化して前記チャネルの途中で真性となることを特徴と
するＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17511992A JPH0621441A (ja) | 1992-07-02 | 1992-07-02 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17511992A JPH0621441A (ja) | 1992-07-02 | 1992-07-02 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621441A true JPH0621441A (ja) | 1994-01-28 |
Family
ID=15990613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17511992A Pending JPH0621441A (ja) | 1992-07-02 | 1992-07-02 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621441A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003021685A1 (fr) * | 2001-08-30 | 2003-03-13 | Sony Corporation | Dispositif semi-conducteur et son procede de production |
| US7067878B2 (en) | 2001-03-08 | 2006-06-27 | Hitachi, Ltd. | Field effect transistor |
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1992
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