TWI433311B - 具有自對準矽化物接觸的功率裝置及其製造方法 - Google Patents

Description

具有自對準矽化物接觸的功率裝置及其製造方法

本發明涉及半導體裝置及其工藝，更具體地，本發明涉及功率裝置及其製造。

功率裝置，例如金屬氧化物半導體場效應電晶體(MOSFET)、絕緣柵雙極性電晶體(IGBT)、超結MOSFET、垂直結構雙擴散金屬氧化物半導體裝置(VDMOS)、垂直結構金屬氧化物半導體裝置(VMOS)等通常具有眾多優良的裝置特性，例如，較高的擊穿電壓，較大的安全工作區(SOA)，較低的導通電阻等。另外，功率裝置還具有較低的生產成本和較高的產量等優點。

典型的VDMOS裝置(未示出)可以包括與多晶矽柵相對準的P型體區。在所述P型體區內可以形成N+型源區和P+型體接觸區。典型VDMOS的安全工作區同N+型源區的長度成反比關係，即N+型源區的長度越短則安全工作區越大。然而，典型的N+型源區的長度受到掩蔽工藝(例如光刻)和對準工藝的容差限制。

而典型的VDMOS製造工藝中包括在其他工藝步驟之前和/或其他工藝步驟(例如澱積、擴散、刻蝕等)之間進行多步光刻以對晶圓 (wafer)進行掩蔽的步驟。因而，在傳統VDMOS裝置中很難獲得較大的安全工作區。因此，減少掩蔽步驟將有利於降低成本和提高產量。

針對現有技術中的一個或多個問題，本發明的一個目的是提供一種具有自對準矽化物接觸的功率裝置及其製造方法。

在本發明一個方面，提出了一種功率裝置，包括：初始層；在所述初始層上形成的體接觸區；柵區，和所述初始層被柵氧層隔開；隔離側牆，至少基本上對準於所述柵區和所述體接觸區的邊緣之間；柵矽化物層，形成於所述柵區之上；以及體接觸矽化物層，形成於所述體接觸區之上。

在本發明的另一個方面，提出了另一種功率裝置，包括：半導體襯底；位於所述半導體襯底上的外延層，所述外延層具有第一表面，並且內部至少包括一個體接觸區、一個源區和一個體區，其中，所述體區至少基本上包括所述體接觸區和所述源區；位於所述第一表面上的柵區，其中，所述柵區被柵介質層同所述外延層隔開；隔離側牆，至少基本上對準於所述柵區和所述體接觸區的邊緣之間；柵矽化物層，形成於所述柵區之上；體接觸矽化物層，形成於所述體接觸區之上；以及耦接在所述體接觸矽化物層之上的電極。

在本發明的又一個方面，提出了一種製造功率裝置的方法，包括：在襯底上製作外延層；在所述外延層上製作柵氧層；在所述柵氧層上製作多晶矽柵區；製作隔離側牆，所述隔離側牆至少基本上自對準於所 述多晶矽柵區的邊緣；以及以下步驟(a)、(b)、(c)中的一步或者多步：(a)在所述多晶矽柵區和所述外延層上製作矽化物層，所述矽化物層至少基本上自對準於所述隔離側牆；(b)在所述外延層內注入形成體接觸區；(c)在所述外延層內進行刻蝕，所述刻蝕至少基本上自對準於隔離側牆。

利用本發明實施例，提供的功率裝置增加自對準工藝步驟而減少了掩蔽工藝步驟，從而提高了功率裝置的控制精度，增大了功率裝置的產量並降低了其生產成本。

LCP‧‧‧多晶矽長度

LSC‧‧‧源區長度

100‧‧‧垂直結構功率裝置

105‧‧‧襯底

110‧‧‧N-型外延層

115‧‧‧柵氧層

120‧‧‧多晶矽柵區

125‧‧‧P-型體區

130‧‧‧N+型源區

135‧‧‧P+型體接觸區

140‧‧‧隔離側牆

145‧‧‧矽化物層

150‧‧‧層間介質層

155‧‧‧金屬電極

305‧‧‧多晶矽保護層

310‧‧‧氧化物保護層

下列附圖涉及有關本發明非限制性和非窮舉性的實施例的描述。除非另有說明，否則同樣的數位和符號在整個附圖中代表同樣的部分。附圖無需按比例畫出。另外，圖中所示相關部分尺寸可能不同於說明書中敍述的尺寸。為更好地理解本發明，下述細節描述以及附圖將被提供以作為參考。

第1圖為根據本發明一個實施例的垂直結構功率裝置的橫截面示意圖。

第2A-2H圖為根據本發明實施例制作第1圖所示垂直結構功率裝置的一種工藝方法示意圖。

第3圖為根據本發明另一實施例製作垂直結構功率裝置的另一種工藝方法示意圖。

本發明的實施例公開了一種改進的具有自對準矽化物接觸的功率裝置以及製作該功率裝置的方法。在下文中，本發明的實施例以垂直結構功率裝置為例對功率裝置及其製作方法進行描述。然而，本技術領 域所屬技術人員應當理解，以下描述也適用於其他功率裝置。垂直結構功率裝置包括在柵區和體接觸區上形成的接觸，所述形成接觸的步驟由至少基本實現自對準的矽化物(例如，自對準矽化物Salicide)工藝實現。垂直結構功率裝置還可包括一個或多個隔離側牆，每個隔離側牆至少在柵區和體接觸區的邊緣之間被對準。體接觸區可以通過至少基本自對準於隔離側牆的方式注入裝置內部而形成。本方法還可包括至少基本自對準的矽刻蝕工藝。

第1圖為垂直結構功率裝置100的橫截面示意圖。垂直結構功率裝置100可以是具有平面柵極結構的垂直雙擴散金屬氧化物半導體功率裝置(VDMOS)。垂直結構功率裝置100還可以是擊穿電壓較高，導通電阻較低以及安全工作區較大的其他功率裝置。

如第1圖所示，垂直結構功率裝置100包括在N+型襯底105上形成的N-型外延層110，以及將多晶矽柵區120與N-外延層110隔離開來的柵氧層115。垂直結構功率裝置100還包括在N-外延層110內形成的P-型體區125，N+型源區130和P+型體接觸區135。所述P-型體區125至少基本(例如，在工藝容差範圍內)包括N+型源區130和P+型體接觸區135。

此外，垂直結構功率裝置100還包括隔離側牆140，其中所述隔離側牆140至少基本對準於多晶矽柵區120和P+型體接觸區135的邊緣之間，並且使之後形成的矽化物層145的一部分至少基本自對準於多晶矽柵區120且矽化物層145的又一部分至少基本自對準於P+型體接觸區135。如第1圖所示，垂直結構功率裝置100還包括同矽化物層145接觸的層間介質層 (ILD)150以及金屬電極155，其中，所述金屬電極155同位於P+型體接觸區135之上的矽化物層145的一部分耦接，也與層間介質層150相接觸。

儘管第1圖採用橫截面示意圖對垂直結構功率裝置100進行說明，但本技術領域所述技術人員應當理解，垂直結構功率裝置100的組成部分也可以形成環形結構。例如，柵氧層115、多晶矽柵區120、P-型體區125、N+型源區130、在多晶矽柵區120之上的部分矽化物層145和層間介質層(ILD)150可以形成環形結構(相對於金屬電極155和在P+型體接觸區135之上的部分矽化物層145等來說)。

在一個實施例中，使用隔離側牆140以及所述的技術，可以使製作垂直功率裝置100所需的掩蔽工藝步驟少於傳統方法所需的掩蔽工藝步驟，並且可以降低對掩蔽工藝容差的依賴程度，從而縮短N+型源區的長度，增大安全工作區。

對比傳統工藝製造的裝置，垂直結構功率裝置100還可以具有更大的接觸到多晶矽長度(contact-to-polysilicon length，LCP)和更小的N+源區長度(LSC)。更大的接觸到多晶矽長度(LCP)可以有效降低金屬電極155和多晶矽柵區120對基於掩蔽的對準工藝的工藝容差的依賴。而更小的源區長度(LSC)則可以降低垂直結構功率裝置100受寄生雙極效應影響而遭受損壞的可能性。在第1圖所示實施例中，較短的源區長度LSC使安全工作區相比于傳統工藝製造的裝置增大了約三到五倍。例如，使用隔離側牆140以及所述的技術可以使製作出的垂直結構功率裝置100的N+型源區長度縮短到0.1微米至0.3微米，這樣的長度小於基於傳統掩蔽工藝製造出的 源區的典型長度，增大了安全工作區。另外，相比于傳統工藝製造的裝置，由於增多了自對準工藝步驟而減少了掩蔽工藝步驟，垂直結構功率裝置100的製造成本得以降低。

雖然第1圖僅示出VDMOS裝置，但本技術領域的技術人員應當理解，這裏所描述的技術同樣可以應用於其他裝置上，例如上文所述的MOSFET、IGBT、超結MOSFET、VDMOS和VMOS，其他平面柵裝置、橫向功率裝置、N溝道裝置、P溝道裝置和/或其他類似裝置。

垂直結構功率裝置100的其餘細節將參照第2A-2H圖在下文中詳細敍述。第2A-2H圖示出了第1圖所示垂直結構功率裝置100的製作方法。

第2A圖為分別在N+襯底105上形成N-外延層110，在所述N-外延層110上形成柵氧層115以及在所述柵氧層115上形成多晶矽柵區120之後的垂直結構功率裝置100的結構示意圖。形成多晶矽柵區120的工藝步驟可以包括形成摻雜的多晶矽層，掩蔽所述多晶矽層以及刻蝕未掩蔽區域。柵氧層115可以使用氧化層生長技術形成，並具有一定的厚度，所述厚度應使得垂直結構功率裝置100在前文中所討論的特性達到最優。例如，對於高擊穿電壓的VDMOS電晶體，其厚度可以在400埃到1000埃之間。然而，本技術領域的技術人員應當理解，也可用其他的工藝來形成柵氧化層115，同時還可用其他合適的電介質材料來替代柵氧化層和/或類似氧化層。

在至少一個實施例中，基於擊穿電壓或者其他合適標準的要求，N-外延層110可以具有特定的厚度和/或摻雜濃度。例如，摻雜濃度為 1×1014cm-3，厚度為50微米的外延層可能適於製作擊穿電壓為700V的VDMOS裝置。同樣，多晶矽柵區120可以為相對較厚的多晶矽層(例如，厚度從6000埃到10000埃)以在後續的離子注入、擴散和/或其他類似工藝(例如，注入形成體接觸區135)中發揮阻擋/自掩蔽作用。在一個例子中，多晶矽柵區120的厚度約為7000埃。然而，本技術領域的技術人員應當理解，可以使用其他任何合適的厚度或者額外的材料層(例如第3圖中所涉及的情況，將在後文敍述)。在一個實施例中，多晶矽柵區120的初始厚度由多晶矽柵區120所要求的最終厚度和下文所述的矽刻蝕工藝中被刻蝕掉的多晶矽的厚度之和所決定。

在一個實施例中，除以上所述工藝外，還可以選擇形成場氧區(未示出)來製作(例如使用掩蔽工藝)邊界隔離區。在另一實施例中，在N-型外延層110內進行可選的N型無掩蔽注入(未示出)，可以降低相鄰的P-型體區位置寄生形成的結型場效應電晶體(JEFT)的電阻。

第2B圖示出在N-外延層110內進行離子注入以形成P-型體區125的工藝步驟。在離子注入工藝中，可通過選定注入條件使裝置性能達到最優。例如，將硼離子注入進入N-外延層110時，其注入劑量可以在2×1013cm-2到8×1013cm-2之間，且其能量在20keV到80keV之間，然後進行推進擴散(例如，橫向擴散P-型體區125至多晶矽柵區120之下，以形成垂直功率裝置100的導電溝道)。在本實施例中，為形成長度在1.5微米到3.0微米的溝道，推進擴散時的溫度大約為1100℃，擴散時間為60分鐘到120分鐘。如第2B圖所示，P-型體區125和多晶矽柵區120的邊緣至少基本自對準。使 用本實施例所述的辦法，在形成P-型體區125時可避免專門的掩蔽步驟。在圖示實施例中，P-型體區125通過離子注入技術形成並與多晶矽柵區120自對準，然而，本技術領域所屬技術人員應當理解，P-型體區125也可以同功率裝置的其他組成部分對準，或者採用其他合適的技術來形成。

如第2C圖所示，N+型源區130和P+型體接觸區135隨後被注入N-外延層110內。如圖所示，N+型源區130和P+型體接觸區135均至少基本同多晶矽柵區120自對準。在一個實施例中，N+型源區130使用砷離子注入的方式形成，其中，離子注入能量為100keV到150keV之間，注入劑量為2×1015cm-2到5×1015cm-2之間。在其他實施例中，也可以使用其他合適的雜質種類、注入劑量和注入能量。在離子注入之前，柵氧層115可以被減薄，以利於更多的雜質注入到矽材料之中。N+型源區130和P+型體接觸區135的擴散步驟可以同時進行，或者N+型源區130在P+型體接觸區135進行離子注入之前進行推進擴散(例如，在N+型源區130進行擴散時，避免P+型體接觸區135也發生擴散)。

P+型體接觸區135的離子注入劑量和能量可以較高(例如，硼注入的劑量範圍為1×1014cm-2到1×1016cm-2之間，能量範圍為100keV到200keV之間)，也可以是其他任何合適的劑量和能量。在一個實施例中，P+型體接觸區135的注入劑量約為1×1015cm-2，注入能量約為150keV。較高的注入劑量和能量可以使P-型體區125位於N+型源區130下方的部分具有較低的導通電阻，從而如前文所述，擴大安全工作區範圍。此外，較高的注入劑量和能量還可以減小注入雜質橫向擴散進入溝道的可能性，從而降低對 功率裝置100的閾值電壓或其他參數的負面影響。

在其他實施例中，P+體接觸區135的注入工藝步驟可以更晚進行(例如，在形成隔離側牆145或進行矽刻蝕工藝之後進行)。這類實施例將在下文中進行詳細描述。

儘管如第2B和2C圖所示，P-型體區125和P+型體接觸區135採用了獨立的步驟分別形成，然而在其他實施例中，可以使用逆向摻雜的P阱結構來替代P-型體區125和P+型體接觸區135。

接著如第2D圖所示，工藝步驟為在多晶矽柵區120上，澱積介質層，其中，所述介質層的一部分之後用於形成隔離側牆140。在一個實施例中，隔離側牆140可以由二氧化矽、氮化矽和/或其他合適的介質材料形成。此外，介質層還可以作為保形層。在一個實施例中，保形層的厚度可在之後決定隔離側牆140和N+型源區130的寬度，而其厚度可以在2000埃到7000埃之間。然而，本技術領域的技術人員應當理解，保形層也可以具有其他合適的厚度。

如第2E圖所示的工藝步驟為沿多晶矽柵區120對介質層進行刻蝕以形成隔離側牆140，其中，所述刻蝕應至少使得隔離側牆140與多晶矽柵區120的邊緣基本對準。在一個實施例中，可選擇各向異性的介質刻蝕工藝。所述各向異性的介質刻蝕工藝對介質的刻蝕速率大於對矽的刻蝕速率，這樣，就使得多晶矽柵區120和N-外延層110在形成隔離側牆140的過程中基本不受影響。刻蝕工藝過程中，還可以選擇合適的刻蝕時間，來形成任意合適高度的隔離側牆140。如第2E圖所示，隔離側牆140的高度低於 多晶矽柵區120的頂部。在本實施例中，第2F圖所示的工藝步驟將會進一步降低多晶矽柵區120的厚度，使其同隔離側牆140的頂端基本齊平。

作為第2C圖所對應的工藝步驟的替代方案，可以在完成第2D圖所示的介質層澱積工藝之後，在第2E圖的刻蝕步驟之前或之後，注入形成P+型體接觸區135。在該實施例中，P+型體接觸區135能夠至少基本上同隔離側牆140自對準，而不必與多晶矽柵區120自對準。所述替代方案可以增大P+體接觸區135同導電溝道之間的橫向間距，降低對功率裝置100的閾值電壓和其他參數的負面影響。

如第2F圖所示的工藝步驟為對多晶矽柵區120和N-外延層110進行刻蝕。刻蝕工藝中，對矽的刻蝕速率大於對氧化物(或其他形成隔離側牆140的材料)的刻蝕速率。如第2F圖所示，對矽的刻蝕深入N-外延層110，使得N+源區130和P+體接觸區135暴露在外。所示溝槽刻蝕至少基本上同隔離側牆140自對準。由於溝槽刻蝕的自對準性質，第1圖中的N+源區長度LSC可以不受掩蔽工藝容差的影響而獲得更加精確的控制。這樣就可以得到較小的LSC長度且寄生電晶體效應也相對減弱。

如第2F圖所示，多晶矽柵區120可能會受到與N-外延層110同等程度的刻蝕，具體情況取決於所述多晶矽柵區120和N-外延層110的相對刻蝕速率。在本實施例中，先前生成的多晶矽層120(對應於第2A圖所示的多晶矽層120)的厚度可以考慮到所述刻蝕效應帶來的影響，以使得多晶矽柵區120所要求的最終厚度等於多晶矽柵區120的初始厚度和此處所述的矽刻蝕工藝中被刻蝕掉的多晶矽的厚度之差。此外，如第3圖中的實施例所 示，可以在多晶矽柵區120上形成保護層，以防止多晶矽柵區120在矽刻蝕工藝中受到刻蝕，這樣多晶矽柵區120的最終厚度基本和多晶矽柵區120所要求的初始厚度相同。

作為第2C圖所對應工藝步驟的替代方案，P+型體接觸區135的注入可以放在第2F圖所對應的矽刻蝕工藝步驟之後，第2G圖所對應的形成矽化物工藝步驟之前進行。在該實施例中，P+型體接觸區135將至少基本上同隔離側牆140自對準，而不必同多晶矽柵區120自對準。該替代方案能夠使P+型體接觸區135和導電溝道間具有更大的橫向間距，從而降低對功率裝置100的閾值電壓和其他參數的負面影響。進一步來說，在矽刻蝕工藝之後進行P+型體接觸區135的注入還具有可降低注入能量要求的優點。例如，由於重疊的的N+源區130被除去，使得P-型體區125的一部分能夠暴露在外接受到P+離子的注入。例如，在第2C圖所示的通過所述重疊的N+源區130注入P+體接觸區135的工藝條件下，離子注入能量需要100keV到200keV。而在本實施例中，20keV到80keV的離子注入能量就可以達到相似的效果。本實施例中，注入P+型體接觸區135之後可以使用快速熱退火(RTA)或者其他合適的爐式退火工藝來啟動P+雜質並可以使雜質在N+型源區130下方橫向擴散。

第2G圖示出形成矽化物層145的工藝步驟，所述矽化物層145至少基本上同隔離側牆140自對準。因為在隔離側牆140上不會形成矽化物，所以隔離側牆140能夠將矽化物層145位於多晶矽柵區120上方的部分同矽化物層145位於P+體接觸區135上方的部分隔離開來。

矽化物層145還可以在N+源區130，P+體接觸區135以及將要形成的金屬電極155之間提供低阻互連。在某些實施例中，所述的低阻互連能夠增大安全工作區並提高開關性能。在一個實施例中，矽化物層145包括多層結構。例如，矽化物145包括厚度在200埃到600埃之間的矽化鈦和厚度在100埃到200埃之間的氮化鈦。所述實施例中，矽化物層145的方塊電阻(方塊電阻是指長、寬相等的半導體材料的電阻，理想情況下它等於該材料的電阻率除以厚度。半導體材料的電阻等於方塊電阻乘以方塊數量，其中方塊數量是半導體材料的長度與寬度的比值。一般而言，半導體材料的電阻率和厚度是固定的，可以通過靈活設置半導體材料的長度與寬度設定其電阻值)大約在3Ω/□到5Ω/□(其中字元“□”表示單位方塊電阻)之間。相比於典型的方塊電阻在10Ω/□到20Ω/□之間的多晶矽柵極材料，本實施例中的矽化物層145能夠提供更低的柵極電阻。然而，本技術領域的技術人員應當理解，在其他實施例中也可以使用具有其他合適阻值的矽化物。

第2H圖示出的工藝步驟包括澱積、掩蔽和刻蝕層間介質層150以為金屬電極155形成接觸孔。層間介質層150的材料可以是單一材料或者使用其他層間介質層工藝形成的複合介質材料。例如，層間介質層150的材料可以是厚度在1微米到2微米之間的未摻雜或者摻雜的二氧化矽。相比傳統製造工藝，本實施例所述工藝中接觸孔和多晶矽柵區120對準的重要程度降低，原因在於矽化物層145可以提供給N+型源區130和P+型體接觸135低的接觸電阻。之後可以進行金屬化工藝步驟以形成金屬柵極155，從而完成第1圖所示的垂直結構功率裝置100。在一個實施例中，實現金屬化可包 括澱積2微米到5微米厚的鋁合金，然後進行掩蔽和刻蝕工藝。然而，本技術領域的技術人員應當理解，在其他實施例中，也可以使用其他任何合適的工藝步驟。此外，還可以選擇使用澱積、掩蔽和刻蝕工藝用於形成鈍化層(圖中未示出)。

第3圖為製造另一種垂直結構功率裝置的方法示意圖。相比於第2A圖，第3圖進一步包括多晶矽保護層305和氧化物保護層310。在第3圖所示裝置中，多晶矽柵區120的厚度在其他工藝步驟中基本不會發生變化，因而，其形成時的初始厚度可以等於或接近於最終想要的厚度。

多晶矽保護層305和氧化物保護層310可以由任意合適厚度的氮化物、二氧化矽、氮化矽和/或其他合適的材料形成。製造所述裝置時，多晶矽保護層305保護氧化物保護層310和多晶矽柵區120不受到如第2E圖所示的刻蝕工藝作用，且多晶矽保護層305隨後可以用如第2F圖所示的矽刻蝕工藝中的部分步驟除去。

氧化物保護層310還可以在第2F圖所示的矽刻蝕工藝中保護多晶矽柵區120。例如，氧化物保護層310可以由一種能夠在第2F圖所示的矽刻蝕工藝中刻蝕得較慢的材料組成，以此來保護多晶矽柵區120不受到強烈的刻蝕。氧化物保護層310可以在第2G圖所示的矽化工藝之前被除去。例如，氧化物保護層310可以通過選擇性濕法刻蝕，比如氫氟酸刻蝕或其他任何合適的工藝來除去。在一個實施例中，氮化物可以用於形成隔離側牆140，或者使用各向異性刻蝕來除去氧化物保護層310而保持隔離側牆140基本不受影響。

在另一個實施例中，氧化物保護層310可以保留在多晶矽柵區120上(例如，不用在多晶矽柵區120上形成矽化物)。

上述本發明的說明書和實施方式僅僅以示例性的方式對本發明實施例的具有自對準矽化物接觸的功率裝置及其製造方法進行了說明，並不用於限定本發明的範圍。對於公開的實施例進行變化和修改都是可能的，其他可行的選擇性實施例和對實施例中元件的等同變化可以被本技術領域的普通技術人員所瞭解。本發明所公開的實施例的其他變化和修改並不超出本發明的精神和保護範圍。

LCP‧‧‧多晶矽長度

LSC‧‧‧源區長度

100‧‧‧垂直結構功率裝置

105‧‧‧襯底

110‧‧‧N-型外延層

115‧‧‧柵氧層

120‧‧‧多晶矽柵區

125‧‧‧P-型體區

130‧‧‧N+型源區

135‧‧‧P+型體接觸區

140‧‧‧隔離側牆

145‧‧‧矽化物層

150‧‧‧層間介質層

155‧‧‧金屬電極

Claims (25)

1. 一種功率裝置，其特徵在於，包括：初始層；在所述初始層上形成的體接觸區；柵區，和所述初始層被柵氧層隔開；隔離側牆，對準於所述柵區和所述體接觸區的邊緣之間，並且所述體接觸區與所述隔離側牆自對準；源區，形成於所述初始層內，並且與所述柵區自對準；體區，形成於所述初始層內，與所述柵區自對準，並且至少包括所述源區和所述體接觸區；柵矽化物層，形成於所述柵區之上；以及體接觸矽化物層，形成於所述體接觸區之上。
2. 如申請專利範圍第1項所述的裝置，其特徵在於，進一步包括：耦接在所述體接觸矽化物層上的金屬電極；半導體襯底，其中，所述初始層為形成於所述半導體襯底上的外延層；以及層間介質層，與所述柵矽化物層，所述體接觸矽化物層和所述金屬電極接觸。
3. 如申請專利範圍第2項所述的裝置，其特徵在於，所述初始層是N-型外延層，所述柵區由多晶矽形成，所述體接觸區為P+型注入區，所述體區為P-型注入區，所述源區為N+型注入區。
4. 如申請專利範圍第1項所述的裝置，其中，所述的柵區和柵矽化物層均為環形區。
5. 如申請專利範圍第1項所述的裝置，其中，所述的隔離側牆來自於二氧化矽保形層或氮化矽保形層。
6. 如申請專利範圍第1項所述的裝置，其中，所述裝置至少為N溝道或P溝道裝置中的一種，並具有平面柵結構。
7. 如申請專利範圍第1項所述的裝置，其中，所述裝置至少為金屬氧化物半導體場效應電晶體、絕緣柵雙極性電晶體、超結金屬氧化物半導體場效應電晶體、垂直雙擴散金屬氧化物半導體裝置或垂直結構金屬氧化物半導體裝置中的一種。
8. 如申請專利範圍第1項所述的裝置，其中，所述柵矽化物層自對準於所述隔離側牆，且所述體接觸區由劑量範圍為1×10¹⁴cm^-2到1×10¹⁶cm^-2、能量範圍為100keV到200keV的離子注入工藝來形成。
9. 一種功率裝置，包括：半導體襯底；位於所述半導體襯底上的外延層，所述外延層具有第一表面，並且內部至少包括一個體接觸區、一個源區和一個體區，其中，所述體區包括所述體接觸區和所述源區；位於所述第一表面上的柵區，其中，所述柵區被柵介質層同所述外延層 隔開；隔離側牆，對準於所述柵區和所述體接觸區的邊緣之間，並且所述體接觸區與所述隔離側牆自對準；所述源區與所述柵區自對準；所述體區與所述柵區自對準；柵矽化物層，形成於所述柵區之上；體接觸矽化物層，形成於所述體接觸區之上；以及耦接在所述體接觸矽化物層之上的電極。
10. 如申請專利範圍第9項所述的裝置，其特徵在於，所述柵區和所述柵矽化物層在所述體接觸區周圍呈環形結構。
11. 如申請專利範圍第9項所述的裝置，其特徵在於，所述裝置為具有平面柵結構的垂直雙擴散金屬氧化物半導體裝置。
12. 如申請專利範圍第9項所述的裝置，其特徵在於，所述的隔離側牆來自於二氧化矽保形層或氮化矽保形層，並且，所述柵矽化物層和所述體接觸矽化物層自對準於所述隔離側牆。
13. 如申請專利範圍第9項所述的裝置，其特徵在於，在所述外延層內有溝道，所述溝道自所述第一表面垂直延伸進入所述外延層，所述溝道的深度大於所述源區的深度，並且，溝道的橫向部分自對準於隔離側牆。
14. 如申請專利範圍第13項所述的裝置，其特徵在於，所述體接觸矽化物層位於溝道的一端，與所述第一表面相反。
15. 如申請專利範圍第13項所述的裝置，其特徵在於，所述溝道的側牆和所述源區鄰接，並且所述體接觸矽化物同所述源區暴露出的一部分形成電接觸。
16. 如申請專利範圍第15項所述的裝置，其特徵在於，所述源區自對準於所述柵區邊緣和所述溝道的側牆邊緣之間。
17. 如申請專利範圍第13項所述的裝置，其特徵在於，所述體接觸區自對準於所述溝道區的所述側牆的邊緣。
18. 一種製造功率裝置的方法，包括：在襯底上製作外延層；在所述外延層上製作柵氧層；在所述柵氧層上製作多晶矽柵區；製作隔離側牆，所述隔離側牆自對準於所述多晶矽柵區的邊緣；以及以下步驟(a)、(b)、(c)中的一步或者多步：(a)在所述多晶矽柵區和所述外延層上製作矽化物層，所述矽化物層自對準於所述隔離側牆；(b)在所述外延層內注入形成體接觸區；(c)在所述外延層內進行刻蝕，所述刻蝕自對準於隔離側牆，其特徵 在於，所述方法至少包括注入形成所述體接觸區，並且，所述方法還進一步包括：在形成所述隔離側牆之後，注入形成所述體接觸區，以使得所述體接觸區自對準於所述隔離側牆；對所述外延層進行離子注入以形成體區，所述體區自對準於所述多晶矽柵區；以及對所述外延層進行離子注入以形成源區，所述源區自對準於所述多晶矽柵區，並且，所述體區包含所述體接觸區和所述源區。
19. 如申請專利範圍第18項所述的方法，其特徵在於，形成所述隔離側牆包括：澱積二氧化矽保形層或氮化矽保形層；以及刻蝕所述保形層形成隔離側牆，所述隔離側牆對準於多晶矽柵區的邊緣。
20. 如申請專利範圍第18項所述的方法，其特徵在於，所述方法至少包括形成所述矽化物層，並且，所述方法還進一步包括：在所述矽化物層和所述隔離側牆上澱積層間介質層；對澱積的所述層間介質層進行刻蝕，使位於所述外延層上的所述矽化物層的至少一部分暴露在外；以及形成電極，其中，所述電極與所述矽化物層的所述暴露在外的部分相接觸。
21. 如申請專利範圍第18項所述的方法，其特徵在於，所述方法包括注入形成所述體接觸區，以使得所述體接觸區位於所述源區的垂直下方。
22. 如申請專利範圍第18項所述的方法，其特徵在於，所述方法至少包括在所述外延層內進行刻蝕，並且，所述方法還進一步包括：在進行外延層內的刻蝕之後注入形成所述體接觸區。
23. 如申請專利範圍第18項所述的方法，其特徵在於，所述方法至少包括形成所述矽化物層和在所述外延層內進行刻蝕，並且，所述方法還進一步包括：在所述外延層內進行刻蝕之後，形成所述矽化物層；其中，所述外延層上的矽化物層位於刻蝕形成的溝道底部，並在溝道內與所述隔離側牆接觸。
24. 如申請專利範圍第18項所述的方法，其特徵在於，所述方法至少包括在所述外延層內進行刻蝕，其中，所述方法還進一步包括：在多晶矽柵區上形成氧化物保護層，在進行外延層刻蝕時，保護層至少能夠部分保護多晶矽柵區。
25. 如申請專利範圍第24項所述的方法，其特徵在於，所述方法進一步包括：在氧化物保護層上形成多晶矽保護層，在刻蝕形成隔離側牆時，多晶矽保護層至少能夠部分保護多晶矽柵區；以及在進行外延層刻蝕的同時，除去多晶矽保護層。