KR101084278B1 - 표시장치 및 표시장치의 제조방법 - Google Patents
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Abstract
본 발명은 표시장치 및 이의 제조방법에서 기판, 기판 상에 형성되는 반도체층 및 상기 반도체층과 동일층에 형성되는 광 차단막을 포함할 수 있다. 또한, 표시장치는 반도체층 상에 형성되는 오염 방지막을 더 포함할 수 있다. 따라서, 비정질 실리콘 막의 불완전한 결정화를 방지할 수 있다.
오염 방지막, 광 차단막, 결정화, 비정질 실리콘 막
Description
본 발명은 표시장치 및 이의 제조방법에 관한 것이다. 보다 상세하게 본 발명은 이미지를 구현할 수 있는 표시장치 및 이의 제조방법에 관한 것이다.
표시장치에서 주로 사용되는 능동 매트릭스(Active Matrix : AM) 방식의 경우, 기판에 박막 트랜지스터를 형성하여, 상기 다수의 화소(pixel)를 제어함으로써 표시하고자 하는 화상을 제공한다.
예를 들여, 능동 매트릭스 방식의 유기 전계 발광 표시장치는 배열된 신호선들에 의해 단위 화소 영역이 정의되는데, 상기 신호선들은 다수의 금속 배선, 예를 들면, 게이트 신호 배선, 데이터 신호 배선, 전원 전압 공급 배선 등을 포함하고, 이들 다수의 금속 배선으로 인해 외부광 및 인접 화소 간의 빛이 반사되거나 간섭이 발생하게 되어, 명암비(contrast ratio)의 저하 현상이 발생하게 된다.
외부광 및 인접 화소 간의 빛의 반사 또는 간섭에 의해 발생하는 명암 비(Contrast Ratio : CR)의 저하 현상을 보상하기 위하여 광차단막를 박막 트랜지스터 기판의 최하부층에 형성하며, 따라서, 기판에 광차단막, 절연막, 비정질 실리콘 막 등이 순차적으로 형성된다.
상기와 같이 광차단막이 형성되어 있는 구조에서 비정질 실리콘 막을 결정화하는 경우, 비정질 실리콘 막에 전달된 열에너지가 광차단막으로 전달됨에 따라, 불완전한 결정화를 야기하여 트랜지스터의 특성 불량을 발생시킨다.
본 발명의 실시예들은 비정질 실리콘 막의 불완전한 결정화를 방지할 수 있는 표시장치를 제공한다.
본 발명의 실시예들은 상기 표시장치의 제조 방법을 제공한다.
본 발명의 실시예들에 따르면, 표시장치가 제공된다. 표시장치는 기판, 기판 상에 형성되는 반도체층, 반도체층과 동일층에 형성되는 광 차단막, 반도체층 및 상기 광 차단막을 포함한 상기 기판 상에 형성되는 게이트 절연막 및 상기 게이트 절연막 상에 상기 반도체층의 채널 영역과 대응되도록 형성되는 게이트 전극을 포함한다.
본 발명의 실시예들에 따르면, 표시장치의 제조 방법이 제공된다. 표시장치의 제조 방법은 기판 상에 반도체층을 형성하는 단계, 상기 반도체층이 형성된 상기 기판 상에 광 차단막을 형성하기 위한 막을 도포하는 단계, 상기 막을 식각하여 상기 반도체층과 동일층에 상기 반도체층과 이격하여 위치하는 광 차단막을 형성하는 단계, 상기 반도체층과 상기 광 차단막이 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 상기 반도체층의 채널 영역과 대응되는 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 실시예들에 따르면, 비정질 실리콘 막을 결정화하는데 필요한 열에너지가 광차단막으로 전달되는 것을 방지할 수 있다.
따라서, 비정질 실리콘 막의 불완전한 결정화를 방지할 수 있어, 균질의 폴리 실리콘 막을 형성할 수 있으며, 박막 트랜지스터의 특성 불량을 방지할 수 있다.
또한, 반도체층 상에 오염 방지막을 형성하여, 광 차단막을 형성하는 과정에서 상기 반도체층이 오염되는 것을 방지할 수 있다.
이하, 본 발명의 실시예를 도시한 도면들을 참조하여, 표시장치 및 그 제조방법을 설명한다. 본 발명의 실시예들은 유기 전계 발광 표시장치에 대해서 예를 들어 설명하였으나 이에 제한되는 것은 아니고 액정표시장치 등의 평면 표시장치에 다양하게 적용가능하다.
도 1은 본 발명의 일 실시예에 따른 표시장치 및 이의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시장치(1)는 기판(10) 상에 버퍼층(20)이 형성되고, 버퍼층(20) 상에 채널 영역(31)과 소스/드레인 영역(33, 35)을 포함하는 반도체층(30)이 패터닝되어 형성된다. 여기서 “상에”의 의미는 직접 위에 위치하는 경우뿐만 아니라 두 구성요소 사이에 다른 구성요소가 개재될 수도 있다는 의미로 해석된다.
버퍼층(20)은 기판(10)으로부터 반도체층(30)이 오염되는 것을 방지하는 것으로, 작업 공정에 따라 형성되지 않을 수도 있다.
반도체층(30)은 비정질 실리콘 박막을 버퍼층(20)에 도포한 후, 상기 비정질 실리콘 박막에 열을 가하는 결정화 공정을 거쳐 폴리 실리콘 박막을 형성한 후, 상기 폴리 실리콘 박막의 일부를 식각 공정을 거쳐 제거하여 형성될 수 있다.
이와 다르게, 반도체층(30)은 비정질 실리콘 박막을 버퍼층(20)에 도포한 후, 상기 비정질 실리콘 박막의 일부를 식각 공정을 거쳐 패터닝 한 후, 열을 가하는 결정화 공정을 거쳐 형성될 수 있다.
반도체층(30)을 형성한 후, 반도체층(30)과 이격하여 광 차단막(50)이 형성되며, 광 차단막(50)은 반도체층(30)과 동일층에 형성되어, 반도체층(30)과 광 차단막(50)은 서로 가까이 위치하나 이격되며 버퍼층(20) 상에 형성된다. 이때, 광 차단막(50)은 반도체층(30)과 중첩되지 않는다. 즉, 광차단막(50)은 반도체층(30)과 이격된다. 여기서, “동일층에 형성”된다는 의미는 “동일한 막의 바로 위에 위치”한다는 의미를 포함한다.
이때, 광 차단막(50)은 반도체층(30)을 포함한 버퍼층(20) 상에 광 차단막(50)을 형성하기 위한 재질의 막을 도포한 후, 상기 막을 식각 공정을 거쳐 일부를 제거하여 형성될 수 있다.
광 차단막(50)은 금속을 이용할 수 있으며, 상기 금속으로는 알루미늄, 텅스 텐, 티타늄, 탄탈륨, 크롬, 크롬 합금, 몰리브덴, 몰리브덴 합금 등일 수 있다. 이들은 단독 또는 조합하여 사용될 수 있다. 광 차단막(50)의 재질이 이에 한정되는 것은 아니다.
따라서, 종래에는 반도체층 하부에 광 차단막이 형성되어, 상기 비정질 실리콘 박막에 가해지는 열이 상기 광 차단막에 의해 전달됨으로써, 열 에너지의 손실이 발생하였으나, 본 실시예에서와 같이, 광 차단막이 형성되지 않은 상태에서 결정화 공정이 진행되면, 광 차단막에 의한 열 에너지 손실이 발생하지 않게 된다.
반도체층(30) 및 광 차단막(50)을 포함한 버퍼층(20) 상에 게이트 절연막(60)이 형성되고, 게이트 절연막(60) 상에는 채널 영역(31)과 대응되도록 게이트 전극(70)이 패터닝 되어 형성된다.
이때, 버퍼층(20)이 형성되지 않은 경우에는, 반도체층(30) 및 광 차단막(50)이 기판(10) 상에 형성되고, 게이트 절연막(60)이 반도체층(30) 및 광 차단막(50)을 포함한 기판(10) 상에 형성된다.
게이트 전극(70)을 포함한 게이트 절연막(60) 상에 층간 절연막(80)이 형성된다.
이때, 게이트 절연막(60) 및 층간 절연막(80)의 일부가 제거되어, 소스/드레인 영역(33, 25)의 일부가 노출된다.
층간 절연막(80) 상에는 소스/드레인 전극(91, 93)이 패터닝 되어 형성되며, 소스/드레인(91, 93)은 소스/드레인 영역(33, 35)의 노출된 부위와 각각 전기적으로 접속된다.
소스/드레인 전극(91, 93)을 포함한 층간 절연막(80) 상에는 평탄화막(100)이 형성되며, 평탄화막(100)의 일부가 제거되어, 소스/드레인 전극(91, 93) 중 하나의 일부가 노출된다.
평탄화막(100)을 형성하기 전, 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx)과 이들의 복수 층으로 형성되는 보호막(미도시)이 더 형성될 수 있다.
평탄화막(100) 상에는 화소 전극(110)이 패터닝되어 형성되며, 화소 전극(110)은 소스/드레인 전극(91, 93) 중 하나의 노출되는 부위와 전기적으로 접속된다.
화소 전극(110)은 반사 전극 상에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zine Oxide)의 투명 전극이 적층된 구조일 수 있다. 여기서, 반사 전극은 Pt, Au, Ir, Cr, Mg, Ag, Al, 이들의 합금 등을 포함할 수 있다. 이들은 단독 또는 혼합으로 사용될 수 있다.
화소 전극(110)을 포함한 평탄화막(100) 상에는 화소 전극(110)의 일부를 노출시키는 개구부를 포함하는 화소 정의막(120)이 형성된다.
화소 정의막(120)은 BCB(benzocyclobutene), 아크릴계 고분자, 폴리이미드 등을 포함할 수 있다. 이들은 단독 또는 혼합으로 사용될 수 있다.
화소 정의막(120)의 개구부를 통해 노출되는 화소 전극(110) 상에는 유기 발광층을 포함하는 유기층(130)이 형성되며, 유기층(130)을 포함하는 화소 정의막(120) 상에는 대향 전극(140)이 형성된다.
이때, 광 차단막(50)은 외부의 광의 유입이나 인접하는 다른 화소 영역의 발광 시 반사, 회절 및 산란으로 인해 빛이 반도체층(30)에 유입되는 현상을 방지할 수 있다.
또한, 본 발명의 실시예에 따른 표시장치는 전면 발광 표시장치일 수 있으며, 후면 발광 표시장치일 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시장치 및 이의 제조 방법을 설명하기 위한 단면도이다. 도 2의 표시장치의 구성 중 도 1의 표시장치와 동일한 구성에 대해서는 동일한 도면부호를 사용한다.
도 2를 참조하면, 본 실시예에 따른 표시장치(1)는 기판(10) 상에 버퍼층(20)이 형성되고, 버퍼층(20) 상에 채널 영역(31)과 소스/드레인 영역(33, 35)을 포함하는 반도체층(30)이 패터닝 되어 형성된다.
반도체층(30)은 비정질 실리콘 박막을 버퍼층(20)에 도포한 후, 상기 비정질 실리콘 박막에 열을 가하는 결정화 공정을 거쳐 폴리 실리콘 박막을 형성한 후, 상기 폴리 실리콘 박막의 일부를 식각 공정을 거쳐 제거하여 형성될 수 있다.
반도체층(30) 상에는 오염 방지막(40)가 형성되며, 오염 방지막(40)은 이후에 진행되는 광 차단막(50)을 형성하는 과정에서 반도체층(30)이 오염되는 것을 방지하며, 실리콘 산화물(SiO2) 단일막 또는 실리콘 산화물(SiO2)과 실리콘 질화물(SiNx)의 이중막으로 형성될 수 있다.
오염 방지막(40)이 형성된 후, 반도체층(30)과 가까이 반도체층(30)과 이격되도록 광 차단막(50)이 형성되며, 광 차단막(50)은 반도체층(30)과 동일층에 형성되어, 반도체층(30)과 광 차단막(50)은 서로 가까이 위치하며 서로 이격되어 버퍼층(20) 상에 형성된다. 이때, 광 차단막(50)은 반도체층(30)과 중첩되지 않는다.
이때, 광 차단막(50)은 오염 방지막(40)을 포함한 버퍼층(20) 상에 광 차단막(50)을 형성하기 위한 재질의 막을 도포한 후, 상기 막을 식각 공정을 거쳐 일부를 제거하여 형성될 수 있다.
따라서, 반도체층(30) 상에 오염 방지막(40)이 형성되지 않은 채, 광 차단막(50)을 형성하면, 반도체층(30)이 광 차단막(50)을 형성하는 과정에서 오염될 수 있으나, 본 실시예에서와 같이, 광 차단막(50)을 형성하기 전에, 오염 방지막(40)을 반도체층(30) 상에 형성하면, 광 차단막(50)을 형성하는 과정에서 발생하는 반도체층(30)의 오염을 방지할 수 있다.
오염 방지막(40) 및 광 차단막(50)을 포함한 버퍼층(20) 상에 게이트 절연막(60)이 형성되고, 게이트 절연막(60) 상에는 채널 영역(31)과 대응되도록 게이트 전극(70)이 패터닝 되어 형성된다.
여기서, 오염 방지막(40)의 두께는 약 260Å 내지 약 400 Å일 수 있다. 그리고 게이트 절연막(60)의 두께는 약 620 Å 내지 약 780 Å일 수 있다. 즉, 게이트 절연막(60)의 두께에 대한 오염 방지막(40)의 두께의 비가 약 1:3 내지 약 1:1.5로 조절될 수 있다.
이는 게이트 절연막(60)의 두께에 대한 오염 방지막(40)의 두께의 비가 약 1:3 보다 작은 경우 오염 방지막(40)의 두께가 상대적으로 얇아 반도체층(30)의 오염을 효과적으로 방지할 수 없고, 약 1:1.5 보다 큰 경우는 오염 방지막(40)의 두께가 상대적으로 두꺼워 게이트 전극(70)과 채널 영역(31)간의 전기적 반응의 민감도를 감소시킬 수 있기 때문이다.
게이트 전극(70)을 포함한 게이트 절연막(60) 상에 층간 절연막(80)이 형성된다. 이때, 오염 방지막(40), 게이트 절연막(60) 및 층간 절연막(80)의 일부가 제거되어, 소스/드레인 영역(33, 25)의 일부가 노출된다.
층간 절연막(80) 상에는 소스/드레인 전극(91, 93)이 패터닝 되어 형성되고, 소스/드레인 전극(91, 93)을 포함한 층간 절연막(80) 상에는 평탄화막(100)이 형성되며, 평탄화막(100)의 일부가 제거되어, 소스/드레인 전극(91, 93) 중 하나의 일부가 노출된다.
평탄화막(100) 상에는 화소 전극(110)이 패터닝 되어 형성되며, 화소 전극(110)은 소스/드레인 전극(91, 93) 중 하나의 노출되는 부위와 전기적으로 접속되며, 화소 전극(110)을 포함한 평탄화막(100) 상에는 화소 전극(110)의 일부를 노출시키는 개구부를 포함하는 화소 정의막(120)이 형성된다.
화소 정의막(120)의 개구부를 통해 노출되는 화소 전극(110) 상에는 유기 발광층을 포함하는 유기층(130)이 형성되며, 유기층(130)을 포함하는 화소 정의막(120) 상에는 대향 전극(140)이 형성된다.
이상에서 살펴본 바와 같이, 본 발명의 상세한 설명에서는 본 발명이 바람직 한 실시예에 관하여 설명하였으나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 범주를 벗어나지 않는 범위 내에서 변경할 수 있을 것이다. 따라서, 본 발명의 권리범위는 설명된 실시예에 한정되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라, 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시예들에 따른 표시장치 및 이의 제조 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예들에 따른 표시장치 및 이의 제조 방법을 설명하기 위한 단면도이다.
[도면의 주요부호에 대한 설명]
1 : 표시장치 10 : 기판
20 : 버퍼층 30 : 반도체층
31 : 채널 영역 33, 35 : 소스/드레인 영역
40 : 오염 방지막 50 : 광 차단막
60 : 게이트 절연막 70 : 게이트 전극
80 : 층간 절연막 91, 93 : 소스/드레인 전극
100 : 평탄화막 110 : 화소 전극
120 : 화소 정의막 130 : 유기층
140 : 대향 전극
Claims (17)
- 기판;상기 기판 상에 형성되는 반도체층;상기 기판 상에서 상기 반도체층과 거리를 두고 상기 반도체층과 동일층에 형성되는 광 차단막;상기 반도체층 및 상기 광 차단막을 포함한 상기 기판 상에 형성되는 게이트 절연막; 및상기 게이트 절연막 상에 상기 반도체층의 채널 영역과 대응되도록 형성되는 게이트 전극을 포함하는 표시장치.
- 제 1 항에 있어서,상기 게이트 전극 및 상기 게이트 절연막 상에 형성되는 층간 절연막; 및상기 층간 절연막 상에 형성되는 소스/드레인 전극을 더 포함하는 표시장치.
- 제 1 항에 있어서,상기 반도체층 상에 형성되는 오염 방지막을 더 포함하는 표시장치.
- 제 3 항에 있어서,상기 오염 방지막은 실리콘 산화물 단일막 또는 실리콘 산화물과 실리콘 질화물의 이중막으로 형성되는 표시장치.
- 제 3 항에 있어서,상기 게이트 절연막의 두께에 대한 상기 오염 방지막의 두께의 비는 1:3 내지 1:1.5인 표시장치.
- 제 3 항에 있어서,상기 게이트 절연막은 상기 오염 방지막 상에 위치하고,상기 게이트 전극을 포함한 상기 게이트 절연막 상에 형성되는 층간 절연막; 및상기 층간 절연막 상에 형성되는 소스/드레인 전극을 더 포함하는 표시장치.
- 제 1 항에 있어서,상기 표시장치는 전면 발광하거나 후면 발광하는 표시장치.
- 제 1 항에 있어서,상기 광 차단막은 금속을 포함하는 표시장치.
- 제 8 항에 있어서,상기 금속은 알루미늄, 텅스텐, 티타늄, 탄탈륨, 크롬, 크롬 합금, 몰리브덴 및 몰리브덴 합금으로 이루어진 군에서 선택되는 하나를 포함하는 표시장치.
- 기판 상에 반도체층을 형성하는 단계;상기 반도체층이 형성된 상기 기판 상에 막을 도포하는 단계;상기 막을 식각하여 상기 반도체층과 거리를 두고 상기 반도체층과 동일층에 광 차단막을 형성하는 단계;상기 반도체층과 상기 광 차단막이 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 상기 반도체층의 채널 영역과 대응되는 게이트 전극을 형성하는 단계를 포함하는 표시장치의 제조방법.
- 제 10 항에 있어서,상기 반도체층 상에 오염 방지막을 형성하는 단계를 더 포함하는 표시장치의 제조방법.
- 제 11 항에 있어서,상기 오염 방지막은 실리콘 산화물 단일막 또는 실리콘 산화물과 실리콘 질화물의 이중막으로 형성되는 표시장치의 제조방법.
- 제 12 항에 있어서,상기 게이트 절연막의 두께에 대한 상기 오염 방지막의 두께의 비는 1:3 내지 1:1.5인 표시장치의 제조방법.
- 제 11 항에 있어서,상기 게이트 절연막은 상기 오염 방지막 상에 위치하고,상기 게이트 전극 및 상기 게이트 절연막 상에 층간 절연막을 형성하는 단계;상기 오염 방지막, 상기 게이트 절연막, 및 상기 층간 절연막에 홀을 형성하는 단계;상기 층간 절연막 상에 소스/드레인 전극을 패터닝하여 형성하는 단계;상기 소스/드레인 전극을 포함한 상기 층간 절연막 상에 상기 소스/드레인 전극 중 적어도 하나가 노출되도록 평탄화막을 형성하는 단계;상기 평탄화막 상에 화소 전극을 형성하는 단계;상기 화소 전극을 포함한 상기 평탄화막 상에 상기 화소 전극을 노출시키는 화소 정의막을 형성하는 단계;상기 화소 전극 상에 유기 발광층을 포함하는 유기층을 형성하는 단계; 및상기 유기층을 포함하는 상기 화소 정의막 상에 대향 전극을 형성하는 단계를 더 포함하는 표시장치의 제조방법.
- 제 10 항에 있어서,상기 광 차단막은 금속을 포함하는 표시장치의 제조방법.
- 제 15 항에 있어서,상기 금속은 알루미늄, 텅스텐, 티타늄, 탄탈륨, 크롬, 크롬 합금, 몰리브덴 및 몰리브덴 합금으로 이루어진 군에서 선택되는 하나인 표시장치의 제조방법.
- 제 10 항에 있어서,상기 게이트 전극 및 상기 게이트 절연막 상에 층간 절연막을 형성하는 단계;상기 게이트 절연막 및 상기 층간 절연막에 홀을 형성하고, 상기 층간 절연막 상에 소스/드레인 전극을 패터닝하여 형성하는 단계;상기 소스/드레인 전극을 포함한 상기 층간 절연막 상에 상기 소스/드레인 전극 중 적어도 하나가 노출되도록 평탄화막을 형성하는 단계;상기 평탄화막 상에 화소 전극을 형성하는 단계;상기 화소 전극을 포함한 상기 평탄화막 상에 상기 화소 전극을 노출시키는 화소 정의막을 형성하는 단계;상기 화소 전극 상에 유기 발광층을 포함하는 유기층을 형성하는 단계; 및상기 유기층을 포함하는 상기 화소 정의막 상에 대향 전극을 형성하는 단계를 더 포함하는 표시장치의 제조방법.
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