KR100769775B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

높은 gm(높은 온 전류)을 발휘하고, 비교적 간소한 구성으로 Si-MOSFET에 필적하는 특성을 갖는 TFT를 실현한다. 이를 위해, Mo막(12) 위에 예를 들면 포지티브형의 포토레지스트를 도포하고, 유리 기판(1)측으로부터, 보텀 게이트 전극(6)을 마스크로 하여 배면 노광한다. 노광광은 보텀 게이트 전극(6)에서는 차단되지만 Mo막(12)은 통과하기 때문에, 보텀 게이트 전극(6)에 위치 정합하여 이것과 동일 형상의 레지스트 패턴(13)이 형성된다. 이 레지스트 패턴(13)을 마스크로 하여 Mo막(12)을 에칭하여, 레지스트 패턴(13)의 형상을 본뜬 톱 게이트 전극(14)을 자기 정합적으로 형성한다.
노광광, 레지스트 패턴, 톱 게이트 전극, 보텀 게이트 전극, 마스크

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 2는 도 1에 이어서, 본 발명의 제1 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 3은 도 2에 이어서, 본 발명의 제1 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 4는 CW 레이저의 조사 스캔에 의해 결정화되어 이루어지는 흐름 패턴의 모습을 도시하는 현미경 사진.
도 5는 섬 형상으로 패터닝된 동작 반도체 박막을 도시하는 개략 평면도.
도 6은 본 발명의 제2 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 7은 도 6에 이어서, 본 발명의 제2 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 8은 도 7에 이어서, 본 발명의 제2 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 9는 본 발명의 제3 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 10은 도 9에 이어서, 본 발명의 제3 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 11은 도 10에 이어서, 본 발명의 제3 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 12는 본 발명의 제4 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 13은 도 11에 이어서, 본 발명의 제4 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 14는 도 13에 이어서, 본 발명의 제4 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 15는 본 발명의 방법에 의해 실제로 제작된 TFT의 모습을 도시하는 현미경 사진.
도 16은 본 발명의 방법에 의해 실제로 제작된 TFT의 특성을 도시하는 특성도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21 : 유리 기판
2, 22, 24 : 실리콘 산화막
3, 13, 30 : 레지스트 패턴
3a : 홈 패턴
4 : 홈
5, 12, 29, 41, 44 : Mo막
6, 23 : 보텀 게이트 전극
7 : 보텀 게이트 절연막
8, 25 : 비정질 실리콘(a-Si)막
25a : 볼록부
9, 26 : 다결정 실리콘(p-Si)막
10, 27 : 동작 반도체 박막
11 : 톱 게이트 절연막
14, 31, 44, 46 ： 톱 게이트 전극
15, 32 ： 소스/드레인
28 ： 게이트 절연막
42, 45 ： ITO 막
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 비정질 투명 기판에 형성되는 박막 트랜지스터(TFT)에 관한 것이다.
최근에는, 무알카리 유리 기판 위에 다결정 반도체 TFT(특히 다결정 실리콘 TFT(p-SiTFT))가 형성되어 이루어지는 고정밀 디스플레이가 실현되고 있다. p-SiTFT의 동작 반도체 박막이 되는 p-Si막을 형성하는 방법으로는, 우선 비정질 실리콘(a-Si)막을 성막한 후, 자외 파장으로 단펄스의 엑시머 레이저광을 조사한다. 이에 의해, 유리 기판에 영향을 주지 않고 a-Si막만을 용융 결정화시켜 p-Si막을 얻는 방법이 주류가 되고 있다.
<특허 문헌1>
미국 특허 출원 공개 제2002/0031876A1호
<특허 문헌2>
일본 특개평10-173192호 공보
<특허 문헌3>
일본 특개2002-33481호 공보
<비특허 문헌1>
일본 2001 AM-LCD p.243
상기의 방법으로 p-Si막을 형성하는 것에 있어서, 대면적화에 대응한 고출력, 선형 빔의 엑시머 레이저가 이용되고 있으며, 이에 의해 결정화한 p-Si막을 이용한 톱 게이트형의 박막 트랜지스터가 개발되고 있다. 엑시머 레이저 결정화에서는, 랜덤하게 발생한 핵으로부터 등방적으로 성장하여, 결정 입경은 1㎛가 되지 않아, 채널 영역에는 결정 입경이 작기 때문에 다수의 결정립이 포함되며, 이 TFT의 이동도는 150㎠/Vs 정도가 전형적이다. 이 값은, a-Si와 비교하면 이동도는 100배 정도 높지만, 단결정 실리콘(Si-MOSFET)의 이동도와 비교하면 약 1/4이다. 결정 입경이 크고, 채널의 길이 방향으로 존재하는 입계가 적은 경우에는 이동도가 크고, 채널로 된 부분의 결정 입경이 작고, 채널의 길이 방향으로 입계가 다수개 존재하는 경우에는 이동도가 작아진다. 또한, 결정 입계에는 결함이 많고, 채널 내부에 입계가 존재하는 것에 의해 특성이 억제되고 있다. 따라서, 다결정 반도체 박막에서 높은 gm을 실현하기 위해서는, 결정 입경을 크게 하거나, 또는 높은 gm(높은 온 전류)을 실현할 수 있는 어떠한 TFT 구조를 채용할 것이 요구된다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 높은 gm(높은 온 전류)을 발휘하여, 비교적 간소한 구성으로 Si-MOSFET에 필적하는 특성을 갖는 TFT 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자는, 예의 검토한 결과, 이하에 기술하는 발명의 다양한 형태에 상도하였다.
본 발명의 반도체 장치는, 비정질 투명 기판과, 상기 비정질 투명 기판 위에 형성된 동작 반도체 박막과, 상기 비정질 투명 기판 위에서, 상기 동작 반도체 박막의 상하에 각각 절연막을 개재하여 동일한 금속 재료로 형성되어 이루어지는 상부 게이트 전극 및 하부 게이트 전극을 포함하고, 상기 상부 게이트 전극과 상기 하부 게이트 전극과는 상이한 막 두께로 형성되어 있다.
본 발명의 반도체 장치는, 비정질 투명 기판과, 상기 비정질 투명 기판 위에 형성된 동작 반도체 박막과, 상기 비정질 투명 기판 위에서, 상기 동작 반도체 박 막의 상하에 각각 절연막을 개재하여 형성된 상부 게이트 전극 및 하부 게이트 전극을 포함하고, 상기 상부 게이트 전극은, 금속층과 해당 금속층보다도 광 투과율이 높은 고투과율 재료층이 적층되어 이루어지며, 상기 상부 게이트 전극의 상기 금속층과 상기 하부 게이트 전극과는 동일한 금속 재료로 이루어짐과 함께, 상이한 막 두께로 형성되어 이루어진다.
본 발명의 반도체 장치의 제조 방법은, 비정질 투명 기판 위에 금속 재료를 퇴적하고, 상기 금속 재료를 가공하여 하부 게이트 전극을 형성하는 공정과, 상기 하부 게이트 전극 위에 절연막을 개재하여 반도체막을 퇴적하고, 상기 반도체막을 가공하여 동작 반도체막을 형성하는 공정과, 상기 동작 반도체막 위에 절연막을 개재하여 상기 하부 게이트 전극보다도 얇게, 동일한 상기 금속 재료를 퇴적하고, 상기 하부 게이트 전극을 마스크로 하여 상기 비정질 투명 기판의 배면으로부터 노광하는 것에 의해 상기 금속 재료를 가공하여, 상기 하부 게이트 전극에 정합한 상부 게이트 전극을 형성하는 공정을 포함한다.
본 발명의 반도체 장치의 제조 방법은, 비정질 투명 기판 위에 금속 재료를 퇴적하고, 상기 금속 재료를 가공하여 하부 게이트 전극을 형성하는 공정과, 상기 하부 게이트 전극 위에 절연막을 개재하여 반도체막을 퇴적하고, 상기 반도체막을 가공하여 동작 반도체막을 형성하는 공정과, 상기 동작 반도체막 위에 절연막을 개재하여, 상기 하부 게이트 전극보다도 얇은 동일한 상기 금속 재료와, 해당 금속 재료보다도 광 투과율이 높은 고투과율 재료를 순차적으로 퇴적하고, 상기 하부 게이트 전극을 마스크로 하여 상기 비정질 투명 기판의 배면으로부터 노광하는 것에 의해 상기 금속 재료 및 상기 고투과율 재료를 가공하여, 상기 하부 게이트 전극에 정합한 상부 게이트 전극을 형성하는 공정을 포함한다.
-본 발명의 기본 골자-
본 발명자는, Si-MOSFET에 필적하는 높은 이동도의 TFT를 실현하기 위해, 동작 반도체 박막에 다결정 반도체 박막을 이용함과 함께, 동작 반도체 박막의 상하에 각각 게이트 절연막을 개재하여 각 게이트 전극을 배치하여 이루어지는 더블 게이트 구조를 채용하는 것에 상도하였다.
이 더블 게이트 구조는, 상하의 게이트 전극의 위치 정합 등이 매우 곤란하게 되어 있기 때문에, Si 기판을 이용하는 Si-MOSFET에서 이것을 실현할 수는 없다. 이러한 구조의 TFT를 실현하기 위해서는, TFT가 유리 등의 투명한 비정질 기판을 이용하는 것을 이용한다. 즉, 하부 게이트 전극(보텀 게이트 전극)을 마스크로 하여 기판측으로부터 배면 노광하여, 자기 정합적으로 상부 게이트 전극(톱 게이트 전극)을 형성하면 된다.
이러한 기술을 이용하여, 淺野 등에 의해 실제로 TFT가 제작되고 있다(비특허 문헌1 참조). 그들의 실험에서는, 저저항의 다결정 실리콘의 게이트를 이용하고 있다. 저저항의 다결정 실리콘막을 형성하기 위해서는, 높은 온도로 열 처리할 필요가 있기 때문에, 유리에 적용할 수는 없다. 그들은, 석영 유리를 이용하고 있다.
또한, 보텀 게이트 전극과 톱 게이트 전극의 재료를 바꾸는 것에 의해, 보텀 게이트 전극을 마스크로 하여 톱 게이트 전극을 자기 정합적으로 형성하는 기술이 개시되어 있다(특허 문헌2 참조).
그러나 이 경우, 노광광이 기판을 통과하여 보텀 게이트 전극의 부위에서는 차단됨과 함께, 보텀 게이트 전극이 존재하지 않는 부위에서는 노광광이 톱 게이트 전극으로 되는 도전막을 통과하는 것을 필요로 한다. 이러한 조건을 충족시키기 위해서는, 각 게이트 전극을 모두 금속 재료로 형성하고, 톱 게이트 전극으로 되는 금속막을 노광광이 통과할 수 있을 정도의 얇은 막 두께로, 보텀 게이트 전극을 노광광이 차단될 정도의 두꺼운 막 두께로 형성하면 된다. 여기서, 보텀 게이트 전극과 톱 게이트 전극을 동일한 금속 재료로 형성하는 것에 의해, 양자의 접속을 용이하고 확실하게 확보하여, 임계값 전압의 제어가 용이해지므로, 특성 향상을 도모할 수 있다. 이에 의해, 통상의 단일 게이트의 TFT에 비하여 약 2배의 gm(이동도)을 얻는 것이 가능하게 된다. 또, 각 게이트 전극을 모두 금속 재료로 형성하는 것에 의해, 소정 부위에서 양자를 접속하는 것이 용이해진다.
이 경우, 상술한 배면 노광을 효율적으로 정확하게 실행하기 위해서는, 톱 게이트 전극이 되는 도전막을 가급적 얇게 형성하는 것이 바람직하다. 그 반면, 이것을 얇게 형성할수록, 톱 게이트 전극의 저항값이 높아지는 문제점이 발생한다. 본 발명자는, 배면 노광의 요청과 저항값 저감의 요청에 대하여, 한쪽을 희생하지 않고 쌍방의 요청을 충분히 만족하도록, 톱 게이트 전극을 보텀 게이트 전극과 동일한 금속 재료로 이루어지는 금속층과, 해당 금속층보다도 광 투과율이 높은 고투과율 재료층과의 적층 구조로 형성하는 것에 상도하였다. 즉, 보텀 게이트 전극보다도 (가급적) 얇은 금속층에 의해 배면 노광의 요청이 만족됨과 함께, 투명 도전 재료로 대표되는 고투과율 재료층에 의해 저항값 저감의 요청이 충족된다.
또한, 동작 반도체 박막이 되는 다결정 반도체 박막을 결정화 형성하는 것에 있어서, 시간에 대하여 연속한 에너지 빔을 스캔 주사하는 것에 의해 대입경 폴리실리콘을 형성할 수 있다. 이 때의 결정 입경은 수미크론 정도로서 매우 크다. 이 결정 입경은 현재 사용되고 있는 엑시머 레이저의 10배∼100배의 크기가 되며, 이동도도 엑시머 레이저와 비교하여 약 2∼3배의 300㎠/Vs∼400㎠/Vs의 이동도가 얻어진다.
따라서, 높은 이동도를 실현할 수 있는 동작 반도체 박막과 더블 게이트 구조를 조합하는 것에 의해, Si-MOSFET에 필적하는 특성을 갖는 TFT를 형성할 수 있다. 본 발명은, 비정질 투명 기판 위에 형성되는 고속 동작이 필요로 되는 회로에 최적이다.
-본 발명을 적용한 구체적인 다양한 실시예-
이하, 본 발명의 구체적인 다양한 실시예에 대하여 상술한다.
여기서는, CW(Continual Wave) 레이저로서 반도체 여기(LD 여기)의 고체 레이저(DPSS 레이저)를 이용한 결정화를 예시한다. 레이저 파장은 532㎚이고, 출력은 10W이다. 에너지 빔 출력 불안정성은 0.1rms% 이하의 노이즈, 출력의 시간 불안정성은 ±1%/시간 이하이다. 또, 레이저 파장은 이 값에 한정한 것은 아니고, 비정질 반도체막을 결정화할 수 있는 파장을 이용하면 된다.
비정질 투명 기판에는, NA35 유리를 이용하지만, 기판 재료는 이것에 한정한 것은 아니며, 다른 무알카리 유리, 석영 유리나 플라스틱 등이어도 된다.
(제1 실시예)
도 1∼도 3은, 제1 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 개략 단면도이다.
우선, 도 1의 (a)에 도시한 바와 같이, 유리 기판(1) 위에 버퍼층이 되는 실리콘 산화막(2)을 막 두께 400㎚ 정도로 형성한 후, 예를 들면 네가티브형의 포토레지스트를 도포하고, 포토리소그래피에 의해 보텀 게이트 전극 형상의 홈 패턴(3a)을 갖는 레지스트 패턴(3)을 형성한다.
이어서, 도 1의 (b)에 도시한 바와 같이, 레지스트 패턴(3)을 마스크로 하여 실리콘 산화막(2)의 표층을 RIE에 의해 에칭하여, 실리콘 산화막(2)에 홈 패턴(3a)을 본뜬 홈(4)을 깊이 100㎚ 정도로 형성한다.
이어서, 도 1의 (c)에 도시한 바와 같이, 예를 들면 스퍼터법에 의해, 홈(4)을 매립하도록 실리콘 산화막(2) 위에 금속 재료, 여기서는 Mo막(5)을, 노광광(여기서는 g선)이 차단될 정도의 두꺼운 막 두께, 예를 들면 300㎚ 정도로 퇴적 형성한다.
이어서, 도 1의 (d)에 도시한 바와 같이, 예를 들면 화학 기계 연마법(Chemical Mechanical Polishing : CMP)에 의해 실리콘 산화막(2)을 스토퍼로 하여 Mo막(5)을 연마하고 홈(4) 내에만 Mo막(5)을 남겨, 보텀 게이트 전극(6)을 형성한다.
이어서, 도 2의 (a)에 도시한 바와 같이, 보텀 게이트 전극(6) 위에 예를 들면 PECVD법에 의해 실리콘 산화막을 막 두께 60㎚ 정도로 형성하여, 보텀 게이트 절연막(7)을 형성한 후, 보텀 게이트 절연막(7) 위에 비정질 실리콘(a-Si)막(8)을 막 두께 60㎚ 정도로 형성한다.
이어서, 도 2의 (b)에 도시한 바와 같이, a-Si막(8)을 열 처리하여 수소 방출을 행한 후, CW 레이저를 이용하여, 시간에 대하여 연속한 에너지 빔을 a-Si막(8)에 대하여 조사 스캔하는 것에 의해, 대입경의 폴리실리콘 결정을 갖는 다결정 실리콘(p-Si)막(9)을 형성한다. 구체적으로 설명하면, 도 4에 도시한 바와 같이, 결정립이 큰 유선 형상인 흐름 패턴의 결정 상태로 형성되고, 이 결정립은 그 결정 입계가 주위에 존재하는 다른 상기 결정립으로부터 발생함과 함께 후방에서 다른 결정 입계와 합체하고 있으며, 또한 결정 입계가 레이저 스캔 방향 M으로 대략 평행하게 뻗는 형상으로 되어, 후술하는 소스·드레인 사이를 연결하는 방향이 결정립의 길이축과 대략 평행하게 된다. 이 때의 결정 입경은 수 ㎛ 정도로서, 매우 큰 결정을 형성할 수 있다. 이 결정 입경은 현재 사용되고 있는 엑시머 레이저의 10배∼100배의 크기가 된다.
이어서, 도 2의 (c) 및 도 5에 도시한 바와 같이, p-Si막(9)을 패터닝하여, 섬 형상의 동작 반도체 박막(10)을 형성한다. 이어서, 보텀 게이트 전극(6)과 후술하는 톱 게이트 전극을 결선하기 위해, 보텀 게이트 전극(6) 위에 형성된 보텀 게이트 절연막(7)의 일부분(도시 생략)을 에칭 제거한다.
이어서, 도 2의 (d)에 도시한 바와 같이, 동작 반도체 박막(10)을 피복하도록, PECVD법에 의해 실리콘 산화막을 막 두께 60㎚ 정도로 형성하여, 톱 게이트 절연막(11)을 형성한다. 이와 같이, 보텀 게이트 절연막과 톱 게이트 절연막을 동일 한 절연 재료로 형성하는 것이 바람직하다.
이어서, 보텀 게이트 전극(6)과 후술하는 톱 게이트 전극을 결선하기 위해, 톱 게이트 절연막(11)의 일부분(도시 생략)에서 상술한 보텀 게이트 절연막(7)의 일부분과 동일 부위를 에칭 제거한 후, 도 3의 (a)에 도시한 바와 같이, 톱 게이트 절연막(11) 위에 보텀 게이트 전극(6)과 동일한 금속 재료, 즉 여기서는 Mo막(12)을, 노광광(여기서는 g선)이 통과할 정도의 얇은 막 두께, 예를 들면 50㎚ 정도로 퇴적 형성한다. 이 때, 상술한 보텀 게이트 절연막(7) 및 톱 게이트 절연막(11)의 일부를 제거한 상기 일부분을 개재하여 보텀 게이트 전극(6)과 Mo막(12)이 접속된다.
이어서, 도 3의 (b)에 도시한 바와 같이, Mo막(12) 위에 예를 들면 포지티브형의 포토레지스트를 도포하고, 유리 기판(1)측으로부터, 보텀 게이트 전극(6)을 마스크로 하여 배면 노광한다. 노광광은 보텀 게이트 전극(6)에서는 차단되지만 Mo막(12)은 통과하기 때문에, 보텀 게이트 전극(6)에 위치 정합하여 이것과 동일 형상의 레지스트 패턴(13)이 형성된다.
그리고, 도 3의 (c)에 도시한 바와 같이, 이 레지스트 패턴(13)을 마스크로 하여 Mo막(12)을 에칭하여, 레지스트 패턴(13)의 형상을 본뜬 톱 게이트 전극(14)을 자기 정합적으로 형성한다.
이어서, 레지스트 패턴(13)을 애싱 처리 등에 의해 제거한 후, 도 3의 (d)에 도시한 바와 같이, 톱 게이트 전극(14)을 마스크로 하여 톱 게이트 절연막(11)을 에칭한다. 이어서, 톱 게이트 전극(14)을 마스크로 하여 동작 반도체 박막(10)에 불순물로서 예를 들면 인을 이온 도핑한다. 이어서, 이것에 엑시머 레이저 조사하는 것에 의해 인을 활성화하여, 소스/드레인(15)을 형성한다. 또, 불순물의 활성화로서는 엑시머 레이저 활성화에 한정한 것은 아니며, 열 활성화, 램프 가열 활성화를 이용해도 된다.
그러한 후, 전면을 피복하도록 막 두께 300㎚ 정도로 SiN을 퇴적하여 층간 절연막(도시 생략)을 형성한 후, 컨택트 홀을 형성하고, 컨택트 홀을 개재하여 소스/드레인 등과 접속하는 금속 전극(도시 생략)의 형성 등을 거쳐, TFT를 완성시킨다.
또한, TFT를 제작하는 모든 공정을 통하여, 열 처리 온도를 600℃ 이하로 하는 것이 바람직하다. 이것은, 600℃보다 고온에서는 유리 기판(1)이 변형되기 때문이다.
이상 설명한 바와 같이, 본 실시예에 따르면, 높은 gm(높은 온 전류)을 발휘하고, 비교적 간소한 구성으로 Si-MOSFET에 필적하는 특성을 갖는 TFT를 실현할 수 있다.
(제2 실시예)
도 6∼도 8은, 제2 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 모식도로서, 도 6의 (a)∼(d), 도 7의 (c), 도 8의 (a)∼(d)는 개략 단면도이고, 도 7의 (a), (b), (d)는 개략 평면도이다.
우선, 도 6의 (a)에 도시한 바와 같이, 유리 기판(21) 위에 버퍼층이 되는 실리콘 산화막(22)을 막 두께 400㎚ 정도로 형성한 후, 실리콘 산화막(22) 위에 금 속 재료, 여기서는 Mo막을 노광광(여기서는 g 선)이 차단될 정도의 두꺼운 막 두께, 예를 들면 200㎚ 정도로 퇴적 형성하고, 이것을 전극 형상으로 패터닝하는 것에 의해, 보텀 게이트 전극(23)을 형성한다.
이어서, 도 6의 (b)에 도시한 바와 같이, PECVD법에 의해 보텀 게이트 전극(23)을 피복하도록 실리콘 산화막(24)을 막 두께 60㎚ 정도로 형성한다.
이어서, 도 6의 (c)에 도시한 바와 같이, 실리콘 산화막(24) 위에 비정질 실리콘(a-Si)막(25)을 막 두께 60㎚ 정도로 형성한다.
이어서, 도 6의 (d), 도 7의 (a)에 도시한 바와 같이, a-Si막(25)을 열 처리하여 수소 방출을 행한 후, CW 레이저를 이용하여, 시간에 대하여 연속한 에너지 빔을 a-Si막(25)에 대하여 조사 스캔한다.
구체적으로 설명하면, 도 7의 (b), 도 7의 (c)에 도시한 바와 같이, a-Si막(25)은 보텀 게이트 전극(23) 위의 부위가 보텀 게이트 전극(23)의 형상을 반영하여 볼록부(25a)를 형성하고 있으며, 도 4와 마찬가지로, 이 볼록부(25a) 위에서 흐름 패턴 결정이 형성된다. 볼록부(25a)의 테라스의 엣지 부분에서도 멜트가 박리되지 않고, 보텀 게이트 전극(23) 위에 흐름 패턴 형상의 결정립을 형성할 수 있다. 이에 의해, 대입경의 폴리실리콘 결정을 갖는 다결정 실리콘(p-Si)막(26)이 형성된다.
이어서, 도 7의 (d)에 도시한 바와 같이, p-Si막(26)을 패터닝하여, 섬 형상의 동작 반도체 박막(27)을 형성한다. 이어서, 보텀 게이트 전극(23)과 후술하는 톱 게이트 전극을 결선하기 위해, 보텀 게이트 전극(23) 위에 형성된 실리콘 산화 막(24)의 일부분(도시 생략)을 에칭 제거한다.
이어서, 도 8의 (a)에 도시한 바와 같이, 실리콘 산화막을 막 두께 60㎚ 정도로 형성하여, 게이트 절연막(28)을 형성한 후, 보텀 게이트 전극(23)과 후술하는 톱 게이트 전극을 결선하기 위해, 게이트 절연막(28)의 일부분(도시 생략)에서 상술한 실리콘 산화막(24)의 일부분과 동일 부위를 에칭 제거한 후, 게이트 절연막(28) 위에 보텀 게이트 전극(23)과 동일한 금속 재료, 즉 여기서는 Mo막(29)을, 노광광(여기서는 g선)이 통과할 정도의 얇은 막 두께, 예를 들면 50㎚ 정도로 퇴적 형성한다. 이 때, 상술한 실리콘 산화막(24) 및 게이트 절연막(28)의 일부를 제거한 상기 일부분을 개재하여 보텀 게이트 전극(23)과 Mo막(29)이 접속된다.
이어서, 도 8의 (b)에 도시한 바와 같이, Mo막(29) 위에 예를 들면 포지티브형의 포토레지스트를 도포하고, 유리 기판(21)측으로부터 보텀 게이트 전극(23)을 마스크로 하여 배면 노광한다. 노광광은 보텀 게이트 전극(23)에서는 차단되지만 Mo막(29)은 통과하기 때문에, 보텀 게이트 전극(23)에 위치 정합하여 이것과 동일 형상의 레지스트 패턴(30)이 형성된다.
그리고, 도 8의 (c)에 도시한 바와 같이, 이 레지스트 패턴(30)을 마스크로 하여 Mo막(29)을 에칭하여, 레지스트 패턴(30)의 형상을 본뜬 톱 게이트 전극(31)을 자기 정합적으로 형성한다.
이어서, 레지스트 패턴(30)을 애싱 처리 등에 의해 제거한 후, 도 8의 (d)에 도시한 바와 같이, 톱 게이트 전극(31)을 마스크로 하여 게이트 절연막(28)을 에칭한다. 이어서, 톱 게이트 전극(31)을 마스크로 하여 동작 반도체 박막(27)에 불순 물로서 예를 들면 인을 이온 도핑한다. 이어서, 이것에 엑시머 레이저 조사하는 것에 의해 인을 활성화하여, 톱 게이트 전극(31)의 양측에 소스/드레인(32)을 형성한다. 또, 불순물의 활성화로서는 엑시머 레이저 활성화에 한정한 것은 아니며, 열 활성화, 램프 가열 활성화를 이용해도 된다.
그러한 후, 전면을 피복하도록 막 두께 300㎚ 정도로 SiN을 퇴적하여 층간 절연막(도시 생략)을 형성한 후, 컨택트 홀을 형성하고, 컨택트 홀을 개재하여 소스/드레인 등과 접속하는 금속 전극(도시 생략)의 형성 등을 거쳐, TFT를 완성시킨다.
이상 설명한 바와 같이, 본 실시예에 따르면, 높은 gm(높은 온 전류)을 발휘하여, 비교적 간소한 구성으로 Si-MOSFET에 필적하는 특성을 갖는 TFT를 실현할 수 있다.
또, 제1 실시예, 제2 실시예에서, 톱 게이트 전극을 형성하는 데에 있어서, 동작 반도체막(27) 위에 실리콘 산화막(24)을 개재하여 보텀 게이트 전극(23)보다도 얇게, 동일한 금속 재료인 Mo막을 형성하고, Mo막 위에 예를 들면 포지티브형의 포토레지스트를 도포하고, 보텀 게이트 전극(23)을 마스크로 하여 유리 기판(21)의 배면으로부터 노광하는 것에 의해, 보텀 게이트 전극(23)에 위치 정합한 이것과 동일 형상의 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 Mo막을 에칭하는 것을 복수회 반복하여 실행하는 것에 의해, 얇은 복수개의 Mo막이 적층하여 이루어지는 원하는 두께의 톱 게이트 전극을 형성하도록 해도 된다.
(제3 실시예)
도 9∼도 11은 제3 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 개략 단면도이다. 또 편의상, 제1 실시예와 대응하는 구성 부재 등에 대해서는 동일 부호를 붙인다.
우선, 도 9의 (a)에 도시한 바와 같이, 유리 기판(1) 위에 버퍼층이 되는 실리콘 산화막(2)을 막 두께 400㎚ 정도로 형성한 후, 예를 들면 네가티브형의 포토레지스트를 도포하고, 포토리소그래피에 의해 보텀 게이트 전극 형상의 홈 패턴(3a)을 갖는 레지스트 패턴(3)을 형성한다.
이어서, 도 9의 (b)에 도시한 바와 같이, 레지스트 패턴(3)을 마스크로 하여 실리콘 산화막(2)의 표층을 RIE에 의해 에칭하여, 실리콘 산화막(2)에 홈 패턴(3a)을 본뜬 홈(4)을 깊이 100㎚ 정도로 형성한다.
이어서, 도 9의 (c)에 도시한 바와 같이, 예를 들면 스퍼터법에 의해, 홈(4)을 매립하도록 실리콘 산화막(2) 위에 금속 재료, 여기서는 Mo막(5)을, 노광광(여기서는 g 선)이 차단될 정도의 두꺼운 막 두께, 예를 들면 300㎚ 정도로 퇴적 형성한다.
이어서, 도 9의 (d)에 도시한 바와 같이, 예를 들면 화학 기계 연마법(Chemical Mechanical Polishing : CMP)에 의해 실리콘 산화막(2)을 스토퍼로 하여 Mo막(5)을 연마하고 홈(4) 내에만 Mo막(5)을 남겨, 보텀 게이트 전극(6)을 형성한다.
이어서, 도 10의 (a)에 도시한 바와 같이, 보텀 게이트 전극(6) 위에 예를 들면 PECVD법에 의해 실리콘 산화막을 막 두께 60㎚ 정도로 형성하여, 보텀 게이트 절연막(7)을 형성한 후, 보텀 게이트 절연막(7) 위에 비정질 실리콘(a-Si)막(8)을 막 두께 60㎚ 정도로 형성한다.
이어서, 도 10의 (b)에 도시한 바와 같이, a-Si막(8)을 열 처리하여 수소 방출을 행한 후, CW 레이저를 이용하여, 시간에 대하여 연속한 에너지 빔을 a-Si막(8)에 대하여 조사 스캔하는 것에 의해, 대입경의 폴리실리콘 결정을 갖는 다결정 실리콘(p-Si)막(9)을 형성한다. 구체적으로 설명하면, 도 4에 도시한 바와 같이, 결정립이 큰 유선 형상인 흐름 패턴의 결정 상태로 형성되고, 이 결정립은 그 결정 입계가 주위에 존재하는 다른 상기 결정립으로부터 발생함과 함께 후방에서 다른 결정 입계와 합체하고 있으며, 또한 결정 입계가 레이저 스캔 방향 M으로 대략 평행하게 뻗는 형상으로 되어, 후술하는 소스·드레인 사이를 연결하는 방향이 결정립의 길이축과 대략 평행하게 된다. 이 때의 결정 입경은 수 ㎛ 정도로서, 매우 큰 결정을 형성할 수 있다. 이 결정 입경은 현재 사용되고 있는 엑시머 레이저의 10배∼100배의 크기가 된다.
이어서, 도 10의 (c) 및 도 5에 도시한 바와 같이, p-Si막(9)을 패터닝하여, 섬 형상의 동작 반도체 박막(10)을 형성한다. 이어서, 보텀 게이트 전극(6)과 후술하는 톱 게이트 전극을 결선하기 위해, 보텀 게이트 전극(6) 위에 형성된 보텀 게이트 절연막(7)의 일부분(도시 생략)을 에칭 제거한다.
이어서, 도 10의 (d)에 도시한 바와 같이, 동작 반도체 박막(10)을 피복하도록, 보텀 게이트 절연막(7) 위에 예를 들면 PECVD법에 의해 실리콘 산화막을 막 두께 60㎚ 정도로 형성하여, 톱 게이트 절연막(11)을 형성한다. 이와 같이, 보텀 게 이트 절연막과 톱 게이트 절연막을 동일한 절연 재료로 형성하는 것이 바람직하다.
이어서, 보텀 게이트 전극(6)과 후술하는 톱 게이트 전극을 결선하기 위해, 톱 게이트 절연막(11)의 일부분(도시 생략)에서 상술한 보텀 게이트 절연막(7)의 일부분과 동일 부위를 에칭 제거한다.
이어서, 금속층 및 해당 금속층보다도 광 투과율이 높은 고투과율재층이 적층되어 이루어지는 다층 구조의 톱 게이트 전극을 형성한다.
구체적으로 설명하면, 우선 도 11의 (a)에 도시한 바와 같이, 톱 게이트 절연막(11) 위에 보텀 게이트 전극(6)과 동일한 금속 재료, 즉 여기서는 Mo막(41)을, 노광광(여기서는 g 선)이 통과할 정도의 얇은 막 두께, 예를 들면 50㎚ 정도로 퇴적 형성한다. 이 때, 상술한 보텀 게이트 절연막(7) 및 톱 게이트 절연막(11)의 일부를 제거한 상기 일부분을 개재하여 보텀 게이트 전극(6)과 Mo막(41)이 접속된다. 또한, Mo막(41) 위에 고투과율 재료, 여기에서는 예를 들면 노광광에 대하여 투명한 도전막인 ITO막(42)을 막 두께 200㎚ 정도로 퇴적 형성한다.
이어서, 도 11의 (b)에 도시한 바와 같이, ITO막(42) 위에 예를 들면 포지티브형의 포토레지스트를 도포하고, 유리 기판(1)측으로부터, 보텀 게이트 전극(6)을 마스크로 하여 배면 노광한다. 노광광은 보텀 게이트 전극(6)에서는 차단되지만 Mo막(41) 및 ITO막(42)은 통과하기 때문에, 보텀 게이트 전극(6)에 위치 정합하여 이것과 동일 형상의 레지스트 패턴(13)이 형성된다.
그리고, 도 11의 (c)에 도시한 바와 같이, 이 레지스트 패턴(13)을 마스크로 하여 Mo막(41) 및 ITO막(42)을 에칭하여, 레지스트 패턴(13)의 형상을 본뜬 2층 구 조의 톱 게이트 전극(43)을 자기 정합적으로 형성한다.
이어서, 레지스트 패턴(13)을 애싱 처리 등에 의해 제거한 후, 도 11의 (d)에 도시한 바와 같이, 톱 게이트 전극(43)(Mo막(41) 및 ITO막(42))을 마스크로 하여 톱 게이트 절연막(11)을 에칭한다. 이어서, 톱 게이트 전극(43)을 마스크로 하여 동작 반도체 박막(10)에 불순물로서 예를 들면 인을 이온 도핑한다. 이어서, 이것에 엑시머 레이저 조사하는 것에 의해 인을 활성화하여, 소스/드레인(15)을 형성한다. 또, 불순물의 활성화로서는 엑시머 레이저 활성화에 한정한 것은 아니며, 열 활성화, 램프 가열 활성화를 이용해도 된다.
그러한 후, 전면을 피복하도록 막 두께 300㎚ 정도로 SiN을 퇴적하여 층간 절연막(도시 생략)을 형성한 후, 컨택트 홀을 형성하고, 컨택트 홀을 개재하여 소스/드레인 등과 접속하는 금속 전극(도시 생략)의 형성 등을 거쳐 TFT를 완성시킨다.
또한, TFT를 제작하는 모든 공정을 통하여, 열 처리 온도를 600℃ 이하로 하는 것이 바람직하다. 이것은, 600℃보다 고온에서는 유리 기판(1)이 변형되기 때문이다.
이상 설명한 바와 같이, 본 실시예에 따르면, 높은 gm(높은 온 전류)을 발휘하고, 비교적 간소한 구성으로 Si-MOSFET에 필적하는 특성을 갖는 TFT를 실현할 수 있다.
(제4 실시예)
도 12∼도 14는, 제4 실시예에 따른 TFT의 제조 방법을 공정순으로 도시하는 모식도로서, 도 12의 (a)∼(d), 도 13의 (c), 도 14의 (a)∼(d)는 개략 단면도이고, 도 13의 (a), (b), (d)는 개략 평면도이다. 또 편의상, 제2 실시예와 대응하는 구성 부재 등에 대해서는 동일한 부호를 붙인다.
우선, 도 12의 (a)에 도시한 바와 같이, 유리 기판(21) 위에 버퍼층이 되는 실리콘 산화막(22)을 막 두께 400㎚ 정도로 형성한 후, 실리콘 산화막(22) 위에 금속 재료, 여기서는 Mo막을 노광광(여기서는 g 선)이 차단될 정도의 두꺼운 막 두께, 예를 들면 200㎚ 정도로 퇴적 형성하고, 이것을 전극 형상으로 패터닝하는 것에 의해, 보텀 게이트 전극(23)을 형성한다.
이어서, 도 12의 (b)에 도시한 바와 같이, PECVD법에 의해 보텀 게이트 전극(23)을 피복하도록 실리콘 산화막(24)을 막 두께 60㎚ 정도로 형성한다.
이어서, 도 12의 (c)에 도시한 바와 같이, 실리콘 산화막(24) 위에 비정질 실리콘(a-Si)막(25)을 막 두께 60㎚ 정도로 형성한다.
이어서, 도 12의 (d), 도 13의 (a)에 도시한 바와 같이, a-Si막(25)을 열 처리하여 수소 방출을 행한 후, CW 레이저를 이용하여, 시간에 대하여 연속한 에너지 빔을 a-Si막(25)에 대하여 조사 스캔한다.
구체적으로 설명하면, 도 13의 (b), 도 13의 (c)에 도시한 바와 같이, a-Si막(25)은, 보텀 게이트 전극(23) 위의 부위가 보텀 게이트 전극(23)의 형상을 반영하여 볼록부(25a)를 형성하고 있으며, 도 4와 마찬가지로, 이 볼록부(25a) 위에서 흐름 패턴 결정이 형성된다. 볼록부(25a)의 테라스의 엣지 부분에서도 멜트가 박리되지 않고, 보텀 게이트 전극(23) 위에 흐름 패턴 형상의 결정립을 형성할 수 있 다. 이에 의해, 대입경의 폴리실리콘 결정을 갖는 다결정 실리콘(p-Si)막(26)이 형성된다.
이어서, 도 13의 (d)에 도시한 바와 같이, p-Si막(26)을 패터닝하여, 섬 형상의 동작 반도체 박막(27)을 형성한다. 이어서, 보텀 게이트 전극(23)과 후술하는 톱 게이트 전극을 결선하기 위해, 보텀 게이트 전극(23) 위에 형성된 실리콘 산화막(24)의 일부분(도시 생략)을 에칭 제거한다.
이어서, 도 14의 (a)에 도시한 바와 같이, 실리콘 산화막을 막 두께 60㎚ 정도로 형성하고, 게이트 절연막(28)을 형성한 후, 보텀 게이트 전극(23)과 후술하는 톱 게이트 전극을 결선하기 위해, 게이트 절연막(28)의 일부분(도시 생략)에서 상술한 실리콘 산화막(24)의 일부분과 동일 부위를 에칭 제거한다.
이어서, 금속층 및 해당 금속층보다도 광 투과율이 높은 고투과율재층이 적층되어 이루어지는 다층 구조의 톱 게이트 전극을 형성한다.
구체적으로 설명하면, 우선 게이트 절연막(28) 위에 보텀 게이트 전극(23)과 동일한 금속 재료, 즉 여기서는 Mo막(44)을, 노광광(여기서는 g선)이 통과할 정도의 얇은 막 두께, 예를 들면 50㎚ 정도로 퇴적 형성한다. 이 때, 상술한 실리콘 산화막(24) 및 게이트 절연막(28)의 일부를 제거한 상기 일부분을 개재하여 보텀 게이트 전극(23)과 Mo막(44)이 접속된다. 또한, Mo막(44) 위에 고투과율 재료, 여기서는 예를 들면 노광광에 대하여 투명한 도전막인 ITO막(45)을 막 두께 200㎚ 정도로 퇴적 형성한다.
이어서, 도 14의 (b)에 도시한 바와 같이, ITO막(45) 위에 예를 들면 포지티 브형의 포토레지스트를 도포하고, 유리 기판(21)측으로부터, 보텀 게이트 전극(23)을 마스크로 하여 배면 노광한다. 노광광은 보텀 게이트 전극(23)에서는 차단되지만 Mo막(44) 및 ITO막(45)은 통과하기 때문에, 보텀 게이트 전극(23)에 위치 정합하여 이것과 동일 형상의 레지스트 패턴(30)이 형성된다.
그리고, 도 14의 (c)에 도시한 바와 같이, 이 레지스트 패턴(30)을 마스크로 하여 Mo막(44) 및 ITO막(45)을 에칭하여, 레지스트 패턴(30)의 형상을 본뜬 2층 구조의 톱 게이트 전극(46)을 자기 정합적으로 형성한다.
이어서, 레지스트 패턴(30)을 애싱 처리 등에 의해 제거한 후, 도 14의 (d)에 도시한 바와 같이, 톱 게이트 전극(46)(Mo막(44) 및 ITO막(45))을 마스크로 하여 게이트 절연막(28)을 에칭한다. 이어서, 톱 게이트 전극(46)을 마스크로 하여 동작 반도체 박막(27)에 불순물로서 예를 들면 인을 이온 도핑한다. 이어서, 이것에 엑시머 레이저 조사하는 것에 의해 인을 활성화하고, 톱 게이트 전극(46) 양측에 소스/드레인(32)을 형성한다. 또, 불순물의 활성화로서는 엑시머 레이저 활성화에 한정하지 않고, 열 활성화, 램프 가열 활성화를 이용해도 된다.
그러한 후, 전면을 피복하도록 막 두께 300㎚ 정도로 SiN을 퇴적하여 층간 절연막(도시 생략)을 형성한 후, 컨택트 홀을 형성하고, 컨택트 홀을 개재하여 소스/드레인 등과 접속하는 금속 전극(도시 생략)의 형성 등을 거쳐, TFT를 완성시킨다.
상기 방법에 의해, 실제로 제작된 TFT의 현미경 사진을 도 15에, 이 TFT의 특성을 도 16에 각각 도시한다. 도 16에서는, 횡축이 게이트 전압(VG(V))을 나타내며, 좌측의 종축이 드레인 전류(ID(A))를, 우측의 종축이 이동도(㎠/Vs: 톱 게이트 TFT로 가정하고, gm으로부터 구한 이동도)를 각각 나타낸다. 이 TFT에서는, 800㎠/Vs의 매우 높은 이동도를 얻을 수 있으며, 또한 S값은 100㎷/dec로 작은 값을 나타내므로, 우수한 TFT를 갖는 것을 알 수 있다.
이상 설명한 바와 같이, 본 실시예에 따르면, 높은 gm(높은 온 전류)을 발휘하며, 비교적 간소한 구성으로 Si-MOSFET에 필적하는 특성을 갖는 TFT를 실현할 수 있다.
이하, 본 발명의 다양한 형태를 부기로서 정리하여 기재한다.
(부기 1) 비정질 투명 기판과, 상기 비정질 투명 기판 위에 형성된 동작 반도체 박막과, 상기 비정질 투명 기판 위에서, 상기 동작 반도체 박막의 상하에 각각 절연막을 개재하여 동일한 금속 재료로 형성되어 이루어지는 상부 게이트 전극 및 하부 게이트 전극을 포함하고, 상기 상부 게이트 전극과 상기 하부 게이트 전극과는 상이한 막 두께로 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 상부 게이트 전극은, 상기 하부 게이트 전극보다도 얇은 막 두께로 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 비정질 투명 기판과, 상기 비정질 투명 기판 위에 형성된 동작 반도체 박막과, 상기 비정질 투명 기판 위에서, 상기 동작 반도체 박막의 상하에 각각 절연막을 개재하여 형성된 상부 게이트 전극 및 하부 게이트 전극을 포함하며, 상기 상부 게이트 전극은, 금속층과 해당 금속층보다도 광 투과율이 높은 고투과율 재료층이 적층되어 이루어지고, 상기 상부 게이트 전극의 상기 금속층과 상기 하부 게이트 전극과는 동일한 금속 재료로 이루어짐과 함께, 상이한 막 두께로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
(부기 4) 상기 상부 게이트 전극의 상기 고투과율 재료층은, 투명 도전 재료로 이루어지는 것을 특징으로 하는 부기 3에 기재된 반도체 장치.
(부기 5) 상기 상부 게이트 전극의 상기 금속층은, 상기 하부 게이트 전극보다도 박막 두께로 형성되어 있는 것을 특징으로 하는 부기 1∼4 중 어느 하나에 기재된 반도체 장치.
(부기 6) 상기 상부 게이트 전극과 상기 하부 게이트 전극은 대략 동일한 게이트 길이로 상호 위치 정합하여 형성되어 있는 것을 특징으로 하는 부기 5에 기재된 반도체 장치.
(부기 7) 상기 하부 게이트 전극이 절연 재료 내에 매립되어 이루어지며, 상기 동작 반도체 박막이 평탄하게 형성되어 있는 것을 특징으로 하는 부기 1∼6 중 어느 하나에 기재된 반도체 장치.
(부기 8) 상기 동작 반도체 박막은, 그 소스/드레인의 부분이 채널의 부분보다도 낮은 위치에 형성되어 이루어지는 것을 특징으로 하는 부기 1∼6 중 어느 하나에 기재된 반도체 장치.
(부기 9) 상기 동작 반도체 박막이 다결정 실리콘으로 형성되어 있는 것을 특징으로 하는 부기 1∼8 중 어느 하나에 기재된 반도체 장치.
(부기 10) 상기 동작 반도체 박막은, 결정립이 큰 유선 형상인 흐름 패턴의 결정 상태로 형성되어 있고, 상기 결정립은, 그 결정 입계가 주위에 존재하는 다른 상기 결정립으로부터 발생함과 함께 후방에서 다른 결정 입계와 합체하고 있으며, 또한 결정 입계가 레이저 스캔 방향으로 대략 평행하게 뻗는 형상으로 되어 있는 것을 특징으로 하는 부기 9에 기재된 반도체 장치.
(부기 11) 상기 동작 반도체막은, 막 두께가 100㎚ 이하로 형성되어 있는 것을 특징으로 하는 부기 1∼10 중 어느 하나에 기재된 반도체 장치.
(부기 12) 비정질 투명 기판 위에 금속 재료를 퇴적하고, 상기 금속 재료를 가공하여 하부 게이트 전극을 형성하는 공정과, 상기 하부 게이트 전극 위에 절연막을 개재하여 반도체막을 퇴적하고, 상기 반도체막을 가공하여 동작 반도체막을 형성하는 공정과, 상기 동작 반도체막 위에 절연막을 개재하여 상기 하부 게이트 전극보다도 얇게, 동일한 상기 금속 재료를 퇴적하고, 상기 하부 게이트 전극을 마스크로 하여 상기 비정질 투명 기판의 배면으로부터 노광하는 것에 의해 상기 금속 재료를 가공하여, 상기 하부 게이트 전극에 정합한 상부 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 13) 비정질 투명 기판 위에 금속 재료를 퇴적하고, 상기 금속 재료를 가공하여 하부 게이트 전극을 형성하는 공정과, 상기 하부 게이트 전극 위에 절연막을 개재하여 반도체막을 퇴적하고, 상기 반도체막을 가공하여 동작 반도체막을 형성하는 공정과, 상기 동작 반도체막 위에 절연막을 개재하여, 상기 하부 게이트 전극보다도 얇은 동일한 상기 금속 재료와, 해당 금속 재료보다도 광 투과율이 높 은 고투과율 재료를 순차적으로 퇴적하고, 상기 하부 게이트 전극을 마스크로 하여 상기 비정질 투명 기판의 배면으로부터 노광하는 것에 의해 상기 금속 재료 및 상기 고투과율 재료를 가공하여, 상기 하부 게이트 전극에 정합한 상부 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 14) 상기 상부 게이트 전극의 상기 고투과율 재료층은, 투명 도전 재료로 이루어지는 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 15) 비정질 상태의 상기 반도체막에 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔을 조사하여, 상기 반도체막을 결정화하는 것을 특징으로 하는 부기 12∼14 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 16) 상기 에너지 빔의 출력 불안정성이 ±1%보다 작은 값인 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 에너지 빔의 시간에 대한 불안정성을 나타내는 노이즈가 0.1rms% 이하인 부기 15 또는 16에 기재된 반도체 장치의 제조 방법.
(부기 18) 상기 에너지 빔은, 반도체 여기의 고체 레이저에 의한 것을 특징으로 하는 부기 15∼17 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 19) 상기 하부 게이트 전극을 절연 재료 내에 매립하여 형성하고, 상기 동작 반도체 박막을 평탄하게 형성하는 것을 특징으로 하는 부기 12∼18 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 20) 화학 기계 연마법에 의해 상기 하부 게이트 전극을 매립하여 형성하는 것을 특징으로 하는 부기 19에 기재된 반도체 장치의 제조 방법.
(부기 21) 상기 동작 반도체 박막은, 상기 하부 게이트 전극의 형상을 반영하여, 그 소스/드레인의 부분이 채널의 부분보다도 낮은 위치에 형성되는 것을 특징으로 하는 부기 12∼18 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 22) 각 제조 공정에서의 처리 온도가 600℃ 이하인 것을 특징으로 하는 부기 12∼21 중 어느 하나에 기재된 반도체 장치의 제조 방법.
본 발명에 따르면, 투명 비정질 기판 위에 높은 이동도를 실현할 수 있는 반도체 박막과 메탈 게이트를 갖는 더블 게이트 구조를 조합하는 것에 의해, Si-MOSFET에 필적하는 특성을 갖는 TFT를 실현하는 것이 가능하게 된다.

Claims (11)

  1. 비정질 투명 기판과,
    상기 비정질 투명 기판 위에 형성된 동작 반도체 박막과,
    상기 비정질 투명 기판 위에서, 상기 동작 반도체 박막의 상하에 각각 절연막을 개재하여 동일한 금속 재료로 형성되어 이루어지는 상부 게이트 전극 및 하부 게이트 전극
    을 포함하며,
    상기 상부 게이트 전극과 상기 하부 게이트 전극은 상이한 막 두께로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 상부 게이트 전극은, 상기 하부 게이트 전극보다도 얇은 막 두께로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 비정질 투명 기판과,
    상기 비정질 투명 기판 위에 형성된 동작 반도체 박막과,
    상기 비정질 투명 기판 위에서, 상기 동작 반도체 박막의 상하에 각각 절연막을 개재하여 형성된 상부 게이트 전극 및 하부 게이트 전극
    을 포함하며,
    상기 상부 게이트 전극은, 금속층과 해당 금속층보다도 광 투과율이 높은 고투과율 재료층이 적층되어 이루어지고,
    상기 상부 게이트 전극의 상기 금속층과 상기 하부 게이트 전극은 동일한 금속 재료로 이루어짐과 함께, 상이한 막 두께로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 상부 게이트 전극의 상기 고투과율 재료층은, 투명 도전 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제3항 또는 제4항에 있어서,
    상기 상부 게이트 전극의 상기 금속층은, 상기 하부 게이트 전극보다도 얇은 막 두께로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 비정질 투명 기판 위에 금속 재료를 퇴적하고, 상기 금속 재료를 가공하여 하부 게이트 전극을 형성하는 공정과,
    상기 하부 게이트 전극 위에 절연막을 개재하여 반도체막을 퇴적하고, 상기 반도체막을 가공하여 동작 반도체막을 형성하는 공정과,
    상기 동작 반도체막 위에 절연막을 개재하여 상기 하부 게이트 전극보다도 얇게, 동일한 상기 금속 재료를 퇴적하고, 상기 하부 게이트 전극을 마스크로 하여 상기 비정질 투명 기판의 배면으로부터 노광하는 것에 의해 상기 금속 재료를 가공 하여, 상기 하부 게이트 전극에 정합한 상부 게이트 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 비정질 투명 기판 위에 금속 재료를 퇴적하고, 상기 금속 재료를 가공하여 하부 게이트 전극을 형성하는 공정과,
    상기 하부 게이트 전극 위에 절연막을 개재하여 반도체막을 퇴적하고, 상기 반도체막을 가공하여 동작 반도체막을 형성하는 공정과,
    상기 동작 반도체막 위에 절연막을 개재하여, 상기 하부 게이트 전극보다도 얇은 동일한 상기 금속 재료와, 해당 금속 재료보다도 광 투과율이 높은 고투과율 재료를 순차적으로 퇴적하고, 상기 하부 게이트 전극을 마스크로 하여 상기 비정질 투명 기판의 배면으로부터 노광하는 것에 의해 상기 금속 재료 및 상기 고투과율 재료를 가공하여, 상기 하부 게이트 전극에 정합한 상부 게이트 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 상부 게이트 전극의 상기 고투과율 재료층은, 투명 도전 재료로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    비정질(armorphous) 상태의 상기 반도체막에 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔을 조사하여, 상기 반도체막을 결정화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 에너지 빔은, 반도체 여기의 고체 레이저에 의한 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제6항에 있어서,
    상기 상부 게이트 전극을 형성하는 공정에 있어서,
    상기 동작 반도체막 위에 절연막을 개재하여 상기 하부 게이트 전극보다도 얇게, 동일한 상기 금속 재료를 퇴적하고, 상기 하부 게이트 전극을 마스크로 하여 상기 비정질 투명 기판의 배면으로부터 노광하는 것에 의해 상기 금속 재료를 가공하는 것을 복수회 반복 실행하여, 상기 상부 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4433405B2 (ja) 2005-01-21 2010-03-17 セイコーエプソン株式会社 半導体装置の製造方法
TWI326790B (en) * 2005-02-16 2010-07-01 Au Optronics Corp Method of fabricating a thin film transistor of a thin film transistor liquid crystal display and method of fabricating a transistor liquid crystal display
KR101209041B1 (ko) 2005-11-25 2012-12-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR100785019B1 (ko) * 2006-06-09 2007-12-11 삼성전자주식회사 하부 게이트 박막 트랜지스터 및 그 제조방법
TWI305682B (en) * 2006-08-14 2009-01-21 Au Optronics Corp Bottom substrate for liquid crystal display device and the method of making the same
JP5322408B2 (ja) * 2007-07-17 2013-10-23 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
EP2086014B1 (en) * 2008-02-01 2012-12-26 Ricoh Company, Ltd. Method for producing conductive oxide-deposited substrate and MIS laminated structure
TWI746064B (zh) 2009-08-07 2021-11-11 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP5532803B2 (ja) * 2009-09-30 2014-06-25 ソニー株式会社 半導体デバイスおよび表示装置
CN102130009B (zh) * 2010-12-01 2012-12-05 北京大学深圳研究生院 一种晶体管的制造方法
CN102122620A (zh) * 2011-01-18 2011-07-13 北京大学深圳研究生院 一种自对准薄膜晶体管的制作方法
JP2013004572A (ja) * 2011-06-13 2013-01-07 Mitsubishi Electric Corp 半導体装置の製造方法
CN103560110B (zh) * 2013-11-22 2016-02-17 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
EP2887398B1 (en) * 2013-12-18 2017-09-13 Imec A bilayer graphene tunneling field effect transistor
US9455350B2 (en) * 2014-03-25 2016-09-27 National Applied Research Laboratories Transistor device structure that includes polycrystalline semiconductor thin film that has large grain size
CN104795400B (zh) * 2015-02-12 2018-10-30 合肥鑫晟光电科技有限公司 阵列基板制造方法、阵列基板和显示装置
CN106371253A (zh) * 2016-08-26 2017-02-01 武汉华星光电技术有限公司 阵列基板、液晶显示面板以及制造方法
CN107359206B (zh) * 2017-08-11 2020-11-17 东台市超品光电材料有限公司 柔性透明氧化物双栅薄膜晶体管的制备方法
CN113261114A (zh) * 2019-01-30 2021-08-13 深圳市柔宇科技股份有限公司 薄膜晶体管及其制作方法、显示面板及显示装置
GB2587793B (en) * 2019-08-21 2023-03-22 Pragmatic Printing Ltd Electronic circuit comprising transistor and resistor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173192A (ja) * 1996-12-09 1998-06-26 Sharp Corp 薄膜トランジスタおよびその製造方法
US5818070A (en) * 1994-07-07 1998-10-06 Semiconductor Energy Laboratory Company, Ltd. Electro-optical device incorporating a peripheral dual gate electrode TFT driver circuit
JP2002033481A (ja) * 2000-07-14 2002-01-31 Sony Corp 薄膜半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950026032A (ko) * 1994-02-25 1995-09-18 김광호 다결정실리콘 박막트랜지스터의 제조방법
US6737672B2 (en) 2000-08-25 2004-05-18 Fujitsu Limited Semiconductor device, manufacturing method thereof, and semiconductor manufacturing apparatus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818070A (en) * 1994-07-07 1998-10-06 Semiconductor Energy Laboratory Company, Ltd. Electro-optical device incorporating a peripheral dual gate electrode TFT driver circuit
JPH10173192A (ja) * 1996-12-09 1998-06-26 Sharp Corp 薄膜トランジスタおよびその製造方法
JP2002033481A (ja) * 2000-07-14 2002-01-31 Sony Corp 薄膜半導体装置

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JP2004343018A (ja) 2004-12-02
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US6909118B2 (en) 2005-06-21
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TWI246709B (en) 2006-01-01

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